JP2003514400A - ラテラルドリフト領域を有する横型薄膜ｓｏｉデバイスおよびその製造方法 - Google Patents

ラテラルドリフト領域を有する横型薄膜ｓｏｉデバイスおよびその製造方法

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Abstract

(57)【要約】 横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスは、半導体基板（２２）と、この基板上の埋め込み絶縁層（２４）と、この埋め込み絶縁層上のＳＯＩ層（２６）中のラテラルトランジスタデバイスと、を備え、このＳＯＩ層は、第１の導電型とは反対の第２の導電型の本体領域（３０）に形成された第１の導電型のソース領域（２８）を有する。第１の導電型のラテラルドリフト領域（３２）は、本体領域に隣接して設けられると共にライトドープドレイン領域を形成し、かつ第１の導電型のドレインコンタクト領域（３４）は、ドリフト領域によって本体領域から側方へ離隔されて設けられる。降伏電圧を増加したり「オン」抵抗を減少したりするために、ラテラルドリフト領域は、少なくとも逆行ドーピングプロファイルを有する部分を備える。

Description

【発明の詳細な説明】
【０００１】 ＜発明の背景＞ 本発明は、シリコンオンインシュレータ（ＳＯＩ）デバイスに関し、より詳細
には、高電圧印加に適するラテラルＳＯＩデバイスおよびそのようなデバイスの
製造方法に関する。
【０００２】 高電圧パワーデバイスの製造においては、降伏電圧、サイズ、「オン」抵抗、
および製造の簡単化と信頼性のような、トレードオフと妥協が幾つかの領域でな
されなければならないのが一般的である。しばしば、降伏電圧のような一つのパ
ラメータが改良されると、「オン」抵抗のような他のパラメータの低下を引き起
こす結果となり得る。理想的には、このようなデバイスは、動作と製造における
欠点を最小にすると共に、全ての領域において優れた特性を有することである。
【０００３】 横型薄膜ＳＯＩデバイスの一つの特定の有利な形態は、半導体基板と、この半
導体基板上の埋め込み絶縁層と、埋め込み絶縁層上のＳＯＩ層中のラテラルトラ
ンジスタデバイスと、を備え、ＭＯＳ ＦＥＴのような、このデバイスは、埋め
込み絶縁層上にあって第１の導電型とは反対の第２の導電型の本体領域に形成さ
れた第１の導電型のソース領域と、本体領域のチャネル領域上にあって表面絶縁
領域によってこのチャネル領域から絶縁された絶縁ゲート電極と、第１の導電型
のラテラルドリフト領域のような、ライトドープラテラル領域と、このドリフト
領域によってチャネル領域から側方へ離隔された第１の導電型のドレイン領域と
、を含む。
【０００４】 図１には、このタイプのデバイスが示されており、このデバイスは、関連する
米国特許第５２４６８７０（方法の特許）号と第５４１２２４１（デバイスの特
許）号に共通し、これらの特許は共に本願出願人に譲渡されており、参照によっ
てここに組み込まれる。前述の特許の明細書の図１に示されたデバイスは、ラテ
ラルＳＯＩ ＭＯＳ ＦＥＴデバイスであり、このデバイスは、動作を向上させる
ために、線形ラテラルドーピング領域を有する薄型ＳＯＩ層とオーバーレイフィ
ールドプレートのような、種々の特徴を有する。従来例のように、このデバイス
は、ｎタイプソースとドレイン領域を有するｎチャネル又はＮＭＯＳトランジス
タであり、これはＮＭＯＳテクノロジーと呼ばれる従来のプロセスを使用して製
造される。より基本的なデバイスは、米国特許第５３００４４８号明細書に示さ
れており、これもまた本願と共通に譲渡されており、かつ参照によってここに組
み込まれる。
【０００５】 ＳＯＩパワーデバイスの高電圧および大電流性能パラメータを向上させるため
のより先進的な技術が米国特許出願第０８／９９８０４８号明細書に示されてお
り、この特許出願も本願と共通に譲渡されていると共に、参照によってここに組
み込まれる。
【０００６】 このように、多くの技術とアプローチは、降伏電圧、サイズ、「オン」抵抗、
および製造の簡単化と信頼性のようなパラメータのより最適に近い組合せを達成
するための継続中の努力において、パワー半導体デバイスの性能を向上させるた
めに使用されていることは明らかである。前述の構造の全てが、デバイス性能の
種々の改良レベルを提供するが、いずれのデバイスや構造も、高電圧・大電流動
作に対する設計要求の全てを完全に最適化するわけではない。
【０００７】 従って、動作パラメータ、特に降伏電圧および「オン」抵抗の少なくとも一方
が一層最適化される、高電圧大電流環境における高性能を可能とするトランジス
タデバイス構造を得ることが望まれる。
【０００８】 ＜発明の概要＞ 従って、本発明の目的は、高電圧大電流環境において、高性能を可能とするト
ランジスタデバイス構造を提供することである。本発明の他の目的は、降伏電圧
および「オン」抵抗の少なくとも一方の動作パラメータを向上させ得るトランジ
スタデバイス構造を提供することである。
【０００９】 本発明によれば、これらの目的は、上述のタイプの横型薄膜ＳＯＩデバイス構
造で達成され、この構造では、ライトドープラテラル領域（一般的には、ドリフ
ト領域）は、埋め込み絶縁層に隣接するラテラル領域の一部でのドーピングプロ
ファイルが表面絶縁領域に隣接するラテラル領域の一部でのドーピングよりも大
きいように逆行ドーピングプロファイルを備える。
【００１０】 本発明の好適な実施の形態において、ヒ素ドーピングが、その逆行ドーピング
プロファイルを得るために使用され、且つ埋め込み絶縁層に隣接するラテラル領
域の一部でのドーピングは、表面絶縁領域に隣接するラテラル領域の一部でのド
ーピングよりも約５０％大きい。
【００１１】 本発明の他の好適な実施の形態において、本発明に従うデバイスは、半導体基
板が望ましいドーパントでドープされ、この半導体基板がドーパントを含む埋め
込み絶縁層を形成するために酸化され、ＳＯＩ層がドーパントを含む埋め込み絶
縁層上に形成され、且つこのドーパントが逆行ドーピングプロファイルを形成す
るために埋め込み絶縁層からＳＯＩ層への熱的拡散が行なわれる方法によって製
造される。
【００１２】 本発明に従う横型薄膜ＳＯＩデバイスは、高電圧大電流環境、および特に高降
伏電圧および（又は）低減「オン」抵抗での動作にこれらのデバイスを適合させ
る、好ましい性能特性の組合せが達成され得る点で顕著な改良点を提供する。
【００１３】 本発明のこれらおよび他の態様は、以下に述べられる実施の形態から明瞭であ
ると共にそれを参照することで説明される。
【００１４】 ＜好適な実施の形態の説明＞ 図１は本発明の好適な実施の形態に従う横型薄膜ＳＯＩデバイスの簡単化され
た横断面図を示すものである。この図面において、同じ導電型を有する半導体領
域は同じ方向のハッチングで示され、且つ図面は、厳密な縮尺に従って描かれて
はいないことを理解されたい。
【００１５】 図１において、横型薄膜デバイス、ここではＳＯＩ ＭＯＳトランジスタ２０
は、半導体基板２２と、埋め込み絶縁層２４と、中に当該デバイスが製造される
、半導体表面ＳＯＩ層２６と、を含む。ＭＯＳトランジスタは、第１の導電型の
ソース領域２８と、第１の導電型とは反対の第２の導電型の本体領域３０と、ラ
イトドープドレイン領域を形成する第１の導電型のラテラルドリフト領域３２と
、第１の導電型であるドレインコンタクト領域３４と、を含む。基本的な単純化
されたデバイス構造は、酸化物表面絶縁領域３８によって下層の半導体表面層２
６から絶縁されるゲート電極３６によって完成される。本発明の範囲内において
、本発明のためのスターティングポイントとして働くＭＯＳトランジスタは、本
発明の精神と範囲から逸脱することなく、線形ラテラルドーピングプロファイル
、段状の酸化物領域３８Ａ，３８Ｂ、フィールドプレート領域３６Ａ，３６Ｂを
形成する拡張ゲート電極構造、および薄型ラテラルドリフト領域部３２Ａ（これ
らは前述の従来の技術で詳述された全てである）のような種々の性能向上特徴、
あるいは望ましい他の性能向上特徴を含むことができる。さらに、ＭＯＳトラン
ジスタ２０は、本体領域３０内に位置し、ソース領域２８と接触すると共に、本
体領域と同じ導電型であるが、より高度にドープされた表面コンタクト領域４０
を含む。この構造は、上に金属コンタクト層４４が設けられる誘電層４２によっ
て完成される。金属コンタクト層４４は、ここでは誘電層４２の開口を介してゲ
ート電極３６（一般的には、ポリシリコン製である）と接触するように示されて
いる。
【００１６】 図に示される単純化された代表的なデバイスは、特定のデバイス構造を示して
いるが、デバイス形状および構成の両方において広範なバリエーションが、本発
明の範囲内において使用され得る。また、本発明は、当業者に周知の異なる下層
構造を有する種々の異なるタイプの高電圧薄層ＳＯＩデバイスに組合される事が
出来る。
【００１７】 上述された限りにおいてその構造は、一般的に良好な動作特性を有するが、な
お、絶縁破壊定格電圧と「オン」抵抗との最大の達成可能な組合せに関して制限
される。従来の技術のデバイスに固有の性能のトレードオフは、ドリフト領域に
おける、且つ特に低い「オン」抵抗に必要なライトドーピングレベルドレイン領
域を形成するドリフト領域の部分におけるより高いドーピングレベルと降伏電圧
を最適化するために必要なこの領域におけるより低いドーピングレベルとの間で
の固有の衝突から発生する。上記のように、この領域の厚みを変化することや横
方向に漸変する線形ドーピングプロファイル（水平方向における）のような種々
の処置によって「オン」抵抗／絶縁破壊性能を改良することができるが、さらな
る改良が望ましい。
【００１８】 本発明において、この改良は、異なるアプローチを取ることによって達成され
る。この汎用タイプの従来の技術のデバイスは、ＳＯＩ層の厚み（すなわち、垂
直方向）全体にわたって一定のドーピングプロファイルを有するが、本発明は、
ＳＯＩ層の少なくとも一部内で垂直方向へドーピングレベルを変化し、そうする
ための特異で商業的に有利な方法も提供する。より詳細には、改良されたデバイ
スは、埋め込み絶縁層に隣接するラテラルドリフト領域の一部でのドーピングが
表面絶縁領域に隣接するラテラルドリフト領域の一部でのドーピングよりも大き
い逆行ドーピングプロファイルをＳＯＩ層の少なくとも一部分上に設けることに
よって製造される。換言すれば、ラテラルドリフト領域でのドーピングがこの領
域の頂部から底部に向かって増加する。
【００１９】 このようなドーピングプロファイルが有利である理由は、デバイスの「オン」
抵抗がＳＯＩ層の厚み全体にわたる電荷の正確な分布よりもＳＯＩ層の厚み全体
にわたる全集積電荷に依存するが、降伏電圧は、垂直方向へのＳＯＩ層の厚み全
体にわたる電荷の空間分布に依存するからである。特に、表面絶縁領域の近傍に
おいて、ＳＯＩ層の上表面でドーピングや電荷レベルがより高くなると、高い電
界に起因して、デバイスの降伏電圧特性を低下させる。従って、「オン」抵抗／
降伏電圧性能は、逆行ドーピングプロファイルを使用して、ラテラルドリフト領
域の厚み全体にわたって比較的高い全集積電荷を維持しながら、ラテラルドリフ
ト領域の上部でドーピングを減少することによってさらに最適化され得る。さら
に、逆行ドーピングプロファイルを組込むことによって、動作のソースフォロワ
ーモードで動作するデバイス中の飽和電流が改良される。理由は、ＳＯＩ層の下
表面での比較的重いドーピングによって、基板からこの層の空乏がより少なくな
り、従って飽和電流容量が増加するからである。
【００２０】 図を参照して、逆行ドーピングフロファイルは、ラテラルドリフト領域３２の
ライトドープドレイン領域に設けられ、それによってこの領域のドーピングが酸
化物表面絶縁領域３８から埋め込み絶縁層２４へ下方に向かって増加する。本発
明が特定のドーピングレベル、プロファイル、あるいはドーパントに限定されな
いことが認識されるが、代表例のように、ドーパントがヒ素であってもよく、Ｓ
ＯＩ層の逆行ドーピングプロファイルは、埋め込み絶縁層に隣接する約１．２×
１０１６ｃｍ−３から表面絶縁領域に隣接する約８×１０１５ｃｍ−３の範囲に
わたる濃度を提供することによって達成される。
【００２１】 従来のプロセス技術を使用する場合、高電圧デバイスのような、一般的に１〜
２ミクロンの厚みであるＳＯＩ層において上述の逆行ドーピングプロファイルを
形成することは不可能ではないが困難である。このようなドーピングプロファイ
ルは、理論的には、イオンインプランテーションによって提供されるが、これに
は、１ＭｅＶのオーダーでのインプラントエネルギーが必要であり、このエネル
ギーのレベルは、現在商業的に実行不能であり、いずれにしてもマスクするのが
非常に困難なレベルである。
【００２２】 本発明に従って、逆行ドーピングプロファイルは、拡散ソースとして埋め込み
絶縁層を使用して下からＳＯＩ層をドープすることによってＳＯＩ層に提供され
、このように、イオンインプランテーションによってこのようなプロファイルを
達成することにおける固有の困難が回避される。
【００２３】 これは、従来のシリコンウェーハに望ましいドーパントを提供すること、例え
ば、ヒ素の固溶性限界までウェーハをヒ素でドープすることによって達成されて
もよい。埋め込み絶縁層がドープされたシリコンから酸化物を成長させることに
よって形成される場合、ドーパントは、酸化物自体の成長の間に自動的に埋め込
み酸化物内に結合される。埋め込み酸化物絶縁層上へのＳＯＩ層の形成の後に、
ＳＯＩ層に高電圧デバイスを形成するために使用される熱拡散サイクルは、自動
的にヒ素のようなドーパントを埋め込み酸化物層からＳＯＩ層へ拡散させ、熱拡
散によって、結果として、自動的に望ましい逆行ドーピングプロファイルが得ら
れる。水平方向への線形ドーピングプロファイルが使用される場合、ＳＯＩ層の
より高くドープされたエリアでのラテラル電荷は、逆行ドーピングプロファイル
を開いて、逆行ドーピングプロファイルがＳＯＩ層の一部分のみに存在すること
に注意されたい。典型的には、熱拡散プロセスの間に使用される温度は、望まし
い逆行ドーピングプロファイルを達成するために１２００℃以上である。
【００２４】 上記より明らかなように、ここで記述された方法は、そうでなかったら、ＳＯ
Ｉ層において達成が不可能ではないにしても困難であり、望ましい逆行ドーピン
グプロファイルが効率的かつ経済的方法で形成され、そうでない場合には、デバ
イス製造において必要であるプロセスステップの幾つかが望ましい逆行ドーピン
グプロファイルを形成することによってダブルデューティを果たすことに実質的
な利点を有する。
【００２５】 上述のように、本発明は、動作パラメータ、および特に降伏電圧と「オン」抵
抗を向上させると共に、高電圧大電流環境において高性能を可能とするトランジ
スタデバイス構造を提供するものである。また、本発明は、このようなデバイス
を製造する簡単で経済的な方法を提供することができる。
【００２６】 本発明は、特にそれの幾つかの好適な実施の形態を参照して示され、かつ説明
されたが、当業者には、本発明の精神と範囲から逸脱することなく形態および詳
細において種々の変更が行なわれ得ることが理解されるであろう。
【図面の簡単な説明】
【図１】 本発明の好適な実施の形態に従う横型薄膜ＳＯＩデバイスの簡単化された横断
面図を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク、シンプソン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 リチャード、エグロフ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 アンドリュー、エム．ウォーウィック オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F110 AA07 AA13 BB12 CC02 EE09 EE38 FF12 HJ01 HJ04 HJ07 HJ16 HJ21 HL02 HM02 HM12 HM14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（２２）と、前記基板上の埋め込み絶縁層（２４）と、前記埋め込
    み絶縁層上のＳＯＩ層（２６）内のラテラルトランジスタデバイスと、を備え、
    前記ラテラルトランジスタデバイスは、第１の導電型とは反対の第２の導電型の
    本体領域（３０）に形成された前記第１の導電型のソース領域（２８）と、前記
    本体領域に隣接すると共にライトドープドレイン領域を形成するラテラルドリフ
    ト領域（３２）と、前記ラテラルドリフト領域によって前記本体領域から側方へ
    離隔された前記第１の導電型のドレインコンタクト領域（３４）と、動作中にチ
    ャネル領域が形成される前記本体領域の一部分上に位置すると共に前記本体領域
    に隣接する前記ラテラルドリフト領域の一部の上に延出するゲート電極（３６）
    と、を備え、前記ゲート電極は表面絶縁領域（３８）によって前記本体領域とド
    リフト領域から絶縁され、前記ラテラルドリフト領域（３２）は、前記埋め込み
    絶縁層（２４）に隣接する前記ラテラルドリフト領域の一部でのドーピングが前
    記表面絶縁領域（３８，３８Ａ，３８Ｂ）に隣接する前記ラテラルドリフト領域
    の一部でのドーピングよりも大きいように逆行ドーピングプロファイルを有する
    部分を少なくとも有する、横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバ
    イス（２０）。
  2. 【請求項２】 前記逆行ドーピングプロファイルは、ヒ素ドーパントからなる、請求項１に記
    載の横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイス。
  3. 【請求項３】 前記埋め込み絶縁層に隣接する前記ラテラルドリフト領域の前記一部でのドー
    ピングが前記表面絶縁領域に隣接する前記ラテラルドリフト領域の前記一部での
    ドーピングよりも約５０％大きい、請求項２に記載の横型薄膜シリコンオンイン
    シュレータ（ＳＯＩ）デバイス。
  4. 【請求項４】 半導体基板（２２）と、前記基板上の埋め込み絶縁層（２４）と、前記埋め込
    み絶縁層上のＳＯＩ層（２６）内のラテラルトランジスタデバイスと、を備え、
    前記ラテラルトランジスタデバイスは、第１の導電型とは反対の第２の導電型の
    本体領域（３０）に形成された前記第１の導電型のソース領域（２８）と、前記
    本体領域に隣接すると共にライトドープドレイン領域を形成するラテラルドリフ
    ト領域（３２）と、前記ラテラルドリフト領域によって前記本体領域から側方へ
    離隔された前記第１の導電型のドレインコンタクト領域（３４）と、動作中にチ
    ャネル領域が形成される前記本体領域の一部分上に位置すると共に前記本体領域
    に隣接する前記ラテラルドリフト領域の一部の上に延出するゲート電極（３６）
    と、を備え、前記ゲート電極は表面絶縁領域（３８，３８Ａ，３８Ｂ）によって
    前記本体領域とドリフト領域から絶縁され、前記ラテラルドリフト領域（３２）
    は、前記埋め込み絶縁層（２４）に隣接する前記ラテラルドリフト領域の一部で
    のドーピングが前記表面絶縁領域（３８，３８Ａ，３８Ｂ）に隣接する前記ラテ
    ラルドリフト領域の一部でのドーピングよりも大きいように逆行ドーピングプロ
    ファイルを有する部分を少なくとも有する、横型薄膜シリコンオンインシュレー
    タ（ＳＯＩ）デバイス（２０）を製造する製造方法であって、 前記半導体基板を望ましいドーパントでドーピングすることと、 前記半導体基板を酸化して、前記ドーパントを含む前記埋め込み絶縁層を形成
    することと、 前記ドーパントを含む前記埋め込み絶縁層上に前記ＳＯＩ層を形成することと
    、 前記埋め込み絶縁層から前記ドーパントを前記ＳＯＩ層に熱的に拡散して、前
    記逆行ドーピングプロファイルを形成することと、 を備える横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスの製造方法
    。
  5. 【請求項５】 前記半導体基板がヒ素でドープされる、請求項４に記載の横型薄膜シリコンオ
    ンインシュレータ（ＳＯＩ）デバイスの製造方法。
  6. 【請求項６】 前記半導体基板がヒ素の固溶限界までドープされる、請求項５に記載の横型薄
    膜シリコンオンインシュレータ（ＳＯＩ）デバイスの製造方法。
  7. 【請求項７】 前記埋め込み絶縁層に隣接する前記ラテラルドリフト領域の前記一部でのドー
    ピングが前記表面絶縁領域に隣接する前記ラテラルドリフト領域の前記一部での
    ドーピングよりも約５０％大きい、請求項６に記載の横型薄膜シリコンオンイン
    シュレータ（ＳＯＩ）デバイスの製造方法。
  8. 【請求項８】 前記ドーパントは、前記ＳＯＩデバイスを製造するために使用される少なくと
    も１熱拡散サイクルで熱的に拡散される、請求項４に記載の横型薄膜シリコンオ
    ンインシュレータ（ＳＯＩ）デバイスの製造方法。
  9. 【請求項９】 半導体基板（２２）と、前記基板上の埋め込み絶縁層（２４）と、前記埋め込
    み絶縁層上のＳＯＩ層（２６）内に位置すると共にライトドープラテラル領域（
    ３２）と前記ラテラル領域上の表面絶縁領域（３８，３８Ａ，３８Ｂ）とを有す
    るラテラルデバイスと、を備え、前記ラテラル領域は、前記埋め込み絶縁層（２
    ４）に隣接する前記ラテラル領域（３２）の一部でのドーピングが前記表面絶縁
    領域（３８，３８Ａ，３８Ｂ）に隣接する前記ラテラル領域の一部でのドーピン
    グよりも大きいように逆行ドーピングプロファイルを有する部分を少なくとも有
    する、横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイス（２０）。
  10. 【請求項１０】 半導体基板（２２）と、前記基板上の埋め込み絶縁層（２４）と、前記埋め込
    み絶縁層上のＳＯＩ層（２６）内に位置すると共にライトドープラテラル領域（
    ３２）および前記ラテラル領域上の表面絶縁領域（３８、３８Ａ、３８Ｂ）を有
    するラテラルデバイスと、を備え、前記ラテラル領域は、前記埋め込み絶縁層（
    ２４）に隣接する前記ラテラル領域（３２）の一部でのドーピングが前記表面絶
    縁領域（３８，３８Ａ，３８Ｂ）に隣接する前記ラテラル領域の一部でのドーピ
    ングよりも大きいように逆行ドーピングプロファイルを有する部分を少なくとも
    有する、横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイス（２０）を製
    造する製造方法であって、 前記半導体基板（２２）を望ましいドーパントでドーピングすることと、 前記半導体基板を酸化して、前記ドーパントを含む前記埋め込み絶縁層（２４
    ）を形成することと、 前記ドーパントを含む前記埋め込み絶縁層（２４）上に前記ＳＯＩ層（２６）
    を形成することと、 前記埋め込み絶縁層（２４）から前記ドーパントを前記ＳＯＩ層（２６）に熱
    的に拡散して、前記逆行ドーピングプロファイルを形成することと、 を備える横型薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスの製造方法
    。
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