JPH08340107A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
- Publication number
- JPH08340107A JPH08340107A JP14610695A JP14610695A JPH08340107A JP H08340107 A JPH08340107 A JP H08340107A JP 14610695 A JP14610695 A JP 14610695A JP 14610695 A JP14610695 A JP 14610695A JP H08340107 A JPH08340107 A JP H08340107A
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- silicon substrate
- oxide film
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Abstract
(57)【要約】
【目的】 チャネル領域の不純物量を極力少なくするこ
とにより、キャリア移動度を向上し、高速のＭＯＳ電解
効果トランジタを製造する方法を提供する。 【構成】 シリコン基板（１１）にリンを高濃度に拡散
し、素子分離用酸化膜（１２）を形成し、シリコン基板
（１１）の表面から、リンのアウトディフュージョン
（外向拡散）を行う。その後、１５０Å程度のゲート酸
化膜（１３）を形成し、その上からボロンをシリコン基
板（１１）のチャネル領域となる領域にイオン注入す
る。
とにより、キャリア移動度を向上し、高速のＭＯＳ電解
効果トランジタを製造する方法を提供する。 【構成】 シリコン基板（１１）にリンを高濃度に拡散
し、素子分離用酸化膜（１２）を形成し、シリコン基板
（１１）の表面から、リンのアウトディフュージョン
（外向拡散）を行う。その後、１５０Å程度のゲート酸
化膜（１３）を形成し、その上からボロンをシリコン基
板（１１）のチャネル領域となる領域にイオン注入す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタの製造方法に関するものであり、さらに詳しく言
えば、チャネル領域のトータルの不純物量を減少させる
ことにより、キャリアの不純物散乱を防止し、高移動度
のＭＯＳトランジスタを実現する技術に関する。
ジスタの製造方法に関するものであり、さらに詳しく言
えば、チャネル領域のトータルの不純物量を減少させる
ことにより、キャリアの不純物散乱を防止し、高移動度
のＭＯＳトランジスタを実現する技術に関する。
【０００２】
【従来の技術】図７は、Ｐチャネル型のＭＯＳ電界効果
トランジスタの断面図であり、（１）はＮ型のシリコン
基板、（２）は素子分離用酸化膜、（３）はゲート酸化
膜、（４）はチャネル領域、（５）がゲート電極、
（６）はＰ＋型のソース層、（７）はＰ＋型のドレイン
層である。
トランジスタの断面図であり、（１）はＮ型のシリコン
基板、（２）は素子分離用酸化膜、（３）はゲート酸化
膜、（４）はチャネル領域、（５）がゲート電極、
（６）はＰ＋型のソース層、（７）はＰ＋型のドレイン
層である。
【０００３】従来のＭＯＳ電界効果トランジスタの製造
方法は、短チャネル効果を抑止するために、シリコン基
板（１）の表面からリンを高濃度に拡散してＮウエル領
域を形成し、続いてゲート酸化膜（３）の形成し、ゲー
ト酸化膜（３）を介してしきい値制御のためにボロンを
チャネル領域（４）にイオン注入していた。図８は、図
７におけるＸ−Ｘ線に沿った不純物濃度の分布、すなわ
ちＭＯＳトランジスタ完成後のチャネル領域（４）にお
ける不純物プロファイルをプロセスシミュレーションに
より計算したものである。
方法は、短チャネル効果を抑止するために、シリコン基
板（１）の表面からリンを高濃度に拡散してＮウエル領
域を形成し、続いてゲート酸化膜（３）の形成し、ゲー
ト酸化膜（３）を介してしきい値制御のためにボロンを
チャネル領域（４）にイオン注入していた。図８は、図
７におけるＸ−Ｘ線に沿った不純物濃度の分布、すなわ
ちＭＯＳトランジスタ完成後のチャネル領域（４）にお
ける不純物プロファイルをプロセスシミュレーションに
より計算したものである。
【０００４】リンの分布（Ｎウエル）は、拡散の結果ほ
ぼ平坦になっている。ボロンの分布は、表面の近傍にピ
ークを持っており、この部分ではリン濃度よりも高くな
っているので、チャネル表面（４）はＰ型化している。
ぼ平坦になっている。ボロンの分布は、表面の近傍にピ
ークを持っており、この部分ではリン濃度よりも高くな
っているので、チャネル表面（４）はＰ型化している。
【０００５】
【発明が解決しようとする課題】ところで、図８からわ
かるように、リン濃度は、基板表面（Ｓｉ−ＳｉＯ２界
面）の近傍では偏析により高くなっている。したがっ
て、所定のしきい値を得るためには、その分ボロン濃度
を高くせざるを得なかった。すると、トータルの不純物
量が多くなり、キャリア（電子）の不純物散乱が起こり
やすくなり、キャリア移動度が低下するという問題があ
った。
かるように、リン濃度は、基板表面（Ｓｉ−ＳｉＯ２界
面）の近傍では偏析により高くなっている。したがっ
て、所定のしきい値を得るためには、その分ボロン濃度
を高くせざるを得なかった。すると、トータルの不純物
量が多くなり、キャリア（電子）の不純物散乱が起こり
やすくなり、キャリア移動度が低下するという問題があ
った。
【０００６】本発明は、上記の課題に鑑みてなされたも
のであり、チャネル領域の不純物量を極力少なくするこ
とにより、キャリア移動度を向上し、高速のＭＯＳ電解
効果トランジタを製造する方法を提供することを目的と
している。
のであり、チャネル領域の不純物量を極力少なくするこ
とにより、キャリア移動度を向上し、高速のＭＯＳ電解
効果トランジタを製造する方法を提供することを目的と
している。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、シリコン基板（１１）にリンを高濃度に
拡散し、素子分離用酸化膜（１２）を形成し、シリコン
基板（１１）の表面から、リンのアウトディフージョン
（外向拡散）を行う。その後、１５０Å程度のゲート酸
化膜（１３）を形成し、その上からボロンをシリコン基
板（１１）のチャネル領域となる領域にイオン注入す
る。このときのイオン注入条件は、例えば加速エネルギ
ー３５ＫｅＶ，注入量３Ｅ１２／ｃｍ2であって、従来
の注入量に比して５Ｅ１２／ｃｍ2程度少なくなってい
る。次に、ゲート酸化膜（１３）上にＮ型不純物（例え
ば、リン、砒素）をドープしたポリシリコンからなるゲ
ート電極（１４）を形成し、そのゲート電極（１４）と
そのパターニングのために使用したゲート電極（１４）
上のレジスト膜（１４Ａ）をマスクとして、ＢＦ2+を加
速エネルギー５０ＫｅＶ，注入量３Ｅ１５／ｃｍ2の条
件下でイオン注入し、ゲート電極（１４）の両側のシリ
コン基板（１１）表面に、Ｐ＋型のソース層（１５）及
びドレイン層（１６）を形成する。
に、本発明は、シリコン基板（１１）にリンを高濃度に
拡散し、素子分離用酸化膜（１２）を形成し、シリコン
基板（１１）の表面から、リンのアウトディフージョン
（外向拡散）を行う。その後、１５０Å程度のゲート酸
化膜（１３）を形成し、その上からボロンをシリコン基
板（１１）のチャネル領域となる領域にイオン注入す
る。このときのイオン注入条件は、例えば加速エネルギ
ー３５ＫｅＶ，注入量３Ｅ１２／ｃｍ2であって、従来
の注入量に比して５Ｅ１２／ｃｍ2程度少なくなってい
る。次に、ゲート酸化膜（１３）上にＮ型不純物（例え
ば、リン、砒素）をドープしたポリシリコンからなるゲ
ート電極（１４）を形成し、そのゲート電極（１４）と
そのパターニングのために使用したゲート電極（１４）
上のレジスト膜（１４Ａ）をマスクとして、ＢＦ2+を加
速エネルギー５０ＫｅＶ，注入量３Ｅ１５／ｃｍ2の条
件下でイオン注入し、ゲート電極（１４）の両側のシリ
コン基板（１１）表面に、Ｐ＋型のソース層（１５）及
びドレイン層（１６）を形成する。
【０００８】
【作用】上記の手段によれば、リンをアウトディフュー
ジョンさせた後に、ゲート酸化膜（１５）を形成し、ボ
ロンのチャネルイオン注入をしているので、シリコン基
板（１１）の表面におけるリンの不純物濃度を低減する
ことができ、その結果ボロンのイオン注入量も少なくで
きる。これにより、トータルのチャネル不純物量が減少
するので、キャリアの不純物散乱が防止でき、高移動度
のＭＯＳ電界効果トランジスタを得ることが可能にな
る。実験によれば、キャリア移動度は、従来例に比して
約２０％増加した。
ジョンさせた後に、ゲート酸化膜（１５）を形成し、ボ
ロンのチャネルイオン注入をしているので、シリコン基
板（１１）の表面におけるリンの不純物濃度を低減する
ことができ、その結果ボロンのイオン注入量も少なくで
きる。これにより、トータルのチャネル不純物量が減少
するので、キャリアの不純物散乱が防止でき、高移動度
のＭＯＳ電界効果トランジスタを得ることが可能にな
る。実験によれば、キャリア移動度は、従来例に比して
約２０％増加した。
【０００９】
【実施例】以下で、本発明の一実施例を図１乃至図６を
参照しながら説明する。まず、図１に示すように、シリ
コン基板（１１）の表面からリンを拡散した後素子分離
用酸化膜（１２）を形成する。このとき、シリコン基板
（１１）の不純物濃度は、１Ｅ１６／ｃｍ3 から１Ｅ
１８／ｃｍ3である。
参照しながら説明する。まず、図１に示すように、シリ
コン基板（１１）の表面からリンを拡散した後素子分離
用酸化膜（１２）を形成する。このとき、シリコン基板
（１１）の不純物濃度は、１Ｅ１６／ｃｍ3 から１Ｅ
１８／ｃｍ3である。
【００１０】次に、図２に示すように、シリコン基板
（１１）の表面から、リンのアウトディフュージョン
（外方拡散）を行う。本工程は、本発明の最も特徴とす
る工程であり、シリコン基板（１１）を露出した状態で
行い、例えばＮ2雰囲気中で８５０℃から９５０℃の熱
処理を１０分から１２０分行う。これにより、シリコン
基板（１１）の表面のリン濃度を下げることができる。
（１１）の表面から、リンのアウトディフュージョン
（外方拡散）を行う。本工程は、本発明の最も特徴とす
る工程であり、シリコン基板（１１）を露出した状態で
行い、例えばＮ2雰囲気中で８５０℃から９５０℃の熱
処理を１０分から１２０分行う。これにより、シリコン
基板（１１）の表面のリン濃度を下げることができる。
【００１１】次に、図３に示すように、１５０Å程度の
ゲート酸化膜（１３）を形成し、その上からボロンをシ
リコン基板（１１）のチャネル領域となる領域にイオン
注入する。このときのイオン注入条件は、例えば加速エ
ネルギー３５ＫｅＶ，注入量３Ｅ１２／ｃｍ2であっ
て、従来の注入量に比して５Ｅ１２／ｃｍ2程度少なく
なっている。
ゲート酸化膜（１３）を形成し、その上からボロンをシ
リコン基板（１１）のチャネル領域となる領域にイオン
注入する。このときのイオン注入条件は、例えば加速エ
ネルギー３５ＫｅＶ，注入量３Ｅ１２／ｃｍ2であっ
て、従来の注入量に比して５Ｅ１２／ｃｍ2程度少なく
なっている。
【００１２】次に、図４に示すように、ゲート酸化膜
（１３）上にＮ型不純物（例えば、リン、砒素）をドー
プしたポリシリコンからなるゲート電極（１４）を形成
し、そのゲート電極（１４）とそのパターニングのため
に使用したゲート電極（１４）上のレジスト膜（１４
Ａ）をマスクとして、ＢＦ2+を加速エネルギー５０Ｋｅ
Ｖ，注入量３Ｅ１５／ｃｍ2の条件下でイオン注入し、
ゲート電極（１４）の両側のシリコン基板（１１）表面
に、Ｐ＋型のソース層（１５）及びドレイン層（１６）
を形成する。
（１３）上にＮ型不純物（例えば、リン、砒素）をドー
プしたポリシリコンからなるゲート電極（１４）を形成
し、そのゲート電極（１４）とそのパターニングのため
に使用したゲート電極（１４）上のレジスト膜（１４
Ａ）をマスクとして、ＢＦ2+を加速エネルギー５０Ｋｅ
Ｖ，注入量３Ｅ１５／ｃｍ2の条件下でイオン注入し、
ゲート電極（１４）の両側のシリコン基板（１１）表面
に、Ｐ＋型のソース層（１５）及びドレイン層（１６）
を形成する。
【００１３】この後、図５に示すように、全面にＢＰＳ
Ｇ膜等の層間絶縁膜（１７）をＣＶＤ法により形成し、
９００℃から９５０℃の熱処理を行う。その後は図示し
ないが、その層間絶縁膜（１７）にコンタクト孔を形成
し、ソース層（１５）及びドレイン層（１６）とコンタ
クトする電極層を形成する。以上の工程で、ＭＯＳ電解
効果トランジシタを完成するが、そのチャネル領域の不
純物分布（図５におけるＹ−Ｙ線に沿った不純物分布）
を図６に示す。
Ｇ膜等の層間絶縁膜（１７）をＣＶＤ法により形成し、
９００℃から９５０℃の熱処理を行う。その後は図示し
ないが、その層間絶縁膜（１７）にコンタクト孔を形成
し、ソース層（１５）及びドレイン層（１６）とコンタ
クトする電極層を形成する。以上の工程で、ＭＯＳ電解
効果トランジシタを完成するが、そのチャネル領域の不
純物分布（図５におけるＹ−Ｙ線に沿った不純物分布）
を図６に示す。
【００１４】この図から明らかなように、リンの不純物
濃度は、アウトディフュージョンのために、シリコン基
板（１１）の表面（約０．１５ミクロン）で急激に低下
している。その結果ボロンのイオン注入量も少なくでき
るので、トータルのチャネル不純物量が減少し、キャリ
アの不純物散乱が防止でき、高移動度のＭＯＳ電界効果
トランジスタを得ることが可能になる。
濃度は、アウトディフュージョンのために、シリコン基
板（１１）の表面（約０．１５ミクロン）で急激に低下
している。その結果ボロンのイオン注入量も少なくでき
るので、トータルのチャネル不純物量が減少し、キャリ
アの不純物散乱が防止でき、高移動度のＭＯＳ電界効果
トランジスタを得ることが可能になる。
【００１５】本発明者は、本発明の効果を確認する実験
を行った。表１に示すように、本実施例によって製造さ
れたＭＯＳ電界効果トランジスタの飽和電流Ｉｓａｔ
は、従来例に比して、約２０％高くなっており、これ
は、キャリア移動度がそれだけ大きくなったことを示し
ている。なお、比較のため、両者のしきい値電圧はほぼ
等しく設定されており、Ｗ／Ｌ＝２０μｍ／１．１μｍ
のサイズのトランジタをサンプルとして、ゲート電圧−
３．３Ｖ，ソースドレイン間電圧−３．３Ｖの測定条件
で測定した。
を行った。表１に示すように、本実施例によって製造さ
れたＭＯＳ電界効果トランジスタの飽和電流Ｉｓａｔ
は、従来例に比して、約２０％高くなっており、これ
は、キャリア移動度がそれだけ大きくなったことを示し
ている。なお、比較のため、両者のしきい値電圧はほぼ
等しく設定されており、Ｗ／Ｌ＝２０μｍ／１．１μｍ
のサイズのトランジタをサンプルとして、ゲート電圧−
３．３Ｖ，ソースドレイン間電圧−３．３Ｖの測定条件
で測定した。
【００１６】
【表１】
【００１７】上記実施例は、埋め込みチャネル型のＰチ
ャネル型ＭＯＳトランジスタに関するものであるが、本
発明は、表面チャネル型Ｐチャネル型ＭＯＳトランジス
タや不純物の導電性を逆にしたＮチャネル型ＭＯＳトラ
ンジスタにも同様に適用することができる。
ャネル型ＭＯＳトランジスタに関するものであるが、本
発明は、表面チャネル型Ｐチャネル型ＭＯＳトランジス
タや不純物の導電性を逆にしたＮチャネル型ＭＯＳトラ
ンジスタにも同様に適用することができる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
リンをアウトディフュージョンさせた後に、ゲート酸化
膜を形成し、ボロンのチャネルイオン注入をしているの
で、リンの表面不純物濃度を低減することができ、その
結果ボロンのイオン注入量も少なくできる。
リンをアウトディフュージョンさせた後に、ゲート酸化
膜を形成し、ボロンのチャネルイオン注入をしているの
で、リンの表面不純物濃度を低減することができ、その
結果ボロンのイオン注入量も少なくできる。
【００１９】これにより、トータルのチャネル不純物量
が減少するので、キャリアの不純物散乱が防止でき、キ
ャリア移動度を従来に比して約２０％向上したＭＯＳ電
界効果トランジスタを得ることが可能になる。
が減少するので、キャリアの不純物散乱が防止でき、キ
ャリア移動度を従来に比して約２０％向上したＭＯＳ電
界効果トランジスタを得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第１の断面図である。
スタの製造方法を示す第１の断面図である。
【図２】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第２の断面図である。
スタの製造方法を示す第２の断面図である。
【図３】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第３の断面図である。
スタの製造方法を示す第３の断面図である。
【図４】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第４の断面図である。
スタの製造方法を示す第４の断面図である。
【図５】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第５の断面図である。
スタの製造方法を示す第５の断面図である。
【図６】図５におけるＹ−Ｙ線に沿った不純物分布を示
す図である。
す図である。
【図７】従来例に係るＭＯＳ電界効果トランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図８】図７におけるＹ−Ｙ線に沿った不純物分布を示
す図である。
す図である。
Claims (2)
- 【請求項１】 半導体基板の表面から一導電型不純物を
高濃度に拡散する工程と、露出された基板表面から一導
電型不純物をアウトディフュージョンする工程と、前記
基板表面にゲート酸化膜を形成する工程と、前記基板表
面に逆導電型不純物をイオン注入する工程と、前記ゲー
ト酸化膜上にゲート電極を形成する工程と、前記ゲート
電極の両側の基板表面にソース層およびドレイン層を形
成する工程とを有することを特徴とするＭＯＳ電界効果
トランジスタの製造方法。 - 【請求項２】 前記アウトディフュージョン工程は、Ｎ
2雰囲気中で８５０℃から９５０℃の温度下で行うこと
を特徴とする請求項１記載のＭＯＳ電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14610695A JPH08340107A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14610695A JPH08340107A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340107A true JPH08340107A (ja) | 1996-12-24 |
Family
ID=15400292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14610695A Pending JPH08340107A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010014761A (ko) * | 1999-04-19 | 2001-02-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 디램 셀용 트랜스퍼 디바이스 제조방법과 디램 셀 |
-
1995
- 1995-06-13 JP JP14610695A patent/JPH08340107A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010014761A (ko) * | 1999-04-19 | 2001-02-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 디램 셀용 트랜스퍼 디바이스 제조방법과 디램 셀 |
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