JP2643966B2 - 二重拡散型電界効果半導体装置の製法 - Google Patents
二重拡散型電界効果半導体装置の製法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、二重拡散型電界効果半導体装置の製法に
関する。
関する。
二重拡散型電界効果半導体装置のひとつに縦型DMOS F
ETがある。縦型DMOS FETは、第４図（ｅ）にみるよう
に、Ｎ型ドレイン領域51の表面にチャンネル形成用のＰ
型拡散領域52が形成され、同領域52の表面にソース領域
53用のＮ型拡散領域（N+領域）が形成されている。一
方、チャンネルは両Ｎ型領域に挟まれたＰ型拡散領域52
の表面域52aに形成されるようになっており、この表面
域52aの上にポリシリコン層からなるゲート電極54が絶
縁層55を介して形成されている。51aはドレイン電極で
あり、53aはソース電極である。このDMOS FETは、いわ
ゆる二重拡散技術によりチャンネル長さを短くすること
ができ、集積化が容易である等の利点を有する。縦型DM
OS FETは、従来、以下のようにして作成されている。
ETがある。縦型DMOS FETは、第４図（ｅ）にみるよう
に、Ｎ型ドレイン領域51の表面にチャンネル形成用のＰ
型拡散領域52が形成され、同領域52の表面にソース領域
53用のＮ型拡散領域（N+領域）が形成されている。一
方、チャンネルは両Ｎ型領域に挟まれたＰ型拡散領域52
の表面域52aに形成されるようになっており、この表面
域52aの上にポリシリコン層からなるゲート電極54が絶
縁層55を介して形成されている。51aはドレイン電極で
あり、53aはソース電極である。このDMOS FETは、いわ
ゆる二重拡散技術によりチャンネル長さを短くすること
ができ、集積化が容易である等の利点を有する。縦型DM
OS FETは、従来、以下のようにして作成されている。
まず、第４図（ａ）にみるように、Ｎ型半導体ウエハ
50表面にゲート電極54と絶縁層55を先に形成しておい
て、ゲート電極54をマスクにして不純物を一点鎖線で示
すように注入し拡散して、第４図（ｂ）にみるように、
チャンネル形成用のＰ型拡散領域52を形成する。つい
で、第４図（ｃ）にみるように、ソース電極接合個所を
レジスト56で覆い、やはり、ゲート電極54をマスクにし
て不純物を一点鎖線で示すようにゲート電極54の下のウ
エハ50表面には不純物が達しないように注入し拡散し
て、第４図（ｄ）にみるように、ソース領域53を形成す
る。二重に拡散された領域52、53がゲート電極54にセル
ファラインされ、チャンネル長さの短縮化等が図られる
のである。
50表面にゲート電極54と絶縁層55を先に形成しておい
て、ゲート電極54をマスクにして不純物を一点鎖線で示
すように注入し拡散して、第４図（ｂ）にみるように、
チャンネル形成用のＰ型拡散領域52を形成する。つい
で、第４図（ｃ）にみるように、ソース電極接合個所を
レジスト56で覆い、やはり、ゲート電極54をマスクにし
て不純物を一点鎖線で示すようにゲート電極54の下のウ
エハ50表面には不純物が達しないように注入し拡散し
て、第４図（ｄ）にみるように、ソース領域53を形成す
る。二重に拡散された領域52、53がゲート電極54にセル
ファラインされ、チャンネル長さの短縮化等が図られる
のである。
一方、DMOS FETのしきい値電圧は、チャンネルとなる
表面域52aのキャリヤ濃度、ゲート電極54材の仕事関
数、絶縁層55の膜厚、界面準位等により定まるが、通
常、所望のしきい値電圧にするために、表面域52aのキ
ャリヤ濃度を調整する。この濃度調整は、Ｐ型拡散領域
52形成のための不純物の注入量をコントロールすること
により行っている。しかし、ディスプレッションタイプ
（ノーマリイオンタイプ）のDMOS FETの場合、実用的な
範囲のしきい値電圧とするのにチャンネルとなる表面域
52aのキャリヤ濃度を下げる必要があるために上記不純
物の注入量を少なくするので、Ｐ型拡散領域52全体のキ
ャリヤ濃度（不純物濃度）が低い。Ｐ型拡散領域52全体
のキャリヤ濃度が低いと、ソース・ドレイン間でパンチ
スルーが起き易く、耐電圧が低下してしまうという問題
があった。十分な耐電圧特性を保持しつつ、しきい値電
圧を適当な範囲に設定することが容易ではなかったので
ある。
表面域52aのキャリヤ濃度、ゲート電極54材の仕事関
数、絶縁層55の膜厚、界面準位等により定まるが、通
常、所望のしきい値電圧にするために、表面域52aのキ
ャリヤ濃度を調整する。この濃度調整は、Ｐ型拡散領域
52形成のための不純物の注入量をコントロールすること
により行っている。しかし、ディスプレッションタイプ
（ノーマリイオンタイプ）のDMOS FETの場合、実用的な
範囲のしきい値電圧とするのにチャンネルとなる表面域
52aのキャリヤ濃度を下げる必要があるために上記不純
物の注入量を少なくするので、Ｐ型拡散領域52全体のキ
ャリヤ濃度（不純物濃度）が低い。Ｐ型拡散領域52全体
のキャリヤ濃度が低いと、ソース・ドレイン間でパンチ
スルーが起き易く、耐電圧が低下してしまうという問題
があった。十分な耐電圧特性を保持しつつ、しきい値電
圧を適当な範囲に設定することが容易ではなかったので
ある。
この発明は、例えば、ディプレッションタイプの場合
にも、高耐電圧特性を保持しつつ適当な範囲のしきい値
電圧をもつ二重拡散型電界効果半導体装置を容易に得る
ことのできる製法を提供することを課題とする。
にも、高耐電圧特性を保持しつつ適当な範囲のしきい値
電圧をもつ二重拡散型電界効果半導体装置を容易に得る
ことのできる製法を提供することを課題とする。
前記課題を解決するため、この発明にかかる二重拡散
型電界効果半導体装置（以下、単に「半導体装置」とい
う）の製法は、先に形成されたゲート電極をマスクとし
てチャンネル形成用の第２導電型拡散領域を形成してお
いてから、ソース領域形成のための第１導電型用の不純
物の注入を、不純物が前記第１導電型拡散領域に注入さ
れると同時に前記ゲート電極の上から前記ゲート電極を
通過して前記ゲート電極下におけるチャンネルとなる表
面域にも達するようにする。
型電界効果半導体装置（以下、単に「半導体装置」とい
う）の製法は、先に形成されたゲート電極をマスクとし
てチャンネル形成用の第２導電型拡散領域を形成してお
いてから、ソース領域形成のための第１導電型用の不純
物の注入を、不純物が前記第１導電型拡散領域に注入さ
れると同時に前記ゲート電極の上から前記ゲート電極を
通過して前記ゲート電極下におけるチャンネルとなる表
面域にも達するようにする。
この半導体装置の製法は、ソース領域用の第１導電型
の不純物がチャンネルとなる表面域にも注入される。こ
の表面域に注入された第１導電型の不純物は深く拡散さ
れることなく実質的に同域に留まる。もともとゲート電
極ごしの注入であるために浅く注入されており、注入時
点で最大の熱処理を伴うチャンネル形成用の第２導電型
拡散領域形成が済んでいるとともにソース領域のための
不純物の拡散は比較的浅くてよいからである。したがっ
て、第２導電型拡散領域ではチャンネルとなる表面域に
のみ逆導電型の第１導電型の不純物が選択的に注入され
ることになり、逆タイプの第１導電型の不純物が注入さ
れた分、同表面域のキャリヤ濃度が低くなる。つまり、
チャンネルとなる表面域のキャリヤ濃度を他域のキャリ
ヤ濃度をそのまま保持した状態で低くできるのである。
しきい値電圧を実用的に適した範囲に設定するために、
チャンネルとなる表面域のキャリヤ濃度を低くしても、
他域のキャリヤ濃度は低くならないので、従来のよう
に、ソース・ドレイン間にパンチスルーが発生しやすく
なってしまうという事態が起きない。それだけでなく、
この発明にかかる半導体装置の製法は、チャンネルとな
る表面域への第１導電型の不純物の注入は、ソース領域
用の不純物注入と同時に行われるから、特別に工程を増
やす必要もない。
の不純物がチャンネルとなる表面域にも注入される。こ
の表面域に注入された第１導電型の不純物は深く拡散さ
れることなく実質的に同域に留まる。もともとゲート電
極ごしの注入であるために浅く注入されており、注入時
点で最大の熱処理を伴うチャンネル形成用の第２導電型
拡散領域形成が済んでいるとともにソース領域のための
不純物の拡散は比較的浅くてよいからである。したがっ
て、第２導電型拡散領域ではチャンネルとなる表面域に
のみ逆導電型の第１導電型の不純物が選択的に注入され
ることになり、逆タイプの第１導電型の不純物が注入さ
れた分、同表面域のキャリヤ濃度が低くなる。つまり、
チャンネルとなる表面域のキャリヤ濃度を他域のキャリ
ヤ濃度をそのまま保持した状態で低くできるのである。
しきい値電圧を実用的に適した範囲に設定するために、
チャンネルとなる表面域のキャリヤ濃度を低くしても、
他域のキャリヤ濃度は低くならないので、従来のよう
に、ソース・ドレイン間にパンチスルーが発生しやすく
なってしまうという事態が起きない。それだけでなく、
この発明にかかる半導体装置の製法は、チャンネルとな
る表面域への第１導電型の不純物の注入は、ソース領域
用の不純物注入と同時に行われるから、特別に工程を増
やす必要もない。
以下、この発明にかかる半導体装置の製法を、す図面
を参照しながら詳しく説明する。
を参照しながら詳しく説明する。
第１図（ａ）〜（ｆ）は、この発明にかかる製法の一
例により、DMOS FETを製造する様子を工程順にあらわ
す。
例により、DMOS FETを製造する様子を工程順にあらわ
す。
まず、第１図（ａ）にみるように、Ｎ型（第１導電
型）半導体ウエハ１の表面に、酸化膜（絶縁層）２とポ
リシリコンからなるゲート電極３を設ける。酸化膜２の
厚みは、1000Å程度である。ゲート電極３の厚みは、10
00〜2000Å程度であり、従来の厚みである4000〜5000Å
よりも薄くなっている。なお、ゲート電極３の上にはレ
ジスト層４が形成されている。そして、第１図（ａ）に
一点鎖線で示すように、窓５の明いている個所に不純物
（例えば、ボロン〔Ｂ〕）をイオン注入し拡散して、レ
ジスト層４を除去し、第１図（ｂ）にみるように、チャ
ンネル形成用のＰ型（第２導電型）拡散領域６を形成す
る。次に、第１図（ｃ）にみるように、ソース電極接合
個所をレジスト層７で覆っておいて、Ｎ型用の不純物
（As、あるいは、Ｐ）を、第１図（ｃ）に一点鎖線で示
すようにゲート電極下の表面域にも達するようにイオン
注入し拡散して、レジスト層７を除去し、第１図（ｄ）
にみるように、Ｐ型拡散領域６の表面にソース領域用の
Ｎ型拡散領域（N+領域）８を形成する。なお、この拡散
の際、Ｐ型拡散領域６の不純物も同時に拡散が進み領域
が少し広がることはいうまでもない。Ｐ型拡散領域６の
外側はドレイン領域用のＮ型半導体領域１′であり、チ
ャンネルは両Ｎ型領域１′、８に挟まれたＰ型拡散領域
６における表面域6aに形成される。
型）半導体ウエハ１の表面に、酸化膜（絶縁層）２とポ
リシリコンからなるゲート電極３を設ける。酸化膜２の
厚みは、1000Å程度である。ゲート電極３の厚みは、10
00〜2000Å程度であり、従来の厚みである4000〜5000Å
よりも薄くなっている。なお、ゲート電極３の上にはレ
ジスト層４が形成されている。そして、第１図（ａ）に
一点鎖線で示すように、窓５の明いている個所に不純物
（例えば、ボロン〔Ｂ〕）をイオン注入し拡散して、レ
ジスト層４を除去し、第１図（ｂ）にみるように、チャ
ンネル形成用のＰ型（第２導電型）拡散領域６を形成す
る。次に、第１図（ｃ）にみるように、ソース電極接合
個所をレジスト層７で覆っておいて、Ｎ型用の不純物
（As、あるいは、Ｐ）を、第１図（ｃ）に一点鎖線で示
すようにゲート電極下の表面域にも達するようにイオン
注入し拡散して、レジスト層７を除去し、第１図（ｄ）
にみるように、Ｐ型拡散領域６の表面にソース領域用の
Ｎ型拡散領域（N+領域）８を形成する。なお、この拡散
の際、Ｐ型拡散領域６の不純物も同時に拡散が進み領域
が少し広がることはいうまでもない。Ｐ型拡散領域６の
外側はドレイン領域用のＮ型半導体領域１′であり、チ
ャンネルは両Ｎ型領域１′、８に挟まれたＰ型拡散領域
６における表面域6aに形成される。
その後、第１図（ｅ）にみるように、層間絶縁層９を
形成し、ついで、ソース電極10、ドレイン電極11を形成
すると、第１図（ｆ）に示した縦型DMOS FETが完成す
る。
形成し、ついで、ソース電極10、ドレイン電極11を形成
すると、第１図（ｆ）に示した縦型DMOS FETが完成す
る。
上記DMOS FETは、ゲート電極であるポリシリコン層の
厚みが従来より薄いため、ゲート抵抗の増加を伴う傾向
がある。ゲート抵抗の増加を防ぐには、ポリシリコン層
をドープドポリシリコン（N+ポリシリコン）層とする
か、あるいは、ゲート電極を、薄めのポリシリコン層と
高融点金属のシリサイド層の２層構造とする等の方法を
とればよい。
厚みが従来より薄いため、ゲート抵抗の増加を伴う傾向
がある。ゲート抵抗の増加を防ぐには、ポリシリコン層
をドープドポリシリコン（N+ポリシリコン）層とする
か、あるいは、ゲート電極を、薄めのポリシリコン層と
高融点金属のシリサイド層の２層構造とする等の方法を
とればよい。
上記Ｎ型用の不純物は、Ｐ型拡散領域６の表面域6aに
も注入されているが、先に説明したように、同領域６の
他域には広がらず、実質的に表面域6aに留まる。Ｎ型用
の不純物は、もともとＰ型である表面域6aでは逆導電型
の不純物であるから、その分、同表面域6aにおけるキャ
リヤ濃度が低くなる。一方、Ｐ型拡散領域６のチャンネ
ルとなる表面域6a以外の他域のキャリヤ濃度は変化しな
いから、ドレイン・ソース間でパンチスルーが起きやす
くなるということはない。したがって、高耐電圧特性の
保持を図りながら、Ｎ型用の不純物の注入量を適当に制
御してチャンネルとなる表面域6aのキャリヤ濃度を実用
的なしきい値電圧の設定に合わせて低くすることができ
るのである。つまり、第１図（ｆ）に示すDMOS FETを高
耐電圧ディプレッションタイプとすることができるので
ある。
も注入されているが、先に説明したように、同領域６の
他域には広がらず、実質的に表面域6aに留まる。Ｎ型用
の不純物は、もともとＰ型である表面域6aでは逆導電型
の不純物であるから、その分、同表面域6aにおけるキャ
リヤ濃度が低くなる。一方、Ｐ型拡散領域６のチャンネ
ルとなる表面域6a以外の他域のキャリヤ濃度は変化しな
いから、ドレイン・ソース間でパンチスルーが起きやす
くなるということはない。したがって、高耐電圧特性の
保持を図りながら、Ｎ型用の不純物の注入量を適当に制
御してチャンネルとなる表面域6aのキャリヤ濃度を実用
的なしきい値電圧の設定に合わせて低くすることができ
るのである。つまり、第１図（ｆ）に示すDMOS FETを高
耐電圧ディプレッションタイプとすることができるので
ある。
なお、イオン注入により半導体領域に注入された不純
物の深さ方向の分布Ｎ（ｘ）は、次の式であらわされ、
第２図に示すようにガウス分布を示す。
物の深さ方向の分布Ｎ（ｘ）は、次の式であらわされ、
第２図に示すようにガウス分布を示す。
但し:A＝−（ｘ−Rp）2/2ρ２ なお、Ｑはドーズ量、Rpは投影飛程、ρは投影分散で
ある。
ある。
投影飛程Rpと、投影分散ρは、酸化膜（絶縁層）やゲ
ート電極の厚みにより異なるが、第３図にみるように、
注入の際の加速エネルギーにより変化する。したがっ
て、所望のしきい値電圧に合うようにドーズ量や加速エ
ネルギー等のイオン注入条件を設定すればよい。
ート電極の厚みにより異なるが、第３図にみるように、
注入の際の加速エネルギーにより変化する。したがっ
て、所望のしきい値電圧に合うようにドーズ量や加速エ
ネルギー等のイオン注入条件を設定すればよい。
この発明は上記の実施例に限らない。半導体装置が、
ディプレッションタイプでなく、エンハンスメントタイ
プであってもよい。DMOS FETが、縦型構造でなくて横型
構造であってもよく、半導体装置のＰ型がＮ型、Ｎ型が
Ｐ型と導電型が逆転している構成であってもよい。ま
た、半導体装置がトランジスタ以外の構成であってもよ
い。
ディプレッションタイプでなく、エンハンスメントタイ
プであってもよい。DMOS FETが、縦型構造でなくて横型
構造であってもよく、半導体装置のＰ型がＮ型、Ｎ型が
Ｐ型と導電型が逆転している構成であってもよい。ま
た、半導体装置がトランジスタ以外の構成であってもよ
い。
以上述べたように、この発明にかかる半導体装置の製
法は、製造工程を増やすことなく、高耐電圧特性の保持
を図りつつしきい値電圧が十分に実用的な範囲に設定す
ることが容易に行える。
法は、製造工程を増やすことなく、高耐電圧特性の保持
を図りつつしきい値電圧が十分に実用的な範囲に設定す
ることが容易に行える。
第１図（ａ）〜（ｆ）は、この発明にかかる製法の一例
によりDMOS FETを作成するときの様子を工程順にあらわ
す説明図であって、図（ａ）〜（ｅ）が製造途中をあら
わし、図（ｆ）が完成時をあらわす。第２図は、注入さ
れた不純物の分布をあらわすグラフ、第３図は、イオン
注入の際の加速エネルギーと投影飛程および投影分散の
関係をあらわすグラフ、第４図（ａ）〜（ｅ）は、従来
のDMOS FETを作成するときの様子を工程順にあらわす説
明図であって、図（ａ）〜（ｄ）が製造途中をあらわ
し、図（ｅ）が完成時をあらわす。 １′……第１導電型半導体領域、２……絶縁層、３……
ゲート電極、６……チャンネル形成用の第２導電型拡散
領域、6a……チャンネルとなる表面域、８……ソース領
域用の第１導電型拡散領域
によりDMOS FETを作成するときの様子を工程順にあらわ
す説明図であって、図（ａ）〜（ｅ）が製造途中をあら
わし、図（ｆ）が完成時をあらわす。第２図は、注入さ
れた不純物の分布をあらわすグラフ、第３図は、イオン
注入の際の加速エネルギーと投影飛程および投影分散の
関係をあらわすグラフ、第４図（ａ）〜（ｅ）は、従来
のDMOS FETを作成するときの様子を工程順にあらわす説
明図であって、図（ａ）〜（ｄ）が製造途中をあらわ
し、図（ｅ）が完成時をあらわす。 １′……第１導電型半導体領域、２……絶縁層、３……
ゲート電極、６……チャンネル形成用の第２導電型拡散
領域、6a……チャンネルとなる表面域、８……ソース領
域用の第１導電型拡散領域
Claims (1)
- 【請求項１】第１導電型半導体領域の表面にチャンネル
形成用の第２導電型拡散領域が形成され、同領域の表面
にソース領域用の第１導電型拡散領域が形成されてい
て、前記第２導電型拡散領域における前記両第１導電型
領域に挟まれた表面域にチャンネルが形成されるように
なっており、前記チャンネルとなる表面域の上にはゲー
ト電極が絶縁層を介して形成されている二重拡散型電界
効果半導体装置を得るにあたり、前記第１導電型半導体
領域に前記ゲート電極を形成しこのゲート電極をマスク
として前記第２導電型拡散領域を形成しておいてから、
前記ソース領域用の第１導電型拡散領域用の不純物の注
入を、不純物が前記第１導電型拡散領域に注入されると
同時に前記ゲート電極の上から前記ゲート電極を通過し
て前記ゲート電極下におけるチャンネルとなる表面域に
も達するように行うことを特徴とする二重拡散型電界効
果半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012827A JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012827A JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189174A JPH01189174A (ja) | 1989-07-28 |
| JP2643966B2 true JP2643966B2 (ja) | 1997-08-25 |
Family
ID=11816213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012827A Expired - Lifetime JP2643966B2 (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置の製法 |
Country Status (1)
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| JP (1) | JP2643966B2 (ja) |
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| CN101584029B (zh) * | 2007-01-16 | 2011-05-04 | 松下电器产业株式会社 | 半导体装置的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6246568A (ja) * | 1985-08-23 | 1987-02-28 | Tdk Corp | 縦形半導体装置の製造方法 |
| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
-
1988
- 1988-01-23 JP JP63012827A patent/JP2643966B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980969A (ja) * | 1982-11-01 | 1984-05-10 | Nec Corp | 電界効果トランジスタの製造方法 |
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| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
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