JPH01189175A - 二重拡散型電界効果半導体装置 - Google Patents
二重拡散型電界効果半導体装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、二重拡散型電界効果半導体装置に関する。
二重拡散型電界効果半導体装置のひとつに縦型ＤＭＯ５
ＦＥＴがある。縦型ＤＭＯＳ ＰＥＴは、第４図にみる
ように、Ｎ型ドレイン領域５１の表面にチャンネル形成
用゛のＰ型拡散領域５２が形成され、同領域５２の表面
にソース領域５３用のＮ型拡散領域（Ｎ０領域）が形成
されている。一方、チャンネルは両Ｎ型領域に挟まれた
Ｐ型拡散領域５２の表面域５２ａに形成されるようにな
っており、この表面域５２ａの上にポリシリコン層から
なるゲート電極５４が絶縁層５５を介して形成されてい
る。
ＦＥＴがある。縦型ＤＭＯＳ ＰＥＴは、第４図にみる
ように、Ｎ型ドレイン領域５１の表面にチャンネル形成
用゛のＰ型拡散領域５２が形成され、同領域５２の表面
にソース領域５３用のＮ型拡散領域（Ｎ０領域）が形成
されている。一方、チャンネルは両Ｎ型領域に挟まれた
Ｐ型拡散領域５２の表面域５２ａに形成されるようにな
っており、この表面域５２ａの上にポリシリコン層から
なるゲート電極５４が絶縁層５５を介して形成されてい
る。
５１ａはドレイン電極であり、５３ａはソース電極であ
る。このＤＭＯＳ ＦＥＴは、いわゆる二重拡散技術に
よりチャンネル長さが短（集積化が容易である、高耐圧
化に適する構造である等の利点を有する。
る。このＤＭＯＳ ＦＥＴは、いわゆる二重拡散技術に
よりチャンネル長さが短（集積化が容易である、高耐圧
化に適する構造である等の利点を有する。
一方、０ＭＯ３ＦＥＴでは、利用範囲が広がるにつれ高
耐圧化が図られているが、その場合、ドレイン領域５１
の不純物濃度を低く、即ち同領域５１を高抵抗にする。
耐圧化が図られているが、その場合、ドレイン領域５１
の不純物濃度を低く、即ち同領域５１を高抵抗にする。
そのため、電流が流れたときの電圧降下が大きい、即ち
、オン抵抗が高い。オン抵抗が高いと、ＤＭＯＳ ＦＥ
Ｔ自体での損失が大きかったり、ＦＥＴ自体の発熱量が
多く耐熱特性が良くない等の問題が起こる。
、オン抵抗が高い。オン抵抗が高いと、ＤＭＯＳ ＦＥ
Ｔ自体での損失が大きかったり、ＦＥＴ自体の発熱量が
多く耐熱特性が良くない等の問題が起こる。
この発明は、上記問題に鑑み、高耐電圧であって、しか
も、低オン抵抗の二重拡散型電界効果半導体装置（以下
、単に「半導体装置」と言う）を提供することを課題と
する。
も、低オン抵抗の二重拡散型電界効果半導体装置（以下
、単に「半導体装置」と言う）を提供することを課題と
する。
上記課題を解決するため、この発明の半導体装置では、
第１導電型半導体領域の表面にチャンネル形成用の第２
導電型拡散領域が形成され、同領域の表面にソース領域
用の第１導電型拡散領域が形成されていて、前記第２導
電型拡散領域における前記両第１導電型領域に挟まれた
表面域にチャンネルが形成されるようになっている構成
において、前記再拡散領域が形成されていない第１導電
型半導体領域の表面では不純物濃度が高くなっている。
第１導電型半導体領域の表面にチャンネル形成用の第２
導電型拡散領域が形成され、同領域の表面にソース領域
用の第１導電型拡散領域が形成されていて、前記第２導
電型拡散領域における前記両第１導電型領域に挟まれた
表面域にチャンネルが形成されるようになっている構成
において、前記再拡散領域が形成されていない第１導電
型半導体領域の表面では不純物濃度が高くなっている。
この発明の半導体装置は、チャンネルに続く第１導電型
半導体領域表面では、不純物濃度が高く抵抗値が低い。
半導体領域表面では、不純物濃度が高く抵抗値が低い。
そのため、順方向動作時に流れる電流は電圧降下が低く
なるように第１導電型半導体領域内をうまく流れるよう
になる。一方、第１導電型半導体領域では抵抗値が低く
なる個所ができることになるが、それは表面の極く浅い
個所であるから耐電圧特性に与える影響は極く小さい。
なるように第１導電型半導体領域内をうまく流れるよう
になる。一方、第１導電型半導体領域では抵抗値が低く
なる個所ができることになるが、それは表面の極く浅い
個所であるから耐電圧特性に与える影響は極く小さい。
以下、この発明の半導体装置を、図面を参照しながら、
製造工程も含めて詳しく説明する。
製造工程も含めて詳しく説明する。
第１図（ａ）〜（ｈ）は、この発明にかかる半導体装置
の第１実施例の縦型ＤＭＯ５ＰＥＴを製造する様子を工
程順にあられす。
の第１実施例の縦型ＤＭＯ５ＰＥＴを製造する様子を工
程順にあられす。
まず、第１図（ａ）に示すＮ型（第１導電型）半導体ウ
ェハ１の表面に、第１図（ｄ）にみるように、チャンネ
ル形成用のＰ型拡散領域（第２導電型拡散領域）２を形
成する。このＰ型拡散領域２は２段回に分けて形成する
。つまり、第１図（ｂ）にみるように、半導体ウェハｌ
の表面に設けた酸化膜からなるマスク１１を用い、不純
物拡散によりＰ型拡散領域２ａを形成する。ついで、第
１図（Ｃ１に示すようなマスク１１’にして、不純物拡
散によりＰ型拡散領域２ａ′を側方に拡げてＰ型拡散領
域２を形成するのである。
ェハ１の表面に、第１図（ｄ）にみるように、チャンネ
ル形成用のＰ型拡散領域（第２導電型拡散領域）２を形
成する。このＰ型拡散領域２は２段回に分けて形成する
。つまり、第１図（ｂ）にみるように、半導体ウェハｌ
の表面に設けた酸化膜からなるマスク１１を用い、不純
物拡散によりＰ型拡散領域２ａを形成する。ついで、第
１図（Ｃ１に示すようなマスク１１’にして、不純物拡
散によりＰ型拡散領域２ａ′を側方に拡げてＰ型拡散領
域２を形成するのである。
次に、マスク１１’を用い、第１図（ｅ）にみるように
、Ｐ型拡散領域２の表面に、不純物を注入し拡散してソ
ース領域であるＮ型拡散領域（Ｎ”領域）３を形成する
。なお、この拡散の際、Ｐ型拡散領域２の不純物も同時
に拡散が進み同領域が拡大することはいうまでもない。
、Ｐ型拡散領域２の表面に、不純物を注入し拡散してソ
ース領域であるＮ型拡散領域（Ｎ”領域）３を形成する
。なお、この拡散の際、Ｐ型拡散領域２の不純物も同時
に拡散が進み同領域が拡大することはいうまでもない。
Ｐ型拡散領域２の外側はドレイン領域であるＮ型半導体
領域１′であり、チャンネルは両Ｎ型領域１′、３に挟
まれたＰ型拡散領域２の表面域２ａに形成される。
領域１′であり、チャンネルは両Ｎ型領域１′、３に挟
まれたＰ型拡散領域２の表面域２ａに形成される。
このように二重拡散処理でもって、マスク１１′にセル
ファラインされた再拡散領域２．３を形成した後、第１
図（ｆ）にみるように、マスク（酸化膜）１１′を除去
し、再拡散領域２．３をいったん露出させる。ついで、
第１図（幻にみるように、ソース電極接合個所を覆うレ
ジスト層１２からなるマスクを設ける。そして、Ｎ型用
の不純物（例えば、リン〔Ｐ〕、砒素（Ａｓ）等）を第
１図（ｇｌに一点鎖線で示すように表面に極く浅くイオ
ン注入する。なお、このイオン注入の際に、半導体ウェ
ハ１表面に損傷やチャンネリングが起きたりするのを阻
止するために薄い酸化膜をウェハ表面に設けておいても
よい。
ファラインされた再拡散領域２．３を形成した後、第１
図（ｆ）にみるように、マスク（酸化膜）１１′を除去
し、再拡散領域２．３をいったん露出させる。ついで、
第１図（幻にみるように、ソース電極接合個所を覆うレ
ジスト層１２からなるマスクを設ける。そして、Ｎ型用
の不純物（例えば、リン〔Ｐ〕、砒素（Ａｓ）等）を第
１図（ｇｌに一点鎖線で示すように表面に極く浅くイオ
ン注入する。なお、このイオン注入の際に、半導体ウェ
ハ１表面に損傷やチャンネリングが起きたりするのを阻
止するために薄い酸化膜をウェハ表面に設けておいても
よい。
なお、このイオン注入工程を利用してつぎのようなこと
を行うこともできる。高耐圧化のために、普遣、表面域
２ａのキャリヤ濃度は高くなっており、このまま製造し
た場合、０ＭＯ３ＰＥＴはエンハンストメントタイプと
なる。一方、ここでイオン注入されるＮ型用の不純物は
、チャンネルとなる表面域２ａにとっては逆導電型の不
純物であり、不純物注入によって表面域２ａのキャリヤ
濃度が低くなる。そのため、Ｎ型用の不純物のドーズ量
を適当に制御して、例えば、ＤＭＯＳ Ｆｉｌ！Ｔがデ
イプレッジロンタイプとなるようにしきい値電圧を調節
することも可能である。キャリヤ濃度が低いのは表面域
２ａのみで、Ｐ型拡散領域２の地域のキャリヤ濃度は変
化しないのでソース・ドレイン間の耐圧劣化を招くこと
もない。しきい値電圧の調整をしない場合、逆に表面域
２ａにＮ型用の不純物が注入されないように、第１図（
幻にみるように、レジスト層１２に加えて表面域２ａも
覆うレジスト層１２’があるマスクにすればよい。そう
すれば、０ＭＯ５ＦＥＴをエンハンストメントタイプと
することができる。
を行うこともできる。高耐圧化のために、普遣、表面域
２ａのキャリヤ濃度は高くなっており、このまま製造し
た場合、０ＭＯ３ＰＥＴはエンハンストメントタイプと
なる。一方、ここでイオン注入されるＮ型用の不純物は
、チャンネルとなる表面域２ａにとっては逆導電型の不
純物であり、不純物注入によって表面域２ａのキャリヤ
濃度が低くなる。そのため、Ｎ型用の不純物のドーズ量
を適当に制御して、例えば、ＤＭＯＳ Ｆｉｌ！Ｔがデ
イプレッジロンタイプとなるようにしきい値電圧を調節
することも可能である。キャリヤ濃度が低いのは表面域
２ａのみで、Ｐ型拡散領域２の地域のキャリヤ濃度は変
化しないのでソース・ドレイン間の耐圧劣化を招くこと
もない。しきい値電圧の調整をしない場合、逆に表面域
２ａにＮ型用の不純物が注入されないように、第１図（
幻にみるように、レジスト層１２に加えて表面域２ａも
覆うレジスト層１２’があるマスクにすればよい。そう
すれば、０ＭＯ５ＦＥＴをエンハンストメントタイプと
することができる。
Ｎ型用の不純物注入の後、レジスト１２（１２′）を除
去し、第１図（ｈ）にみるように、表面域２ａの上に酸
化膜（絶縁層）４、ポリシリコンからなるゲート電極５
を設ける。最終的には、ソース電極６やドレイン電極７
が形成されて、縦型ＤＭＯＳＰＥＴが完成する。
去し、第１図（ｈ）にみるように、表面域２ａの上に酸
化膜（絶縁層）４、ポリシリコンからなるゲート電極５
を設ける。最終的には、ソース電極６やドレイン電極７
が形成されて、縦型ＤＭＯＳＰＥＴが完成する。
このＤＭＯＳ ＦＥＴは、同導電型の不純物が注入され
ている分、ドレイン領域表面ｌ′ａでは抵抗値が低く、
第３図にみるように、電流がドレイン領域１′全体にま
んべんなく流れやす（なる。従来は線■、■′で示すと
ころは非常に電流が流れにくく、その分、オン抵抗が高
くなっていたのである。この０ＭＯ５ＦＥＴでは、今ま
で電流が流れにくくなっていた個所にも平均して電流が
流れるようになった分、オン抵抗が低くなる。しかも、
ドレイン領域１′において抵抗が低くなるのは、表面の
極く浅い個所だけであるから、ソース・ドレイン間の耐
電圧の劣化も殆どないというわけである。
ている分、ドレイン領域表面ｌ′ａでは抵抗値が低く、
第３図にみるように、電流がドレイン領域１′全体にま
んべんなく流れやす（なる。従来は線■、■′で示すと
ころは非常に電流が流れにくく、その分、オン抵抗が高
くなっていたのである。この０ＭＯ５ＦＥＴでは、今ま
で電流が流れにくくなっていた個所にも平均して電流が
流れるようになった分、オン抵抗が低くなる。しかも、
ドレイン領域１′において抵抗が低くなるのは、表面の
極く浅い個所だけであるから、ソース・ドレイン間の耐
電圧の劣化も殆どないというわけである。
続いて、この発明の他の実施例の説明をおこなう。
第２図（ａ）〜（ｄ）は、他の実施例である横型ＤＭＯ
Ｓ ＦＥＴを製造する様子を工程順にあられす。
Ｓ ＦＥＴを製造する様子を工程順にあられす。
第２図（ａ）に至るまでの工程は、先の実施例と路間じ
であるから説明をする。半導体ウェハ１には □、第２
図（ａ）にみるように、チャンネル形成用のＰ型拡散領
域２、および、ソース領域であるＮ型拡散領域（Ｎ”領
域）３が形成されている。Ｐ型拡散領域２の外側はドレ
イン領域用のＮ型半導体領域１′であり、チャンネルは
両Ｎ型領域１′、３に挟まれたＰ型拡散領域２の表面域
２ａに形成される。また、Ｎ型拡散領域（Ｎ＋領領域３
′はドレイン電極接合のためのものであり、Ｎ型拡散領
域３と同時に形成されている。
であるから説明をする。半導体ウェハ１には □、第２
図（ａ）にみるように、チャンネル形成用のＰ型拡散領
域２、および、ソース領域であるＮ型拡散領域（Ｎ”領
域）３が形成されている。Ｐ型拡散領域２の外側はドレ
イン領域用のＮ型半導体領域１′であり、チャンネルは
両Ｎ型領域１′、３に挟まれたＰ型拡散領域２の表面域
２ａに形成される。また、Ｎ型拡散領域（Ｎ＋領領域３
′はドレイン電極接合のためのものであり、Ｎ型拡散領
域３と同時に形成されている。
このように二重拡散処理でもって、マスク１１′にセル
ファラインされた再拡散領域２．３を形成した後、第２
図（ｂ）にみるように、マスク（酸化膜）１１’を除去
し、再拡散領域２．３をいったん露出させる。ついで、
第２図（Ｃ）にみるように、ソース電極接合個所を覆う
レジスト層１２からなるマスクを設ける。そして、Ｎ型
用の不純物（例えば、リン〔Ｐ〕、砒素（Ａｓ）等）を
第２図（Ｃ）に−点鎖線で示すように表面に極く浅（イ
オン注入する。なお、このイオン注入の際に、半導体ウ
ェハ１表面に損傷やチャンネリングが起きたりするのを
阻止するために薄い酸化膜をウェハ表面に設けておいて
もよい。
ファラインされた再拡散領域２．３を形成した後、第２
図（ｂ）にみるように、マスク（酸化膜）１１’を除去
し、再拡散領域２．３をいったん露出させる。ついで、
第２図（Ｃ）にみるように、ソース電極接合個所を覆う
レジスト層１２からなるマスクを設ける。そして、Ｎ型
用の不純物（例えば、リン〔Ｐ〕、砒素（Ａｓ）等）を
第２図（Ｃ）に−点鎖線で示すように表面に極く浅（イ
オン注入する。なお、このイオン注入の際に、半導体ウ
ェハ１表面に損傷やチャンネリングが起きたりするのを
阻止するために薄い酸化膜をウェハ表面に設けておいて
もよい。
なお、先の実施例と同様、このイオン注入工程を利用し
て、表面域２ａのキャリヤ濃度を制御して、例えば、Ｄ
ＭＯＳ ＦＥＴがデイプレッションタイプとなるように
しきい値電圧を調節したり、逆に、表面域２ａにＮ型用
の不純物が注入されないようにして０ＭＯ３ＦＥＴをエ
ンハンストメントタイブとすることもできる。
て、表面域２ａのキャリヤ濃度を制御して、例えば、Ｄ
ＭＯＳ ＦＥＴがデイプレッションタイプとなるように
しきい値電圧を調節したり、逆に、表面域２ａにＮ型用
の不純物が注入されないようにして０ＭＯ３ＦＥＴをエ
ンハンストメントタイブとすることもできる。
その後、レジスト１２（１２’）を除去し、第２図（ｄ
ｌにみるように、表面域２ａの上に酸化膜（絶縁Ｎ）４
およびポリシリコンからなるゲート電極５を設ける。最
終的には、ソース電極６やドレイン電極７が形成されて
、横型ＤＭＯ５ＦＥＴが完成する。
ｌにみるように、表面域２ａの上に酸化膜（絶縁Ｎ）４
およびポリシリコンからなるゲート電極５を設ける。最
終的には、ソース電極６やドレイン電極７が形成されて
、横型ＤＭＯ５ＦＥＴが完成する。
この０ＭＯ５ＦＥＴは、電流が最も集中する個所である
ドレイン領域表面１′ａでは不純物濃度が高く抵抗値が
低くなっている。そのため、オン抵抗が非常に低くなる
。ただ、ドレイン・ソース間が低抵抗層でつながること
になるので、先の実施例と比べると、耐電圧が劣化しや
すい傾向はでるが、その分、オン抵抗の低減率が大きい
。
ドレイン領域表面１′ａでは不純物濃度が高く抵抗値が
低くなっている。そのため、オン抵抗が非常に低くなる
。ただ、ドレイン・ソース間が低抵抗層でつながること
になるので、先の実施例と比べると、耐電圧が劣化しや
すい傾向はでるが、その分、オン抵抗の低減率が大きい
。
この発明は上記の実施例に限らない。例えば、半導体装
置が他の方法で作られてもよいことはいうまでもない。
置が他の方法で作られてもよいことはいうまでもない。
また、第１導電型半導体領域の表面すべてにわたって不
純物濃度が高くなっている必要はなく、必要な部分だけ
不純物濃度が高くなっているようであってもよい。半導
体におけるＰ型とＮ型が逆転した構成であってもよい。
純物濃度が高くなっている必要はなく、必要な部分だけ
不純物濃度が高くなっているようであってもよい。半導
体におけるＰ型とＮ型が逆転した構成であってもよい。
また、半導体装置がトランジスタ以外の構成であっても
よい。
よい。
以上に述べたように、この発明にかかる半導体装置は、
高耐電圧であって、しかも、低オン抵抗であるため、損
失が少なく、かつ、耐熱特性が向上する等の利点を有す
る。
高耐電圧であって、しかも、低オン抵抗であるため、損
失が少なく、かつ、耐熱特性が向上する等の利点を有す
る。
第１図（ａ）〜（ｈｌは、この発明にかかる半導体装置
の一実施例である縦型ＤＭＯ３ＰＥＴを作成するときの
様子を工程順にあられす説明図であって、図（ａｌ〜（
ｇ）が製造途中をあられし、図（ｈ）が完成時をあられ
す。第２図（ａ）〜（ル）は、この発明にかかる半導体
装置の他の実施例である横型ＤＭＯＳ ＦＥＴを作成す
るときの様子を工程順にあられす説明図であって、図（
ａｌ〜（Ｃ）が製造途中をあられし、図（ｄ）が完成時
をあられす。第３図は、上記縦型ＤＭＯ３ＦＥＴにおけ
る電流が流れる様子をあられす説明図、第４図は、従来
のＤＭＯＳ ＦＥＴをあられす模式的断面図である。 １′・・・第１導電型半導体領域 ２・・・チャンネ
ル形成用の第２導電型拡散領域 ２ａ・・・チャンネ
ルとなる表面域 ３・・・ソース領域用の第１導電型
拡散領域 ４・・・絶縁層 ５・・・ゲート電極代
理人 弁理士 松 本 武 彦 （ｊ）
の一実施例である縦型ＤＭＯ３ＰＥＴを作成するときの
様子を工程順にあられす説明図であって、図（ａｌ〜（
ｇ）が製造途中をあられし、図（ｈ）が完成時をあられ
す。第２図（ａ）〜（ル）は、この発明にかかる半導体
装置の他の実施例である横型ＤＭＯＳ ＦＥＴを作成す
るときの様子を工程順にあられす説明図であって、図（
ａｌ〜（Ｃ）が製造途中をあられし、図（ｄ）が完成時
をあられす。第３図は、上記縦型ＤＭＯ３ＦＥＴにおけ
る電流が流れる様子をあられす説明図、第４図は、従来
のＤＭＯＳ ＦＥＴをあられす模式的断面図である。 １′・・・第１導電型半導体領域 ２・・・チャンネ
ル形成用の第２導電型拡散領域 ２ａ・・・チャンネ
ルとなる表面域 ３・・・ソース領域用の第１導電型
拡散領域 ４・・・絶縁層 ５・・・ゲート電極代
理人 弁理士 松 本 武 彦 （ｊ）
Claims (1)
- １ 第１導電型半導体領域の表面にチャンネル形成用の
第２導電型拡散領域が形成され、同領域の表面にソース
領域用の第１導電型拡散領域が形成されていて、前記第
２導電型拡散領域における前記両第１導電型領域に挟ま
れた表面域にチャンネルが形成されるようになっており
、前記チャンネルとなる表面域の上にはゲート電極が絶
縁層を介して形成されている二重拡散型電界効果半導体
装置において、前記両拡散領域が形成されていない第１
導電型半導体領域の表面では不純物濃度が高くなってい
ることを特徴とする二重拡散型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012829A JPH01189175A (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012829A JPH01189175A (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189175A true JPH01189175A (ja) | 1989-07-28 |
Family
ID=11816271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012829A Pending JPH01189175A (ja) | 1988-01-23 | 1988-01-23 | 二重拡散型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
| EP0631689A1 (en) * | 1992-03-20 | 1995-01-04 | SILICONIX Incorporated | Threshold adjustment in vertical dmos devices |
-
1988
- 1988-01-23 JP JP63012829A patent/JPH01189175A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
| EP0545484A3 (en) * | 1991-12-05 | 1996-11-20 | Cons Ric Microelettronica | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
| EP0631689A1 (en) * | 1992-03-20 | 1995-01-04 | SILICONIX Incorporated | Threshold adjustment in vertical dmos devices |
| EP0631689A4 (en) * | 1992-03-20 | 1996-07-31 | Siliconix Inc | SETTING A THRESHOLD VALUE FOR VERTICAL DMOS DEVICES. |
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