JPH0251278A - 二重拡散型電界効果半導体装置の製造方法 - Google Patents
二重拡散型電界効果半導体装置の製造方法Info
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- JPH0251278A JPH0251278A JP63202086A JP20208688A JPH0251278A JP H0251278 A JPH0251278 A JP H0251278A JP 63202086 A JP63202086 A JP 63202086A JP 20208688 A JP20208688 A JP 20208688A JP H0251278 A JPH0251278 A JP H0251278A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、二重拡散型電界効果半導体装置の製造方法
に関する。
に関する。
二重拡散型電界効果半導体装置のひとつに、デイプレッ
ション型（ｄｅｐｌａｔｉｏｎ ｍｏｄｅ）二重拡散型
電界効果トランジスタ（０ＭＯ５ＦＥＴ）がある。第３
図は従来のデイプレッション型（ノーマリイ・オンタイ
プ）二重拡散型電界効果トランジスタをあられす。
ション型（ｄｅｐｌａｔｉｏｎ ｍｏｄｅ）二重拡散型
電界効果トランジスタ（０ＭＯ５ＦＥＴ）がある。第３
図は従来のデイプレッション型（ノーマリイ・オンタイ
プ）二重拡散型電界効果トランジスタをあられす。
この０ＭＯ３ＦＥＴでは、Ｎ型ドレイン領域（第１導電
型半導体領域）５１の表面側部分にＰ型（第２導電型）
不純物拡散領域５２が形成され、同項域５２の表面側部
分にソース領域用のＮ型（第１導電型）不純物拡散領域
５３が形成されている。そして、Ｐ型不純物拡散領域５
２の表面域であって、Ｎ型ドレイン領域５１とＮ型不純
物拡散領域５３で挟まれる部分にチャンネル領域ＣＨが
形成されている。このチャンネル領域ＣＨの上には、ゲ
ート電極５４が絶縁層５５を介して形成されている。そ
して、ソース電極が表面に、ドレイン主権が裏面に設け
られている。
型半導体領域）５１の表面側部分にＰ型（第２導電型）
不純物拡散領域５２が形成され、同項域５２の表面側部
分にソース領域用のＮ型（第１導電型）不純物拡散領域
５３が形成されている。そして、Ｐ型不純物拡散領域５
２の表面域であって、Ｎ型ドレイン領域５１とＮ型不純
物拡散領域５３で挟まれる部分にチャンネル領域ＣＨが
形成されている。このチャンネル領域ＣＨの上には、ゲ
ート電極５４が絶縁層５５を介して形成されている。そ
して、ソース電極が表面に、ドレイン主権が裏面に設け
られている。
この０ＭＯ５ＦＥＴの場合、第２図（ａ）にみるように
、Ｎ型ドレイン領域５１にＰ型不純物拡散領域５２およ
びＮ型不純物拡散領域５３を形成し終えた後、第２図ｆ
ｂｌにみるように、しきい値の稠整のために、Ｎ型不純
物をチャンネル領域となる表面域部分にイオン注入する
（チャンネルドーズを行う）。なお、６１は酸化膜等か
らなるマスクであり、６２はレジスト膜等からなるマス
クである。Ｎ型不純物の注入量は、ゲート電極５４に電
圧がかからない状態でソース・ドレイン間が導通（オン
）する量とされることはいうまでもない。
、Ｎ型ドレイン領域５１にＰ型不純物拡散領域５２およ
びＮ型不純物拡散領域５３を形成し終えた後、第２図ｆ
ｂｌにみるように、しきい値の稠整のために、Ｎ型不純
物をチャンネル領域となる表面域部分にイオン注入する
（チャンネルドーズを行う）。なお、６１は酸化膜等か
らなるマスクであり、６２はレジスト膜等からなるマス
クである。Ｎ型不純物の注入量は、ゲート電極５４に電
圧がかからない状態でソース・ドレイン間が導通（オン
）する量とされることはいうまでもない。
しかしながら、上記のデイプレッション型の叶０ＳＦＥ
Ｔは、パンチスルーが起こり易くてラッチアップ耐圧が
低いという問題がある。
Ｔは、パンチスルーが起こり易くてラッチアップ耐圧が
低いという問題がある。
Ｐ型不純物拡散領域５２の端５２ａ（第２図（ａ）に示
す）は、拡散の先頭部分であるから、Ｐ型不純物濃度が
薄い。一方、デイプレッション型とするには、通常、表
面域をＮ型にする程度にまでＮ型不純物を多量にドーズ
する。そのため、第３図にみるように、端５２ａは、高
濃度のＮ型不純物領域となってしまい、ゲート電極５４
に負の電圧をかけても、Ｐ型に反転しない。つまり、チ
ャンネル長さが短くなってしまうのである。パンチスル
ーが起こる電圧はチャンネル長さに比例して高（なる関
係にあるため、チャンネル長さの短い上記デイプレッシ
ョン型ＤＭＯ５ＦＥＴは、低い電圧でラッチアップして
しまう。
す）は、拡散の先頭部分であるから、Ｐ型不純物濃度が
薄い。一方、デイプレッション型とするには、通常、表
面域をＮ型にする程度にまでＮ型不純物を多量にドーズ
する。そのため、第３図にみるように、端５２ａは、高
濃度のＮ型不純物領域となってしまい、ゲート電極５４
に負の電圧をかけても、Ｐ型に反転しない。つまり、チ
ャンネル長さが短くなってしまうのである。パンチスル
ーが起こる電圧はチャンネル長さに比例して高（なる関
係にあるため、チャンネル長さの短い上記デイプレッシ
ョン型ＤＭＯ５ＦＥＴは、低い電圧でラッチアップして
しまう。
この発明は、上記の事情に鑑み、チャンネル長さが長（
、ラッチアップ耐圧の高い二重拡散型電界効果半導体装
置を製造することのできる方法を提供することを課題と
する。
、ラッチアップ耐圧の高い二重拡散型電界効果半導体装
置を製造することのできる方法を提供することを課題と
する。
前記課題を解決するため、この発明にかかる二重拡散型
電界効果半導体装置の製造方法では、いわゆる第２導電
型不純物拡散領域の表面側部分にソース領域用の第１導
電型不純物拡散領域が形成されてなる二重拡散構造部分
を形成し終えたのち、チャンネル領域となる表面域部分
に第２導電型不純物を注入するようにしている。
電界効果半導体装置の製造方法では、いわゆる第２導電
型不純物拡散領域の表面側部分にソース領域用の第１導
電型不純物拡散領域が形成されてなる二重拡散構造部分
を形成し終えたのち、チャンネル領域となる表面域部分
に第２導電型不純物を注入するようにしている。
最終的にチャンネル領域となる表面域部分に第２導電型
不純物を注入すると、第２導電型不純物拡散領域の端で
も、第２導電型不純物濃度は十分に高くなる。そのため
、第１導電型不純物をドーズしても、端の所で第１導電
型不純物濃度が勝り過ぎたりしないので、従来のように
チャンネル長さが短くなるようなことがな（なるのであ
る。
不純物を注入すると、第２導電型不純物拡散領域の端で
も、第２導電型不純物濃度は十分に高くなる。そのため
、第１導電型不純物をドーズしても、端の所で第１導電
型不純物濃度が勝り過ぎたりしないので、従来のように
チャンネル長さが短くなるようなことがな（なるのであ
る。
以下、この発明にかかる二重拡散型電界効果半導体装置
の製造方法の一例を、図面を参照しながら詳しく説明す
る。
の製造方法の一例を、図面を参照しながら詳しく説明す
る。
第１図（ａｌ〜Ｆｄｌは、この発明にかかる二重拡散型
電界効果半導体装置の製造方法の一例により、デイプレ
ッション型ＤＭＯＳＦＥＴを作るときの様子をあられす
。
電界効果半導体装置の製造方法の一例により、デイプレ
ッション型ＤＭＯＳＦＥＴを作るときの様子をあられす
。
まず、第１図（ａ）にみるように、通常の工程でもって
、Ｎ型半導体基板（第１導電型半導体領域）１の表面側
部分にＰ型（第２導電型）不純物拡散領域２を形成し、
ついで、同Ｐ型不純物拡散領域２の表面側部分にソース
領域用Ｎ型不純物拡散領域３を形成して、いわゆる二重
拡散型構造を作る。なお、４は酸化膜からなるマスクで
ある。
、Ｎ型半導体基板（第１導電型半導体領域）１の表面側
部分にＰ型（第２導電型）不純物拡散領域２を形成し、
ついで、同Ｐ型不純物拡散領域２の表面側部分にソース
領域用Ｎ型不純物拡散領域３を形成して、いわゆる二重
拡散型構造を作る。なお、４は酸化膜からなるマスクで
ある。
つぎに、第１図（ｂｌにみるように、チャンネル領域と
なる表面域部分の酸化膜を除去して露出させたマスク１
４にする。そして、チャンネル領域となる表面域部分に
Ｐ型不純物をイオン注入する。
なる表面域部分の酸化膜を除去して露出させたマスク１
４にする。そして、チャンネル領域となる表面域部分に
Ｐ型不純物をイオン注入する。
そうすると、Ｐ型不純物拡散領域２の端でも、Ｐ型不純
物濃度が高くなることは前述の通りであるついで、第１
図ｆｃ）にみるように、ソース電極のコンタクトをとる
１固所のみを覆うマスク２４にする。そして、しきい値
電圧の調節のためのＮ型不純物をイオン注入しチャンネ
ルドーズを行う。この場合、Ｐ型不純物拡散領域２の端
でも、Ｎ型不純物が極端に勝るというようなことはなく
、第１図（ｄｌにみるように、チャンネル長さの長いチ
ャンネル領域ＣＨが形成される。Ｎ型不純物の注入量は
、デイプレッション型とするに必要な量であることはい
うまでもない。
物濃度が高くなることは前述の通りであるついで、第１
図ｆｃ）にみるように、ソース電極のコンタクトをとる
１固所のみを覆うマスク２４にする。そして、しきい値
電圧の調節のためのＮ型不純物をイオン注入しチャンネ
ルドーズを行う。この場合、Ｐ型不純物拡散領域２の端
でも、Ｎ型不純物が極端に勝るというようなことはなく
、第１図（ｄｌにみるように、チャンネル長さの長いチ
ャンネル領域ＣＨが形成される。Ｎ型不純物の注入量は
、デイプレッション型とするに必要な量であることはい
うまでもない。
その後、ゲート酸化膜（絶縁層）５、ポリシリコンから
なるゲート電極６、絶縁層７を、通常の方法で形成し、
ついで、半導体基板１の表面側にソース電極８を形成す
るとともに半導体基板１の裏面側にドレイン電極９を形
成する。なお、半導体基板１における領域２．３以外の
個所はドレイン領域であることはいうまでもない。また
、マスク１４は酸化膜やレジスト膜等からなり、マスク
２４はレジスト膜等からなる。
なるゲート電極６、絶縁層７を、通常の方法で形成し、
ついで、半導体基板１の表面側にソース電極８を形成す
るとともに半導体基板１の裏面側にドレイン電極９を形
成する。なお、半導体基板１における領域２．３以外の
個所はドレイン領域であることはいうまでもない。また
、マスク１４は酸化膜やレジスト膜等からなり、マスク
２４はレジスト膜等からなる。
このようにして、第１図（ｄｌにみるようなデイプレッ
ション型ＤＭＯ５ＦＥＴが完成する。このＤＭＯＳＦＥ
Ｔは、チャンネル長さが長く、高いランチアップ耐圧を
有する。
ション型ＤＭＯ５ＦＥＴが完成する。このＤＭＯＳＦＥ
Ｔは、チャンネル長さが長く、高いランチアップ耐圧を
有する。
この発明は上記実施例に限らない。上記実施例では、第
１図（ｂ）にみるように、第１図（ａｌで示すＰ型不純
物拡散領域２の端２ａよりも少し外側まで露出させるよ
うにしていた。これは、端２ａを確実に露出させるため
であるが、端２ａの外側は必ずしも露出させる必要はな
いが、素子そのものの大きさに影響しない範囲で外側部
分を露出させチャンネル長さを稼ぐようにしてもよい。
１図（ｂ）にみるように、第１図（ａｌで示すＰ型不純
物拡散領域２の端２ａよりも少し外側まで露出させるよ
うにしていた。これは、端２ａを確実に露出させるため
であるが、端２ａの外側は必ずしも露出させる必要はな
いが、素子そのものの大きさに影響しない範囲で外側部
分を露出させチャンネル長さを稼ぐようにしてもよい。
−例を示すならば、拡散長さが２μｍ、端２ａから外側
に余分に露出させる長さが２μｍ程度である。
に余分に露出させる長さが２μｍ程度である。
さらに、半導体装置が、第１図（ｄ）に示す素子構成部
分を半導体基板に多数設けた集積回路構成であってもよ
い。
分を半導体基板に多数設けた集積回路構成であってもよ
い。
半導体装置がデイブレ７シヨン型である必要はないし、
図示の実施例において第１導電型がＰ型であり、第２導
電型がＮ型である構成であってもよい。
図示の実施例において第１導電型がＰ型であり、第２導
電型がＮ型である構成であってもよい。
以上に述べたように、この発明の製造方法では、得られ
た二重拡散型電界効果半導体装置のチャンネル長さが長
いため、十分に高いランチアンプ耐圧を有する。
た二重拡散型電界効果半導体装置のチャンネル長さが長
いため、十分に高いランチアンプ耐圧を有する。
第１図（ａ）〜（ｄ）は、この発明にかがる二重拡散型
電界効果半導体装置の製造方法の一例により、デイプレ
ッション型Ｄ Ｍ ＯＳ Ｆ’Ｅ Ｔを作るときの様子
を順を追ってあられす説明図、第２図ｔａ＋、（ｂｌは
、従来のデイブレ、ジョン型Ｉ）ＭＯＳＦＥＴを作る際
のチャンぶルドーズ工程の様子をあられす説明図、第３
図は、従来のデイプレッション型ＤＭＯ５ＦＥＴの構成
をあられす概略断面図である。 ■・・・Ｎ型半導体基板（第１導電型半導体領域）２・
・・Ｐ型不純物拡散領域（第２導電型不純物拡散領域）
３・・・Ｎ型不純物拡散領域（ソース領域用の第１
導電型不純物拡散領域） ５・・・絶縁層 ６・・・
ゲート電極 ＣＨ・・・チャンネル領域代理人 弁理士
松 本 武 彦
電界効果半導体装置の製造方法の一例により、デイプレ
ッション型Ｄ Ｍ ＯＳ Ｆ’Ｅ Ｔを作るときの様子
を順を追ってあられす説明図、第２図ｔａ＋、（ｂｌは
、従来のデイブレ、ジョン型Ｉ）ＭＯＳＦＥＴを作る際
のチャンぶルドーズ工程の様子をあられす説明図、第３
図は、従来のデイプレッション型ＤＭＯ５ＦＥＴの構成
をあられす概略断面図である。 ■・・・Ｎ型半導体基板（第１導電型半導体領域）２・
・・Ｐ型不純物拡散領域（第２導電型不純物拡散領域）
３・・・Ｎ型不純物拡散領域（ソース領域用の第１
導電型不純物拡散領域） ５・・・絶縁層 ６・・・
ゲート電極 ＣＨ・・・チャンネル領域代理人 弁理士
松 本 武 彦
Claims (1)
- １ 第１導電型半導体領域の表面側部分に第２導電型不
純物拡散領域が形成され、同領域の表面側部分にソース
領域用の第１導電型不純物拡散領域が形成されていると
ともに、前記第２導電型不純物拡散領域の表面域であっ
て前記両第１導電型領域で挟まれる部分にチャンネル領
域が形成されており、このチャンネル領域の上にはゲー
ト電極が絶縁層を介して形成されている二重拡散型電界
効果半導体装置を得るにあたり、前記第１、２導電型不
純物拡散領域を形成し終えたのち、前記チャンネル領域
となる表面域部分に第２導電型不純物を注入するように
することを特徴とする二重拡散型電界効果半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202086A JPH0251278A (ja) | 1988-08-12 | 1988-08-12 | 二重拡散型電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202086A JPH0251278A (ja) | 1988-08-12 | 1988-08-12 | 二重拡散型電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251278A true JPH0251278A (ja) | 1990-02-21 |
Family
ID=16451736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202086A Pending JPH0251278A (ja) | 1988-08-12 | 1988-08-12 | 二重拡散型電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251278A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012545A1 (en) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Vertical insulated gate semiconductor device and method for its manufacture |
| US5631177A (en) * | 1992-12-07 | 1997-05-20 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated circuit with power field effect transistors |
-
1988
- 1988-08-12 JP JP63202086A patent/JPH0251278A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012545A1 (en) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Vertical insulated gate semiconductor device and method for its manufacture |
| US5545908A (en) * | 1991-12-09 | 1996-08-13 | Nippondenso Co., Ltd. | Vertical type insulated-gate semiconductor device |
| US5631177A (en) * | 1992-12-07 | 1997-05-20 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated circuit with power field effect transistors |
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