JP5220970B2 - 高電圧トランジスタの製造方法 - Google Patents
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Description
本発明は、高電圧トランジスタの製造方法に関するものであり、より詳細たは、接合破壊電圧を高めるのに適した高電圧トランジスタの製造方法に関する。
一般的に、高電圧トランジスタは、半導体基板にソース／ドレイン領域とチャネルを形成して製造する。
前記チャネル上には、絶縁体を形成した後、電導性ゲートを形成し、前記ソース／ドレイン領域を完全に包むようにドリフト領域を形成する。
前記ドリフト領域は、接合の深さを深く形成して電界を分散させることにより、電界集中による接合破壊電圧を増加させている。
前記チャネル上には、絶縁体を形成した後、電導性ゲートを形成し、前記ソース／ドレイン領域を完全に包むようにドリフト領域を形成する。
前記ドリフト領域は、接合の深さを深く形成して電界を分散させることにより、電界集中による接合破壊電圧を増加させている。
以下、添付の図面を参照して、従来の高電圧トランジスタの製造方法を説明する。
図１０〜図１５は、従来の高電圧トランジスタの製造方法の各工程を示す断面図である。
図１０〜図１５は、従来の高電圧トランジスタの製造方法の各工程を示す断面図である。
まず、図１０に示すように、ｐ型半導体基板１１上に第１フォトレジスト１２を塗布した後、露光及び現像工程によって第１フォトレジスト１２をパターニングして、ドリフト領域を形成する。
次いで、前記パターニングされた第１フォトレジスト１２をマスクに利用して、前記半導体基板１１のドリフト領域に、ｎ型不純物イオンを１０ｋｅＶ以内のエネルギーと１×１０13〜５×１０14／ｃｍ2のドーズ量で注入した後、９００〜１１００℃で熱拡散工程を行ってｎ型不純物イオンを拡散させ、半導体基板１１の表面内に深いドリフト領域１３を形成する。
次いで、前記パターニングされた第１フォトレジスト１２をマスクに利用して、前記半導体基板１１のドリフト領域に、ｎ型不純物イオンを１０ｋｅＶ以内のエネルギーと１×１０13〜５×１０14／ｃｍ2のドーズ量で注入した後、９００〜１１００℃で熱拡散工程を行ってｎ型不純物イオンを拡散させ、半導体基板１１の表面内に深いドリフト領域１３を形成する。
次いで、図１１に示すように、前記第１フォトレジスト１２を除去し、前記半導体基板１１の全面に酸化膜１４と窒化膜１５とを順に形成し、露光及び食刻工程を行って、フィールド領域が形成されるべき領域の前記窒化膜１５と酸化膜１４とを選択的に除去する。
そして、前記選択的に除去された窒化膜１５と酸化膜１４をマスクに利用して、表面が露出された半導体基板１１にチャネルストップイオンを注入する。
そして、前記選択的に除去された窒化膜１５と酸化膜１４をマスクに利用して、表面が露出された半導体基板１１にチャネルストップイオンを注入する。
次いで、図１２に示すように、前記チャネルストップイオンが注入された半導体基板１１に局部酸化工程を行い、その半導体基板１１の表面にフィールド酸化膜１６を形成し、前記窒化膜１５と酸化膜１４の残りを除去する。
次いで、図１３に示すように、前記半導体基板１１にしきい値電圧調節用イオンを注入し、前記半導体基板１１の全面にゲート酸化膜１７を形成し、そのゲート酸化膜１７上にポリシリコン層１８を形成する。
さらに、前記ポリシリコン層１８上に第２フォトレジスト１９を塗布した後、露光及び現像工程によって前記第２フォトレジスト１９をパターニングして、ゲート領域を形成する。
さらに、前記ポリシリコン層１８上に第２フォトレジスト１９を塗布した後、露光及び現像工程によって前記第２フォトレジスト１９をパターニングして、ゲート領域を形成する。
次いで、図１４に示すように、前記パターニングされた第２フォトレジスト１９をマスクに利用して、前記ポリシリコン層１８とゲート酸化膜１７とを選択的に除去して、ゲート電極１８ａを形成する。
次いで、図１５に示すように、前記第２フォトレジスト１９を除去し、前記ゲート電極１８ａを含む半導体基板１１の全面に絶縁膜を形成した後、エッチバック工程を行い、前記ゲート電極１８ａの両側面に側壁スペーサー２０を形成する。
そして、前記ゲート電極１８ａ及び側壁スペーサー２０をマスクに利用して、前記半導体基板１１の全面にソース／ドレイン用の高濃度のｎ型不純物イオンを注入し、前記ゲート電極１８ａの両側の半導体基板１１の表面内にソース／ドレイン不純物拡散領域２１を形成する。
このように、従来の高電圧トランジスタの製造方法では、高い接合破壊電圧を得るために、ドリフトイオンを注入した後、９００〜１１００℃の熱拡散工程によって深いドリフト領域１３を形成している。
そして、前記ゲート電極１８ａ及び側壁スペーサー２０をマスクに利用して、前記半導体基板１１の全面にソース／ドレイン用の高濃度のｎ型不純物イオンを注入し、前記ゲート電極１８ａの両側の半導体基板１１の表面内にソース／ドレイン不純物拡散領域２１を形成する。
このように、従来の高電圧トランジスタの製造方法では、高い接合破壊電圧を得るために、ドリフトイオンを注入した後、９００〜１１００℃の熱拡散工程によって深いドリフト領域１３を形成している。
即ち、前記深いドリフト領域１３は、９００〜１１００℃の熱拡散工程によりドーピング剤を拡散することで形成される。このとき、拡散領域の縁部から側面への拡散が生じるため、拡散領域の端部では円筒形接合が形成され、拡散領域の先端部では球面接合が形成される。これにより、空乏層の曲率を減少させ、接合破壊電圧を減少させる。
これは、同じドーピング量で深い接合と浅い接合との電界効果により分かる。この場合、印加された逆バイアスに対しては、２つの接合が共に同一のディプリーション幅を有するが、浅い接合の場合には、電界ラインが更に集中された高局部電界が発生する。このような電界ラインの集中によって接合破壊電圧が低くなる。
従って、従来は、ディプリーション幅を増加させ、電界を分散させるために拡散領域の周辺にフローティングフィールドリングを形成したり、同電位のフィールドプレートを形成する場合もある。
これは、同じドーピング量で深い接合と浅い接合との電界効果により分かる。この場合、印加された逆バイアスに対しては、２つの接合が共に同一のディプリーション幅を有するが、浅い接合の場合には、電界ラインが更に集中された高局部電界が発生する。このような電界ラインの集中によって接合破壊電圧が低くなる。
従って、従来は、ディプリーション幅を増加させ、電界を分散させるために拡散領域の周辺にフローティングフィールドリングを形成したり、同電位のフィールドプレートを形成する場合もある。
しかし、上記のような従来の高電圧トランジスタの製造方法には、次のような問題点があった。
第１に、高温の熱拡散工程によって深いドリフト領域を形成する場合には、深さだけでなく、側面拡散も増加するため、ショートチャネル効果を期待しにくい。
第２に、高温の熱拡散工程によって深いドリフト領域を形成する場合には、高温工程が低電圧回路部の接合やチャネルのドーピング状態に影響を与えるため、製造工程の初期に行われなければならない。
第３に、ディプリーション幅を増加させ、電界を分散させるために、拡散領域の周辺にフローティングフィールドリングや同電位のフィールドプレートを形成する場合は、チップサイズの点で不利である。
第２に、高温の熱拡散工程によって深いドリフト領域を形成する場合には、高温工程が低電圧回路部の接合やチャネルのドーピング状態に影響を与えるため、製造工程の初期に行われなければならない。
第３に、ディプリーション幅を増加させ、電界を分散させるために、拡散領域の周辺にフローティングフィールドリングや同電位のフィールドプレートを形成する場合は、チップサイズの点で不利である。
本発明は上記のような従来の問題点を解決するために為されたもので、その目的は、従来よりも高い接合破壊電圧を得、集積度を向上させることができる高電圧トランジスタの製造方法を提供することである。
【課題を解決するための手段】
上記目的を達成するために、第１の発明による高電圧トランジスタの製造方法は、第１導電型の半導体基板の複数領域に、表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、前記ゲート電極の両側に側壁スペーサーを形成し、前記ゲート電極及び前記側壁スペーサーをマスクにして、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結される第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、を行うこととする。また、前記第１ドリフト領域の第１の深さは、０．０１〜０．２μｍであり、前記第２ドリフト領域の第２の深さは、０．５〜１．５μｍであり、前記チャネルストップイオンは、前記ドリフト領域と０．５〜２．０μｍの間隔をおいて注入されるものである。さらに、前記ソース／ドレイン不純物拡散領域の形成段階は、高電圧トランジスタの接合破壊電圧を高めるために、別のマスクを用いてオフセットタイプのソース／ドレイン不純物拡散領域を形成することとする。
また、第２の発明による高電圧トランジスタの製造方法は、第１導電型の半導体基板の複数領域に、一定のドーズ量で表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、前記ゲート電極の両側に側壁スペーサーを形成し、第２のマスクを用いて、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結させて高電圧トランジスタの接合破壊電圧を高めたオフセット型のソース／ドレイン不純物拡散領域としての第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、を行うものである。
上記目的を達成するために、第１の発明による高電圧トランジスタの製造方法は、第１導電型の半導体基板の複数領域に、表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、前記ゲート電極の両側に側壁スペーサーを形成し、前記ゲート電極及び前記側壁スペーサーをマスクにして、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結される第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、を行うこととする。また、前記第１ドリフト領域の第１の深さは、０．０１〜０．２μｍであり、前記第２ドリフト領域の第２の深さは、０．５〜１．５μｍであり、前記チャネルストップイオンは、前記ドリフト領域と０．５〜２．０μｍの間隔をおいて注入されるものである。さらに、前記ソース／ドレイン不純物拡散領域の形成段階は、高電圧トランジスタの接合破壊電圧を高めるために、別のマスクを用いてオフセットタイプのソース／ドレイン不純物拡散領域を形成することとする。
また、第２の発明による高電圧トランジスタの製造方法は、第１導電型の半導体基板の複数領域に、一定のドーズ量で表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、前記ゲート電極の両側に側壁スペーサーを形成し、第２のマスクを用いて、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結させて高電圧トランジスタの接合破壊電圧を高めたオフセット型のソース／ドレイン不純物拡散領域としての第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、を行うものである。
以下、添付の図面を参照して、本発明に係る高電圧トランジスタの製造方法の実施形態を詳細に説明する。
図１〜図７は、本発明に係る高電圧トランジスタの製造方法の各工程を示す断面図である。
まず、図１に示すように、ｐ型半導体基板３１上に第１フォトレジスト３２を塗布した後、露光及び現像工程によって第１フォトレジスト３２をパターニングして、ドリフト領域を形成する。
次いで、前記パターニングされた第１フォトレジスト３２をマスクに利用して、前記半導体基板３１のドリフト領域に、ｎ型不純物イオンを１×１０13〜５×１０14／ｃｍ2のドーズ量で注入して、半導体基板３１の表面内に、０．０１〜０．３μｍの投射範囲を有する第１ドリフト領域３３ａを形成する。
なお、本実施形態では、ｐ型半導体基板３１のドリフト領域にｎ型不純物イオンを注入することを説明しているが、ｎ型半導体基板のドリフト領域にｐ型不純物イオンを注入して形成することもできる。
まず、図１に示すように、ｐ型半導体基板３１上に第１フォトレジスト３２を塗布した後、露光及び現像工程によって第１フォトレジスト３２をパターニングして、ドリフト領域を形成する。
次いで、前記パターニングされた第１フォトレジスト３２をマスクに利用して、前記半導体基板３１のドリフト領域に、ｎ型不純物イオンを１×１０13〜５×１０14／ｃｍ2のドーズ量で注入して、半導体基板３１の表面内に、０．０１〜０．３μｍの投射範囲を有する第１ドリフト領域３３ａを形成する。
なお、本実施形態では、ｐ型半導体基板３１のドリフト領域にｎ型不純物イオンを注入することを説明しているが、ｎ型半導体基板のドリフト領域にｐ型不純物イオンを注入して形成することもできる。
次いで、図２に示すように、前記第１フォトレジスト３２をマスクにして、ｎ型不純物イオンが注入された領域にｎ型不純物イオンを１×１０13〜５×１０14／ｃｍ2のドーズ量で注入し、半導体基板３１の表面内に、０．５〜１．５μｍの投射範囲を有する第２ドリフト領域３３ｂを形成する。従って、第１、第２ドリフト領域３３ａ、３３ｂがドリフト領域３３となる。
このように、１回目の不純物イオンのドーズ量と２回目の不純物イオンのドーズ量を異なるようにしてドリフト領域３３を形成することにより、従来と同一の深さを有するドリフト領域３３の形成時に、不純物イオンの側面拡散を防止できるので、ショートチャネル効果を改善できる。
また、本発明の他の実施形態として、上述のように、２回目のｎ型不純物イオン注入を行った後、従来のように、９００〜１１００℃の熱拡散工程を行うことにより、従来より更に深いドリフト領域３３を形成できるので、接合破壊電圧を高めることができる。
次いで、図３に示すように、前記第１フォトレジスト３２を除去し、前記半導体基板３１の全面に酸化膜３４と窒化膜３５とを順に形成し、露光及び食刻工程によって、フィールド領域が形成されるべき領域の前記窒化膜３５と酸化膜３４を選択的に除去する。次いで、前記選択的に除去された窒化膜３５と酸化膜３４を第１のマスクとして使用し、表面が露出された半導体基板３１に第１導電型のチャネルストップイオンを注入する。ここで、前記チャネルストップイオンは、ドリフト領域３３と０．５〜２．０μｍの間隔をおいて注入することもできる。
次いで、図４に示すように、上記第１のマスクを使用して前記チャネルストップイオンが注入された半導体基板３１に局部酸化（ＬＯＣＯＳ：Local Oxidation Silicon）工程を行い、半導体基板３１の表面にフィールド酸化膜３６を形成し、前記窒化膜３５と酸化膜３４の残りを除去する。
なお、本発明の実施形態では、フィールド酸化膜３６の形成前にドリフト領域３３を形成しているが、フィールド酸化膜３６を形成した後、イオン注入エネルギーとドーズ量を調節して２回に分けてイオン注入を行うことで、ドリフト領域３３を形成することもできる。
次いで、図５に示すように、前記半導体基板３１の全面にゲート酸化膜３７を形成し、そのゲート酸化膜３７上にポリシリコン層３８を形成する。
そして、前記ポリシリコン層３８上に第２フォトレジスト３９を塗布した後、露光及び現像工程で前記第２フォトレジスト３９をパターニングして、ゲート領域を形成する。
そして、前記ポリシリコン層３８上に第２フォトレジスト３９を塗布した後、露光及び現像工程で前記第２フォトレジスト３９をパターニングして、ゲート領域を形成する。
次いで、図６に示すように、前記パターニングされた第２フォトレジスト３９をマスクにして、ポリシリコン層３８とゲート酸化膜３７を選択的に除去して、ゲート電極３８ａを形成する。
次いで、図７に示すように、前記ゲート電極３８ａを含む半導体基板３１の全面に絶縁膜を形成した後、エッチバック工程を行い、前記ゲート電極３８ａの両側面に側壁スペーサー４０を形成する。そして、ゲート電極３８ａ及び側壁スペーサー４０をマスクにして、半導体基板３１の全面にソース／ドレイン用の高濃度のｎ型不純物イオンを注入して、ゲート電極３８ａの両側の半導体基板３１の表面内に、ドリフト（ＬＤＤ；Lightly Doped Drain）領域と連結される第２導電型のソース／ドレイン不純物拡散領域４１を形成する。ここで、前記ソース／ドレイン不純物拡散領域４１は、高電圧トランジスタの接合破壊電圧を高めるために、第２のマスク（図示せず）を用いてノンセルフアライン、すなわち、オフセット型のソース／ドレイン不純物拡散領域として形成することもできる。このように、電界ラインの集中を防ぐために、ドリフト領域３３を形成するとき、従来のイオン注入エネルギーとドーズ量によるイオン注入に加えて、同一の導電型の高エネルギーなイオン注入を追加して行うことで、深い接合を形成する。
図８は、イオン注入エネルギーを５００ｋｅＶに固定し、ドーズ量を変化させた場合の、ドーピング濃度と接合の深さのプロファイルのシミュレーション結果を示す図であり、図９は、ドーズ量は３×１０13／ｃｍ2に固定し、イオン注入エネルギーを変化させた場合の、ドーピング濃度と接合の深さのプロファイルのシミュレーション結果を示す図である。
また、図８と図９は、ドリフト領域３３を形成した後にフィールド酸化膜３６を形成したプロファイル、及びそのフィールド酸化膜３６を形成した後にドリフト領域３３を形成したプロファイルのシミュレーションである。
そして、図８及び図９に示すように、イオン注入エネルギーの増加に伴って接合の深さが増加し、ディプリーション幅が均一となるために、既存のプロファイルを維持しながら接合の深さを増加させることができる。
一方、上述のようなシミュレーションを有するドリフト領域３３を形成するためには、イオン注入エネルギーとドーズ量の微細な調整が必要である。従って、本発明による高電圧トランジスタのシミュレーションの結果、一部の条件で不純物イオンを供給しない場合に比べて、接合破壊電圧が約５Ｖ程度増加した。
これにより、従来と同様の熱拡散工程を本発明に適用した場合には、ドリフト領域を更に深く形成して接合破壊電圧を増加できるため、従来よりも低い熱拡散工程を行って、従来と同一の深さを有するドリフト領域を形成し、従来と同一の接合破壊電圧を得ることができる。
これにより、従来と同様の熱拡散工程を本発明に適用した場合には、ドリフト領域を更に深く形成して接合破壊電圧を増加できるため、従来よりも低い熱拡散工程を行って、従来と同一の深さを有するドリフト領域を形成し、従来と同一の接合破壊電圧を得ることができる。
このように、本発明において、従来と同一の深さを有するドリフト領域を形成するときには、従来より低い温度で熱拡散工程を行えるので、製造工程の変更が容易となり、かつ、高集積化のために有利である。
以上説明したように、本発明の高電圧トランジスタの製造方法には、次のような効果がある。
請求項１、３によれば、深いドリフト領域の形成のために熱拡散工程を行わないことで、ドーピング剤の側面拡散を防止してショートチャネル効果に対するマージンを向上させ、デザインルールを減少させ、高集積化させることができる。また、熱拡散工程を行わないことで、相対的に低い温度での製造工程の変更が容易である。
請求項２によれば、熱拡散工程を追加して行い、従来より更に深いドリフト領域を形成することにより、接合破壊電圧を高めることができる。
請求項１、３によれば、深いドリフト領域の形成のために熱拡散工程を行わないことで、ドーピング剤の側面拡散を防止してショートチャネル効果に対するマージンを向上させ、デザインルールを減少させ、高集積化させることができる。また、熱拡散工程を行わないことで、相対的に低い温度での製造工程の変更が容易である。
請求項２によれば、熱拡散工程を追加して行い、従来より更に深いドリフト領域を形成することにより、接合破壊電圧を高めることができる。
３１：半導体基板
３２：第１フォトレジスト
３３：ドリフト領域
３３ａ：第１ドリフト領域
３３ｂ：第２ドリフト領域
３４：酸化膜
３５：窒化膜
３６：フィールド酸化膜（素子隔離膜）
３７：ゲート酸化膜（ゲート絶縁膜）
３８ａ：ゲート電極
３９：第２フォトレジスト
４０：側壁スペーサー
４１：ソース／ドレイン不純物拡散領域
３２：第１フォトレジスト
３３：ドリフト領域
３３ａ：第１ドリフト領域
３３ｂ：第２ドリフト領域
３４：酸化膜
３５：窒化膜
３６：フィールド酸化膜（素子隔離膜）
３７：ゲート酸化膜（ゲート絶縁膜）
３８ａ：ゲート電極
３９：第２フォトレジスト
４０：側壁スペーサー
４１：ソース／ドレイン不純物拡散領域
Claims (3)
- 第１導電型の半導体基板の複数領域に、表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、
前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、
前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、
前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、
隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、
前記ゲート電極の両側に側壁スペーサーを形成し、前記ゲート電極及び前記側壁スペーサーをマスクにして、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結される第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、
を行うことを特徴とする高電圧トランジスタの製造方法。
- 前記第１ドリフト領域の第１の深さは、０．０１〜０．２μｍであり、
前記第２ドリフト領域の第２の深さは、０．５〜１．５μｍであり、
前記チャネルストップイオンは、前記ドリフト領域と０．５〜２．０μｍの間隔をおいて注入される、
ことを特徴とする請求項１記載の高電圧トランジスタの製造方法。
- 第１導電型の半導体基板の複数領域に、一定のドーズ量で表面から第１の深さに第２導電型のドリフトイオンを注入して第１ドリフト領域を形成する段階と、
前記半導体基板の前記第１ドリフト領域に、表面から前記第１の深さより深い第２の深さに第２導電型のドリフトイオンを注入して第２ドリフト領域を形成する段階と、
前記第１及び第２ドリフト領域からなるドリフト領域と一定の間隔を有するように、第１のマスクを用いて、前記半導体基板の表面に第１導電型のチャネルストップイオンを注入する段階と、
前記チャネルストップイオンが注入された半導体基板の表面に、前記第１のマスクを用いて、素子隔離膜を形成する段階と、
隣接する前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜を介在してゲート電極を形成する段階と、
前記ゲート電極の両側に側壁スペーサーを形成し、第２のマスクを用いて、前記ゲート電極の両側の半導体基板の表面内に、前記ドリフト領域と連結させて高電圧トランジスタの接合破壊電圧を高めたオフセット型のソース／ドレイン不純物拡散領域としての第２導電型のソース／ドレイン不純物拡散領域を形成する段階と、
を行うことを特徴とする高電圧トランジスタの製造方法。
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