JPH02306663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02306663A JPH02306663A JP12907989A JP12907989A JPH02306663A JP H02306663 A JPH02306663 A JP H02306663A JP 12907989 A JP12907989 A JP 12907989A JP 12907989 A JP12907989 A JP 12907989A JP H02306663 A JPH02306663 A JP H02306663A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯＳトランジスタの製造方法に関するもので
ある。
ある。
（従来の技術）
第５図に一般的Ｎチャネル型ＭＯ５（ＮＭＯ８）トラン
ジスタの出力特性の一例を示す。このトランジスタはチ
ャネル幅Ｗ＝４０μｍ、チャネル長Ｌ＝５μｍのもので
ある。ドレイン・ソース間の電圧ＶＤＳを上げていくと
、ゲート電圧に対応したドレイン電流ＩＤが流れるが、
ＶＤＳが６〜７Ｖ程度になると急に大電流が流れだして
トランジスタとして動作しなくなる。この１１はバイポ
ーラ・ブレイクダウンとして説明されており、これによ
り耐圧が定まる。
ジスタの出力特性の一例を示す。このトランジスタはチ
ャネル幅Ｗ＝４０μｍ、チャネル長Ｌ＝５μｍのもので
ある。ドレイン・ソース間の電圧ＶＤＳを上げていくと
、ゲート電圧に対応したドレイン電流ＩＤが流れるが、
ＶＤＳが６〜７Ｖ程度になると急に大電流が流れだして
トランジスタとして動作しなくなる。この１１はバイポ
ーラ・ブレイクダウンとして説明されており、これによ
り耐圧が定まる。
バイポーラ・ブレイクダウンは一般的に次のように考え
られている。ゲート電極にバイアス電圧を印加すること
によりゲート電極直下にチャネルが形成され、その結果
ドレイン端で発生した電子とホールの対のうちホールが
基板へ行ってこれがいわゆる基板電流となり、基板電位
が上昇する６ＮＭＯＳトランジスタではドレイン、ソー
ス及び基板の間には寄生ＮＰＮトランジスタが構成され
ているが、基板電位が上昇すると、この寄生ＮＰＮトラ
ンジスタがオンとなることによりバイポーラ・ブレイク
ダウンが起こる。
られている。ゲート電極にバイアス電圧を印加すること
によりゲート電極直下にチャネルが形成され、その結果
ドレイン端で発生した電子とホールの対のうちホールが
基板へ行ってこれがいわゆる基板電流となり、基板電位
が上昇する６ＮＭＯＳトランジスタではドレイン、ソー
ス及び基板の間には寄生ＮＰＮトランジスタが構成され
ているが、基板電位が上昇すると、この寄生ＮＰＮトラ
ンジスタがオンとなることによりバイポーラ・ブレイク
ダウンが起こる。
バイポーラ・ブレイクダウンを防いで耐圧を上げる対策
は、ドレイン端の電界強度を弱めることである。そのよ
うな対策としては、いくつかが考えられている。
は、ドレイン端の電界強度を弱めることである。そのよ
うな対策としては、いくつかが考えられている。
ゲート長りを長くすることも考えられる。しかし、Ｌ＝
２μｍで耐圧的６ｖであるのに対し、Ｌ＝４０μｍにし
ても耐圧は８ｖ程度までにしか上昇しない。したがって
大幅な改善とはならない。
２μｍで耐圧的６ｖであるのに対し、Ｌ＝４０μｍにし
ても耐圧は８ｖ程度までにしか上昇しない。したがって
大幅な改善とはならない。
ゲート酸化膜を厚くすることも考えられるが、増幅率が
落ちるなど、素子の微細化とは逆行し、実用的ではない
。
落ちるなど、素子の微細化とは逆行し、実用的ではない
。
実用的な対策としてはドレイン端の不純物濃度を低濃度
とするＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造とドレイン領域の不純物分布を傾斜接合
とするＤ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
Ｄｒａｉｎ）構造がある。
とするＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造とドレイン領域の不純物分布を傾斜接合
とするＤ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
Ｄｒａｉｎ）構造がある。
このうちＬＤＤ構造では、写真製版工程が１回増えるた
め工程数が増す欠点がある。
め工程数が増す欠点がある。
ＤＤＤ構造では、拡散係数の大きいリンとシャープな不
純物プロファイルをもつ砒素とを順次イオン注入し、深
い領域に低濃度領域を形成し、浅い領域に高濃度領域を
形成する。
純物プロファイルをもつ砒素とを順次イオン注入し、深
い領域に低濃度領域を形成し、浅い領域に高濃度領域を
形成する。
（発明が解決しようとする課題）
ＤＤＤ構造は製造プロセス的には簡単であるが。
ドレイン端における低濃度拡散層の厚さを充分に厚くす
ることができず、そのためバイポーラ・ブレイクダウン
による耐圧を充分高めることができない。その原因は、
リンを充分に拡散させようとすれば高温で長時間の熱処
理が必要であるが、ＤＤＤ工程でリンと砒素を拡散させ
る段階では素子分離用のフィールド酸化膜がすでに形成
されており、そのフィールド酸化膜下にはフィールドド
ープ用の不純物がすでに導入されている。そのため高温
長時間の熱処理によってそのフィールドドープ用の不純
物も拡散する不都合が生じるからである。
ることができず、そのためバイポーラ・ブレイクダウン
による耐圧を充分高めることができない。その原因は、
リンを充分に拡散させようとすれば高温で長時間の熱処
理が必要であるが、ＤＤＤ工程でリンと砒素を拡散させ
る段階では素子分離用のフィールド酸化膜がすでに形成
されており、そのフィールド酸化膜下にはフィールドド
ープ用の不純物がすでに導入されている。そのため高温
長時間の熱処理によってそのフィールドドープ用の不純
物も拡散する不都合が生じるからである。
また、ドレイン端は濃度が低い方がよいが、ＤＤＤＩ造
でドレイン端濃度を下げるためにリンの濃度を下げると
、砒素との拡散速度の差が小さくなってリンを大きく拡
散させることができなくなる。
でドレイン端濃度を下げるためにリンの濃度を下げると
、砒素との拡散速度の差が小さくなってリンを大きく拡
散させることができなくなる。
その結果、ＤＤＤ構造ではバイポーラ・ブレイクダウン
に関しては耐圧を１ｖ程度しか上げることができない。
に関しては耐圧を１ｖ程度しか上げることができない。
本発明は簡単な構造でドレイン端に充分な幅の低濃度不
純物領域を形成してバイポーラ・ブレイクダウンを防い
で耐圧を高めることのできるＭＯＳトランジスタの製造
方法を提供することを目的とするものである。
純物領域を形成してバイポーラ・ブレイクダウンを防い
で耐圧を高めることのできるＭＯＳトランジスタの製造
方法を提供することを目的とするものである。
（課題を解決するための手段）
本発明方法は、以下の工程（Ａ）から（Ｃ）を含んでい
る。
る。
（Ａ）半導体基板の少なくともドレインとなる領域に不
純物濃度の低いウェルを形成する工程、（Ｂ）素子分離
領域、ゲート酸化膜形成後に前記ウェルに一部が重なる
ゲート電極を形成する工程、（Ｃ）前記ゲート電極をマ
スクとして基板に前記ウェルと同じ導電型の不純物を高
濃度に、かつ、前記ウェルよりも浅く導入する工程。
純物濃度の低いウェルを形成する工程、（Ｂ）素子分離
領域、ゲート酸化膜形成後に前記ウェルに一部が重なる
ゲート電極を形成する工程、（Ｃ）前記ゲート電極をマ
スクとして基板に前記ウェルと同じ導電型の不純物を高
濃度に、かつ、前記ウェルよりも浅く導入する工程。
（作用）
本発明の工程により形成されるドレイン領域は不純物濃
度の低いウェルの内側に不純物濃度の高い領域をもつ二
重拡散構造となっている。ウェルとその内側の高濃度領
域とを異なるマスクを用いて別工程で形成するので、ド
レイン端の低濃度領域の輻及び濃度はバイポーラ・ブレ
イクダウンを防ぐのに有効な値に自由に設定することが
できる。
度の低いウェルの内側に不純物濃度の高い領域をもつ二
重拡散構造となっている。ウェルとその内側の高濃度領
域とを異なるマスクを用いて別工程で形成するので、ド
レイン端の低濃度領域の輻及び濃度はバイポーラ・ブレ
イクダウンを防ぐのに有効な値に自由に設定することが
できる。
（実施例）
第１図は本発明をＮウェルＣＭＯＳプロセスに適用した
一実施例を表わす。
一実施例を表わす。
（Ａ）Ｐ型シリコン基板２の表面に約２５０人の厚さの
熱酸化膜４を形成する。基板２は抵抗が６Ω・ａｍの＜
１００＞シリコン単結晶ウェハである。
熱酸化膜４を形成する。基板２は抵抗が６Ω・ａｍの＜
１００＞シリコン単結晶ウェハである。
（Ｂ）酸化膜４上にレジストを塗布し、通常の写真製版
によって後にＮウェルとなる領域に開口をもつようにレ
ジストパターン６を形成する。
によって後にＮウェルとなる領域に開口をもつようにレ
ジストパターン６を形成する。
次に、Ｎ型不純物として例えばリンをイオン注入する。
注入の加速エネルギーは１６０ＫｅＶで、注入量は約６
Ｘ １０”／ ｃ ｍ２である。
Ｘ １０”／ ｃ ｍ２である。
（Ｃ）レジストを除去した後、熱処理を行なう。
熱処理条件は窒素雰囲気で、１１５０℃、約８時間であ
る。これにより、Ｎウェル８ｓ、８ｄが形成される。
る。これにより、Ｎウェル８ｓ、８ｄが形成される。
（Ｄ）その後は一般的なＣＭＯＳプロセスに従う。
すなわち、フィルドドープを行ない、フィールド酸化膜
１０を形成し、ゲート酸化膜１２を形成する。ゲート酸
化膜１２上に多結晶シリコン層にてなるゲート電極１４
を形成する。ゲート電極１４はウェル８の領域と一部が
重なるように形成する。
１０を形成し、ゲート酸化膜１２を形成する。ゲート酸
化膜１２上に多結晶シリコン層にてなるゲート電極１４
を形成する。ゲート電極１４はウェル８の領域と一部が
重なるように形成する。
次に、ＮＭＯＳトランジスタのソース・トレインのため
のイオン注入として、例えば砒素を７０ＫｅＶで６ Ｘ
１０１Ｓ／ ｃ ｍ”注入する。
のイオン注入として、例えば砒素を７０ＫｅＶで６ Ｘ
１０１Ｓ／ ｃ ｍ”注入する。
（Ｅ）その後、例えば窒素中で９５０℃、３０分間の熱
処理を行なう。
処理を行なう。
これにより、ソース・ドレインは低濃度のウェル８ｓ、
８ｄの内側にそれぞれ高濃度の不純物領域１６ｓ、１６
ｄをもつ二重拡散構造となる。
８ｄの内側にそれぞれ高濃度の不純物領域１６ｓ、１６
ｄをもつ二重拡散構造となる。
その後は一般的なＣＭＯＳプロセスに従ってＭＯＳトラ
ンジスタを完成する。
ンジスタを完成する。
第１図のプロセスによって第２図に示されるＮＭＯ５）
−ランジスタが形成される。ここで、ソース・ドレイン
のＮウェル８ｓ、８ｄの深さが約４μｍ、′ａ度が約１
．５Ｘ１０”７ｃｍ３であり、高濃度領域１６ｓ、１６
ｄの深さが約Ｑ、３μｍ、濃度が約２Ｘ１０” ／ Ｑ
ｍ’であり、ゲート酸化膜１２の膜厚が約２５０人で
あり、チャネル長しが約１０μｍであり、チャネル幅Ｗ
が約４０μｍであり、ドレイン端の輻Ｑが約３μｍであ
る場合の出力特性を第３図に示す。各曲線はゲート電圧
を変えていったものであり、電流値ＩＤの大きいもの程
ゲート電圧を高くしている。
−ランジスタが形成される。ここで、ソース・ドレイン
のＮウェル８ｓ、８ｄの深さが約４μｍ、′ａ度が約１
．５Ｘ１０”７ｃｍ３であり、高濃度領域１６ｓ、１６
ｄの深さが約Ｑ、３μｍ、濃度が約２Ｘ１０” ／ Ｑ
ｍ’であり、ゲート酸化膜１２の膜厚が約２５０人で
あり、チャネル長しが約１０μｍであり、チャネル幅Ｗ
が約４０μｍであり、ドレイン端の輻Ｑが約３μｍであ
る場合の出力特性を第３図に示す。各曲線はゲート電圧
を変えていったものであり、電流値ＩＤの大きいもの程
ゲート電圧を高くしている。
第３図の結果によれば、本発明で形成される一例のＮＭ
ＯＳトランジスタのバイポーラ・ブレイクダウン耐圧が
１５Ｖ以上となっており、従来のものと比べて大幅に改
善されている。このことは、基板電流のデータからも裏
付けられる。実施例で示したサイズと同じサイズでドレ
インが一重拡散の従来のトランジスタでは、基板電流が
約１Ｏ−６Ａの単位であるのに対し、実施例のＭＯＳト
ランジスタでは約１Ｏ−９Ａの単位である。
ＯＳトランジスタのバイポーラ・ブレイクダウン耐圧が
１５Ｖ以上となっており、従来のものと比べて大幅に改
善されている。このことは、基板電流のデータからも裏
付けられる。実施例で示したサイズと同じサイズでドレ
インが一重拡散の従来のトランジスタでは、基板電流が
約１Ｏ−６Ａの単位であるのに対し、実施例のＭＯＳト
ランジスタでは約１Ｏ−９Ａの単位である。
第２図の構造のＭＯＳトランジスタではトランジスタサ
イズがかなり大きくなる。バイポーラ・ブレイクダウン
に最も影響の大きいのはドレイン領域であるので、ソー
ス領域については一重拡散構造とすることもできる。
イズがかなり大きくなる。バイポーラ・ブレイクダウン
に最も影響の大きいのはドレイン領域であるので、ソー
ス領域については一重拡散構造とすることもできる。
第４図はドレイン領域のみを本発明プロセスによる二重
拡散構造としたものである。第４図の構造にするには、
ウェルを形成するイオン注入のレジストパターンにおい
てソース領域には開口を設けないようにパターンを形成
すればよい。
拡散構造としたものである。第４図の構造にするには、
ウェルを形成するイオン注入のレジストパターンにおい
てソース領域には開口を設けないようにパターンを形成
すればよい。
（発明の効果）
本発明では少なくともドレイン領域にウェルによって低
濃度不純物領域を形成しておき、そのウェルの内側に高
濃度不純物領域を形成して、二重拡散トレインを形成す
るようにしたので、従来のＤＤＤ構造よりもドレイン端
での不純物濃度を低く、かつ、低濃度領域の幅を広く設
定することが容易であり、バイポーラ・ブレイクダウン
により定まる電圧を大幅に向上させることができる。
濃度不純物領域を形成しておき、そのウェルの内側に高
濃度不純物領域を形成して、二重拡散トレインを形成す
るようにしたので、従来のＤＤＤ構造よりもドレイン端
での不純物濃度を低く、かつ、低濃度領域の幅を広く設
定することが容易であり、バイポーラ・ブレイクダウン
により定まる電圧を大幅に向上させることができる。
実施例はＮＭＯＳトランジスタに本発明を適用したもの
であるが１本発明はまた、ＰＭＯＳトランジスタにも適
用することができる。
であるが１本発明はまた、ＰＭＯＳトランジスタにも適
用することができる。
第１図は一実施例を示す工程断面図、第２図は同実施例
により形成されるＭＯＳトランジスタを示す断面図、第
３図はそのＭＯＳトランジスタの出力特性を示す図、第
４図は本発明により形成される他のＭＯＳトランジスタ
を示す断面図、第５図は従来のＭＯＳトランジスタの出
力特性を示す図である。 ２・・・・・・シリコン基板、６・・・・・・レジスト
パターン、８ｓ、８ｄ・・・・・・ウェル、１４・・・
・・ゲート電極、１６ｓ、１６ｄ・・・・・・高濃度不
純物領域。
により形成されるＭＯＳトランジスタを示す断面図、第
３図はそのＭＯＳトランジスタの出力特性を示す図、第
４図は本発明により形成される他のＭＯＳトランジスタ
を示す断面図、第５図は従来のＭＯＳトランジスタの出
力特性を示す図である。 ２・・・・・・シリコン基板、６・・・・・・レジスト
パターン、８ｓ、８ｄ・・・・・・ウェル、１４・・・
・・ゲート電極、１６ｓ、１６ｄ・・・・・・高濃度不
純物領域。
Claims (1)
- （１）以下の工程（Ａ）から（Ｃ）を含む半導体装置の
製造方法。 （Ａ）半導体基板の少なくともドレインとなる領域に不
純物濃度の低いウェルを形成する工程、（Ｂ）素子分離
領域、ゲート酸化膜形成後に前記ウェルに一部が重なる
ゲート電極を形成する工程、 （Ｃ）前記ゲート電極をマスクとして基板に前記ウェル
と同じ導電型の不純物を高濃度に、かつ、前記ウェルよ
りも浅く導入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12907989A JPH02306663A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12907989A JPH02306663A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306663A true JPH02306663A (ja) | 1990-12-20 |
Family
ID=15000561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12907989A Pending JPH02306663A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306663A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| JP2003100771A (ja) * | 2001-09-21 | 2003-04-04 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓトランジタ |
| JP2007526651A (ja) * | 2004-03-02 | 2007-09-13 | タエ−ボク リー | 高耐圧用半導体素子及びその製造方法 |
| JP2007311498A (ja) * | 2006-05-17 | 2007-11-29 | Denso Corp | 半導体装置 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
-
1989
- 1989-05-22 JP JP12907989A patent/JPH02306663A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| JP2003100771A (ja) * | 2001-09-21 | 2003-04-04 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓトランジタ |
| JP2007526651A (ja) * | 2004-03-02 | 2007-09-13 | タエ−ボク リー | 高耐圧用半導体素子及びその製造方法 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2007311498A (ja) * | 2006-05-17 | 2007-11-29 | Denso Corp | 半導体装置 |
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