JPH0864819A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005389 semiconductor device fabrication Methods 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims abstract description 167
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 150000002500 ions Chemical class 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims description 37
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000004088 simulation Methods 0.000 description 11
- 230000001133 acceleration Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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Abstract
(57)【要約】
【目的】 ソース及びドレイン拡散層の高濃度化に伴う
拡散層容量の増加を抑え、動作速度の低下を防ぐととも
に、ウェル濃度を不具合の発生しない値に設定し、抵抗
の増加、ラッチアップ耐性の低下、ノイズの増大を抑制
することにより、素子特性の改善を図る。 【構成】 周囲領域を成すＰウェル領域３１又はＮウェ
ル領域３２上に形成されたソース及びドレイン拡散層５
４、４４の直下に、ウェルと同じ導電型でウェルよりも
濃度の薄い低濃度拡散層８１、８２を設けた半導体装置
とする。上記低濃度拡散層８１、８２は、ソース及びド
レイン拡散層５４、４４の真下にウェルと反対の導電型
のイオンのイオン注入を行うことにより形成することが
できる。
拡散層容量の増加を抑え、動作速度の低下を防ぐととも
に、ウェル濃度を不具合の発生しない値に設定し、抵抗
の増加、ラッチアップ耐性の低下、ノイズの増大を抑制
することにより、素子特性の改善を図る。 【構成】 周囲領域を成すＰウェル領域３１又はＮウェ
ル領域３２上に形成されたソース及びドレイン拡散層５
４、４４の直下に、ウェルと同じ導電型でウェルよりも
濃度の薄い低濃度拡散層８１、８２を設けた半導体装置
とする。上記低濃度拡散層８１、８２は、ソース及びド
レイン拡散層５４、４４の真下にウェルと反対の導電型
のイオンのイオン注入を行うことにより形成することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＭＯＳ型の半導体装置の微細化に伴
うソース及びドレイン拡散層の容量増加を防止してＭＯ
Ｓ型半導体装置の性能向上を図る技術に関する。
造方法に関し、特にＭＯＳ型の半導体装置の微細化に伴
うソース及びドレイン拡散層の容量増加を防止してＭＯ
Ｓ型半導体装置の性能向上を図る技術に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の性能向上を目指す
とき、解決すべき問題の一つにソース及びドレイン拡散
層の拡散層容量がある。なぜならば、半導体装置を微細
化し性能向上を図ると、スケーリング則に従いソース及
びドレイン拡散層は高濃度化され、拡散層容量が増加し
て動作速度の低下等の原因となるからである。この場
合、拡散層容量は、ソース及びドレイン拡散層の濃度と
それに接する層の濃度とから決定され、ソースドレイン
拡散層の濃度及びそれに接する層の濃度が両方高いと拡
散層容量は増加し、一方または両方の濃度が低いと拡散
層容量は低下する。
とき、解決すべき問題の一つにソース及びドレイン拡散
層の拡散層容量がある。なぜならば、半導体装置を微細
化し性能向上を図ると、スケーリング則に従いソース及
びドレイン拡散層は高濃度化され、拡散層容量が増加し
て動作速度の低下等の原因となるからである。この場
合、拡散層容量は、ソース及びドレイン拡散層の濃度と
それに接する層の濃度とから決定され、ソースドレイン
拡散層の濃度及びそれに接する層の濃度が両方高いと拡
散層容量は増加し、一方または両方の濃度が低いと拡散
層容量は低下する。
【０００３】ソース及びドレイン拡散層の容量増加を防
ぎ半導体装置の性能を向上させる技術として、特開昭５
８−２０６７号公報に開示されている従来例の断面図を
図３（ａ）〜（ｂ）に示す。この例では、まず図３
（ａ）のように、Ｐ型の半導体基板１０上に選択的にフ
ィールド酸化膜２０を形成し、このフィールド酸化膜２
０によって挟まれた素子形成領域の中央部にゲート酸化
膜６１及びゲート電極６２からなるゲート電極部６０を
形成する。このとき、ゲート電極６２は例えば０．５μ
ｍの厚さのリンをドープしたポリシリコンからなってい
る。その後、フィールド酸化膜２０及びゲート電極部６
０をマスクにしてヒ素を例えば５０ＫｅＶでイオン注入
し、ソースドレイン領域９０を形成する。
ぎ半導体装置の性能を向上させる技術として、特開昭５
８−２０６７号公報に開示されている従来例の断面図を
図３（ａ）〜（ｂ）に示す。この例では、まず図３
（ａ）のように、Ｐ型の半導体基板１０上に選択的にフ
ィールド酸化膜２０を形成し、このフィールド酸化膜２
０によって挟まれた素子形成領域の中央部にゲート酸化
膜６１及びゲート電極６２からなるゲート電極部６０を
形成する。このとき、ゲート電極６２は例えば０．５μ
ｍの厚さのリンをドープしたポリシリコンからなってい
る。その後、フィールド酸化膜２０及びゲート電極部６
０をマスクにしてヒ素を例えば５０ＫｅＶでイオン注入
し、ソースドレイン領域９０を形成する。
【０００４】次に、図３（ｂ）のように、フィールド酸
化膜２０及びゲート電極部６０をマスクにして全面にボ
ロンを例えば３００ＫｅＶでイオン注入することによ
り、高濃度不純物層１００を形成する。この時、ゲート
電極部６０ではゲート酸化膜６１の直下にボロンが打ち
込まれ、ソースドレイン領域ではシリコン表面下約１μ
ｍのところにボロンの分布のピークがくる。
化膜２０及びゲート電極部６０をマスクにして全面にボ
ロンを例えば３００ＫｅＶでイオン注入することによ
り、高濃度不純物層１００を形成する。この時、ゲート
電極部６０ではゲート酸化膜６１の直下にボロンが打ち
込まれ、ソースドレイン領域ではシリコン表面下約１μ
ｍのところにボロンの分布のピークがくる。
【０００５】上記の特開昭５８−２０６７号公報に示さ
れた技術では、フィールド酸化膜２０及びゲート電極部
６０をマスクにして高い加速電圧でイオン注入を行って
高濃度不純物層１００を形成することにより、ゲート電
極部の下では高濃度不純物層がゲート酸化膜直下に形成
されてショートチャネル効果やパンチスルーを抑え、ソ
ースドレイン領域では高濃度不純物層がシリコン表面よ
りかなり深く形成されるので、ソースドレイン拡散層の
容量の増加を防ぐことができる。
れた技術では、フィールド酸化膜２０及びゲート電極部
６０をマスクにして高い加速電圧でイオン注入を行って
高濃度不純物層１００を形成することにより、ゲート電
極部の下では高濃度不純物層がゲート酸化膜直下に形成
されてショートチャネル効果やパンチスルーを抑え、ソ
ースドレイン領域では高濃度不純物層がシリコン表面よ
りかなり深く形成されるので、ソースドレイン拡散層の
容量の増加を防ぐことができる。
【０００６】同様の効果を狙う技術として、特開昭６０
−９４７５９号公報に開示されている従来例の断面図を
図４に示す。この例では、まず低濃度のＰ型の半導体基
板１０上に選択的に低濃度のＮウェル３２を形成する。
次に、半導体基板１０上に選択的にフィールド酸化膜２
０を形成し、このフィールド酸化膜２０によって挟まれ
た素子形成領域の中央部にゲート酸化膜６１及びゲート
電極６２からなるゲート電極部６０を形成する。
−９４７５９号公報に開示されている従来例の断面図を
図４に示す。この例では、まず低濃度のＰ型の半導体基
板１０上に選択的に低濃度のＮウェル３２を形成する。
次に、半導体基板１０上に選択的にフィールド酸化膜２
０を形成し、このフィールド酸化膜２０によって挟まれ
た素子形成領域の中央部にゲート酸化膜６１及びゲート
電極６２からなるゲート電極部６０を形成する。
【０００７】さらに、Ｎ及びＰチャネルのトランジスタ
のソース・ドレイン拡散層５４及び４４を形成し、Ｎチ
ャネルトランジスタのＶｔ（しきい値電圧）制御のため
のＰ型拡散層１０１を１〜６Ｅ１３ｃｍ-3の濃度で形成
し、ＰチャネルトランジスタのＶｔ制御のためのＮ型拡
散層１０２を１〜３Ｅ１５ｃｍ-3の濃度で形成する。
のソース・ドレイン拡散層５４及び４４を形成し、Ｎチ
ャネルトランジスタのＶｔ（しきい値電圧）制御のため
のＰ型拡散層１０１を１〜６Ｅ１３ｃｍ-3の濃度で形成
し、ＰチャネルトランジスタのＶｔ制御のためのＮ型拡
散層１０２を１〜３Ｅ１５ｃｍ-3の濃度で形成する。
【０００８】上記の特開昭６０−９４７５９号公報に示
された技術では、低濃度Ｐ型基板及び低濃度Ｎウェルを
用い、ゲート電極部の下のシリコン表面近傍のみにＶｔ
制御及びパンチスルー抑制のための高濃度の拡散層を形
成することにより、ソース・ドレイン拡散層の容量増加
を防いでいる。
された技術では、低濃度Ｐ型基板及び低濃度Ｎウェルを
用い、ゲート電極部の下のシリコン表面近傍のみにＶｔ
制御及びパンチスルー抑制のための高濃度の拡散層を形
成することにより、ソース・ドレイン拡散層の容量増加
を防いでいる。
【０００９】
【発明が解決しようとする課題】前述した両従来例で
は、ソース及びドレイン拡散層は周囲領域を成す半導体
基板あるいはウェルと接しているため、拡散層容量はソ
ース及びドレイン拡散層の濃度と半導体基板あるいはウ
ェルの濃度とで決定されるものであり、両従来例では、
ソース及びドレイン拡散層と接する半導体基板あるいは
ウェルの濃度を低く抑えることにより、ソース及びドレ
イン拡散層の容量増加を防いでいる。
は、ソース及びドレイン拡散層は周囲領域を成す半導体
基板あるいはウェルと接しているため、拡散層容量はソ
ース及びドレイン拡散層の濃度と半導体基板あるいはウ
ェルの濃度とで決定されるものであり、両従来例では、
ソース及びドレイン拡散層と接する半導体基板あるいは
ウェルの濃度を低く抑えることにより、ソース及びドレ
イン拡散層の容量増加を防いでいる。
【００１０】しかしながら、今後、半導体装置がさらに
微細化され、ソース及びドレイン拡散層がいっそう高濃
度化されたとき、前記の両従来技術で拡散層容量の増加
を防ぐためには、半導体基板あるいはウェルをさらに低
濃度化することになるが、半導体基板あるいはウェルを
低濃度化すると、基板抵抗の増加、ラッチアップ耐性の
低下、基板ノイズの増大等の問題が生じる。したがっ
て、これらの不具合を抑えるために、半導体基板あるい
はウェルの大幅な低濃度化はできず、そのため従来技術
では拡散層容量の増化を抑えることができなくなる。
微細化され、ソース及びドレイン拡散層がいっそう高濃
度化されたとき、前記の両従来技術で拡散層容量の増加
を防ぐためには、半導体基板あるいはウェルをさらに低
濃度化することになるが、半導体基板あるいはウェルを
低濃度化すると、基板抵抗の増加、ラッチアップ耐性の
低下、基板ノイズの増大等の問題が生じる。したがっ
て、これらの不具合を抑えるために、半導体基板あるい
はウェルの大幅な低濃度化はできず、そのため従来技術
では拡散層容量の増化を抑えることができなくなる。
【００１１】本発明は、上記事情に鑑みてなされたもの
で、ソース及びドレイン拡散層の高濃度化に伴う拡散層
容量の増加を抑えることができるとともに、周囲領域の
不純物濃度を不具合の発生しない最適値に設定すること
ができ、したがって拡散層容量の増加による動作速度の
低下、周囲領域の不純物濃度の増加による抵抗の増加、
ラッチアップ耐性の低下、ノイズの増大等を効果的に抑
制することが可能な半導体装置及びその製造方法を提供
することを目的とする。
で、ソース及びドレイン拡散層の高濃度化に伴う拡散層
容量の増加を抑えることができるとともに、周囲領域の
不純物濃度を不具合の発生しない最適値に設定すること
ができ、したがって拡散層容量の増加による動作速度の
低下、周囲領域の不純物濃度の増加による抵抗の増加、
ラッチアップ耐性の低下、ノイズの増大等を効果的に抑
制することが可能な半導体装置及びその製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、ＭＯＳ型の半導体装置にお
いて、周囲領域を成す基板領域又はウェル領域内に形成
されたソース及びドレイン拡散層の直下に、周囲領域と
ウェルと同じ導電型で周囲領域よりも濃度の薄い低濃度
拡散層を具備することを特徴とする。
め、本発明の半導体装置は、ＭＯＳ型の半導体装置にお
いて、周囲領域を成す基板領域又はウェル領域内に形成
されたソース及びドレイン拡散層の直下に、周囲領域と
ウェルと同じ導電型で周囲領域よりも濃度の薄い低濃度
拡散層を具備することを特徴とする。
【００１３】また、本発明の半導体装置の製造方法は、
周期領域を成す基板領域又はウェル領域内にソース及び
ドレイン拡散層を有するＭＯＳ型の半導体装置の製造に
おいて、前記ソース及びドレイン拡散層の真下に周囲領
域と反対の導電型の不純物イオンのイオン注入を行っ
て、ソース及びドレイン拡散層の真下に周囲領域と同じ
導電型で周囲領域よりも濃度の薄い低濃度拡散層を形成
することを特徴としている。
周期領域を成す基板領域又はウェル領域内にソース及び
ドレイン拡散層を有するＭＯＳ型の半導体装置の製造に
おいて、前記ソース及びドレイン拡散層の真下に周囲領
域と反対の導電型の不純物イオンのイオン注入を行っ
て、ソース及びドレイン拡散層の真下に周囲領域と同じ
導電型で周囲領域よりも濃度の薄い低濃度拡散層を形成
することを特徴としている。
【００１４】この場合、本発明に係る半導体装置の製造
方法の好適な実施態様は、半導体基板に選択的にウェル
を形成する工程と、半導体基板に選択的にフィールド絶
縁膜及び分離用拡散層を形成する工程と、ゲート電極形
成領域の下部に選択的に深さの違う第１の拡散層領域と
第２の拡散層領域を形成する工程と、前記ゲート電極形
成領域にゲート酸化膜及びゲート電極からなるゲート電
極部を形成する工程と、ＬＤＤ拡散層を形成する工程
と、ゲート電極部の側壁にサイドウォール膜を形成する
工程と、ソース及びドレイン拡散層を形成する工程と、
ソース及びドレイン拡散層の真下にウェルと反対の導電
型の不純物イオンのイオン注入を行って、ソース及びド
レイン拡散層の真下にウェルと同じ導電型でウェルより
も濃度の薄い低濃度拡散層を形成する工程とを備えてい
る。
方法の好適な実施態様は、半導体基板に選択的にウェル
を形成する工程と、半導体基板に選択的にフィールド絶
縁膜及び分離用拡散層を形成する工程と、ゲート電極形
成領域の下部に選択的に深さの違う第１の拡散層領域と
第２の拡散層領域を形成する工程と、前記ゲート電極形
成領域にゲート酸化膜及びゲート電極からなるゲート電
極部を形成する工程と、ＬＤＤ拡散層を形成する工程
と、ゲート電極部の側壁にサイドウォール膜を形成する
工程と、ソース及びドレイン拡散層を形成する工程と、
ソース及びドレイン拡散層の真下にウェルと反対の導電
型の不純物イオンのイオン注入を行って、ソース及びド
レイン拡散層の真下にウェルと同じ導電型でウェルより
も濃度の薄い低濃度拡散層を形成する工程とを備えてい
る。
【００１５】
【作用】ソース及びドレイン拡散層の拡散層容量は、ソ
ース及びドレイン拡散層の濃度とそれに接する層の濃度
とで決定されるが、本発明の半導体装置及び本発明方法
により製造される半導体装置では、半導体形成領域であ
る周囲領域内に形成されたソース及びドレイン拡散層の
直下に低濃度拡散層を備えているので、ソース及びドレ
イン拡散層に接する層の濃度が低くなっている。そのた
め、ソース及びドレイン拡散層の容量増加が抑制される
一方、ソース及びドレイン拡散層の容量増加をその直下
のみに形成された低濃度拡散層によって抑えているの
で、周囲領域全体を低濃度化する必要がない。そのた
め、周囲領域の不純物濃度を、抵抗の増加、ラッチアッ
プ耐性の低下、ノイズの増大が抑えられる濃度に最適化
することが可能となる。
ース及びドレイン拡散層の濃度とそれに接する層の濃度
とで決定されるが、本発明の半導体装置及び本発明方法
により製造される半導体装置では、半導体形成領域であ
る周囲領域内に形成されたソース及びドレイン拡散層の
直下に低濃度拡散層を備えているので、ソース及びドレ
イン拡散層に接する層の濃度が低くなっている。そのた
め、ソース及びドレイン拡散層の容量増加が抑制される
一方、ソース及びドレイン拡散層の容量増加をその直下
のみに形成された低濃度拡散層によって抑えているの
で、周囲領域全体を低濃度化する必要がない。そのた
め、周囲領域の不純物濃度を、抵抗の増加、ラッチアッ
プ耐性の低下、ノイズの増大が抑えられる濃度に最適化
することが可能となる。
【００１６】
【実施例】以下、実施例により本発明を具体的に示す
が、本発明は下記実施例に限定されるものではない。
が、本発明は下記実施例に限定されるものではない。
【００１７】第１実施例 図１（ａ）〜（ｃ）は本発明の第１実施例に係るＭＯＳ
型半導体装置の製造工程を段階的に示す断面図である。
本実施例の半導体装置は、以下のようにして製造され
る。
型半導体装置の製造工程を段階的に示す断面図である。
本実施例の半導体装置は、以下のようにして製造され
る。
【００１８】まず、Ｐ型の半導体基板１０上に、周囲領
域を構成するＰウェル３１及びＮウェル３２を選択的に
形成し、さらに半導体基板１０上に選択的にフィールド
酸化膜２０を形成する。この時同時に、Ｐウエル３１及
びＮウエル３２の境界部でフィールド酸化膜２０の直下
に、チャネルストッパーとして分離用Ｐ型拡散層４０を
形成する（図１（ａ））。
域を構成するＰウェル３１及びＮウェル３２を選択的に
形成し、さらに半導体基板１０上に選択的にフィールド
酸化膜２０を形成する。この時同時に、Ｐウエル３１及
びＮウエル３２の境界部でフィールド酸化膜２０の直下
に、チャネルストッパーとして分離用Ｐ型拡散層４０を
形成する（図１（ａ））。
【００１９】Ｐウェル３１内のゲート電極部の形成され
る領域に、選択的に第１のＰ型拡散層４１及び第２のＰ
型拡散層４２を、イオン注入の加速電圧を変えてＰ型の
不純物イオンを打ち込むことにより、深さを変えて形成
する。第１のＰ型拡散層４１はＶｔを所望の値に制御す
るために最適な濃度で形成し、第２のＰ型拡散層４２は
パンチスルー及びショートチャネル効果を抑制するため
に第１のＰ型拡散層４１の下にＰウェル３１よりも高濃
度で形成する（図１（ａ））。
る領域に、選択的に第１のＰ型拡散層４１及び第２のＰ
型拡散層４２を、イオン注入の加速電圧を変えてＰ型の
不純物イオンを打ち込むことにより、深さを変えて形成
する。第１のＰ型拡散層４１はＶｔを所望の値に制御す
るために最適な濃度で形成し、第２のＰ型拡散層４２は
パンチスルー及びショートチャネル効果を抑制するため
に第１のＰ型拡散層４１の下にＰウェル３１よりも高濃
度で形成する（図１（ａ））。
【００２０】Ｎウェル３２内のゲート電極部の形成され
る領域に、選択的に第１のＮ型拡散層５１及び第２のＮ
型拡散層５２を、イオン注入の加速電圧を変えてＮ型の
不純物イオンを打ち込むことにより、深さを変えて形成
する。第１のＮ型拡散層５１はＶｔを制御するために最
適な濃度で形成し、第２のＮ型拡散層５２はパンチスル
ー及びショートチャネル効果を抑制するために第１のＮ
型拡散層５１の下にＮウェル３２よりも高濃度で形成す
る（図１（ａ））。
る領域に、選択的に第１のＮ型拡散層５１及び第２のＮ
型拡散層５２を、イオン注入の加速電圧を変えてＮ型の
不純物イオンを打ち込むことにより、深さを変えて形成
する。第１のＮ型拡散層５１はＶｔを制御するために最
適な濃度で形成し、第２のＮ型拡散層５２はパンチスル
ー及びショートチャネル効果を抑制するために第１のＮ
型拡散層５１の下にＮウェル３２よりも高濃度で形成す
る（図１（ａ））。
【００２１】次に、第１のＰ型拡散層４１上及び第１の
Ｎ型拡散層５１上に、ゲート酸化膜６１及びゲート電極
６２からなるゲート電極部６０を形成する（図１
（ｂ））。
Ｎ型拡散層５１上に、ゲート酸化膜６１及びゲート電極
６２からなるゲート電極部６０を形成する（図１
（ｂ））。
【００２２】Ｐウェル３１内に、ゲート電極部６０及び
フィールド酸化膜２０をマスクとして、選択的にＮ型不
純物のイオン注入を行なって、ＬＤＤ（Lightly Doped
Drain）形成領域及びソース・ドレイン形成領域直下に
Ｐ型低濃度拡散層８１を形成する。この場合、イオン注
入の加速電圧を変えて不純物イオンを打ち込むことによ
り打込み深さを変える（図１（ｂ））。
フィールド酸化膜２０をマスクとして、選択的にＮ型不
純物のイオン注入を行なって、ＬＤＤ（Lightly Doped
Drain）形成領域及びソース・ドレイン形成領域直下に
Ｐ型低濃度拡散層８１を形成する。この場合、イオン注
入の加速電圧を変えて不純物イオンを打ち込むことによ
り打込み深さを変える（図１（ｂ））。
【００２３】また、Ｎウェル３２内に、ゲート電極部６
０及びフィールド酸化膜２０をマスクとして、選択的に
Ｐ型不純物のイオン注入を行なって、ＬＤＤ形成領域及
びソース・ドレイン形成領域直下にＮ型低濃度拡散層８
２を形成する。この場合、イオン注入の加速電圧を変え
て不純物イオンを打ち込むことにより打込み深さを変え
る（図１（ｂ））。
０及びフィールド酸化膜２０をマスクとして、選択的に
Ｐ型不純物のイオン注入を行なって、ＬＤＤ形成領域及
びソース・ドレイン形成領域直下にＮ型低濃度拡散層８
２を形成する。この場合、イオン注入の加速電圧を変え
て不純物イオンを打ち込むことにより打込み深さを変え
る（図１（ｂ））。
【００２４】ここで、上記の低濃度拡散層８１、８２の
形成工程では、イオン注入技術を用いてウェルと反対の
導電型の不純物イオンをソース・ドレイン形成領域に加
速電圧を変えて打ち込むことにより、ウェルの表面部分
にウェルと反対の導電型の不純物イオンの拡散層（ＬＤ
Ｄ拡散層）５３、４３を形成するとともに、これら拡散
層５３、４３の真下にウェルと同じ導電型でウェルより
も濃度の低い低濃度拡散層８１、８２を形成する。
形成工程では、イオン注入技術を用いてウェルと反対の
導電型の不純物イオンをソース・ドレイン形成領域に加
速電圧を変えて打ち込むことにより、ウェルの表面部分
にウェルと反対の導電型の不純物イオンの拡散層（ＬＤ
Ｄ拡散層）５３、４３を形成するとともに、これら拡散
層５３、４３の真下にウェルと同じ導電型でウェルより
も濃度の低い低濃度拡散層８１、８２を形成する。
【００２５】その後、ゲート電極部６０の側壁にサイド
ウォール膜７０を形成し、ゲート電極部６０、サイドウ
ォール膜７０及びフィールド酸化膜２０をマスクとし
て、Ｎ型不純物のイオン注入によりＰウェル３１上に選
択的にソース・ドレイン領域を成すＮ型拡散層５４を形
成するとともに、Ｐ型の不純物イオンのイオン注入によ
りＮウェル３２上に選択的にソース・ドレイン領域のた
めのＰ型拡散層４４を形成する（図１（ｃ））。
ウォール膜７０を形成し、ゲート電極部６０、サイドウ
ォール膜７０及びフィールド酸化膜２０をマスクとし
て、Ｎ型不純物のイオン注入によりＰウェル３１上に選
択的にソース・ドレイン領域を成すＮ型拡散層５４を形
成するとともに、Ｐ型の不純物イオンのイオン注入によ
りＮウェル３２上に選択的にソース・ドレイン領域のた
めのＰ型拡散層４４を形成する（図１（ｃ））。
【００２６】第１実施例では、ソース・ドレイン拡散層
の直下にウェルと同じ導電型の低濃度拡散層領域を形成
することにより、ウェル濃度はラッチアップや基板ノイ
ズが抑えられる濃度に最適化を行うことができ、かつ、
ソース及びドレイン拡散層の容量は直下の低濃度拡散層
領域により低減できる。
の直下にウェルと同じ導電型の低濃度拡散層領域を形成
することにより、ウェル濃度はラッチアップや基板ノイ
ズが抑えられる濃度に最適化を行うことができ、かつ、
ソース及びドレイン拡散層の容量は直下の低濃度拡散層
領域により低減できる。
【００２７】第２実施例 図２（ａ）〜（ｃ）は、本発明の第２実施例に係るＭＯ
Ｓ型半導体装置の製造工程を段階的に示す断面図であ
る。本実施例の半導体装置は、以下のようにして製造さ
れる。
Ｓ型半導体装置の製造工程を段階的に示す断面図であ
る。本実施例の半導体装置は、以下のようにして製造さ
れる。
【００２８】まず、Ｐ型の半導体基板１０上に選択的に
Ｐウェル３１及びＮウェル３２を形成し、さらに半導体
基板１０上に選択的にフィールド酸化膜２０を形成す
る。この時同時に、フィールド酸化膜２０の直下に、チ
ャネルストッパーとして分離用Ｐ型拡散層４０を形成す
る（図２（ａ））。
Ｐウェル３１及びＮウェル３２を形成し、さらに半導体
基板１０上に選択的にフィールド酸化膜２０を形成す
る。この時同時に、フィールド酸化膜２０の直下に、チ
ャネルストッパーとして分離用Ｐ型拡散層４０を形成す
る（図２（ａ））。
【００２９】フィールド酸化膜２０をマスクとして、Ｐ
ウェル３１内の全面に、選択的に第１のＰ型拡散層４１
及び第２のＰ型拡散層４２を、イオン注入の加速電圧を
変えてＰ型の不純物イオンを打ち込むことにより深さを
変えて形成する。第１のＰ型拡散層４１はＶｔを制御す
るために最適な濃度で形成し、第２のＰ型拡散層４２は
パンチスルー及びショートチャネル効果を抑制するため
に第１のＰ型拡散層４１の下に第１のＰ型拡散層４１及
びＰウェル３１よりも高濃度で形成する（図２
（ａ））。
ウェル３１内の全面に、選択的に第１のＰ型拡散層４１
及び第２のＰ型拡散層４２を、イオン注入の加速電圧を
変えてＰ型の不純物イオンを打ち込むことにより深さを
変えて形成する。第１のＰ型拡散層４１はＶｔを制御す
るために最適な濃度で形成し、第２のＰ型拡散層４２は
パンチスルー及びショートチャネル効果を抑制するため
に第１のＰ型拡散層４１の下に第１のＰ型拡散層４１及
びＰウェル３１よりも高濃度で形成する（図２
（ａ））。
【００３０】フィールド酸化膜２０をマスクとして、Ｎ
ウェル３２内全面に、選択的に第１のＮ型拡散層５１及
び第２のＮ型拡散層５２を、イオン注入の加速電圧を変
えてＮ型のイオンを打ち込むことにより深さを変えて形
成する。第１のＮ型拡散層５１はＶｔを制御するために
最適な濃度で形成し、第２のＮ型拡散層５２はパンチス
ルー及びショートチャネル効果を抑制するために第１の
Ｎ型拡散層５１の下に第１のＮ型拡散層５１及びＮウェ
ル３２よりも高濃度で形成する（図２（ａ））。
ウェル３２内全面に、選択的に第１のＮ型拡散層５１及
び第２のＮ型拡散層５２を、イオン注入の加速電圧を変
えてＮ型のイオンを打ち込むことにより深さを変えて形
成する。第１のＮ型拡散層５１はＶｔを制御するために
最適な濃度で形成し、第２のＮ型拡散層５２はパンチス
ルー及びショートチャネル効果を抑制するために第１の
Ｎ型拡散層５１の下に第１のＮ型拡散層５１及びＮウェ
ル３２よりも高濃度で形成する（図２（ａ））。
【００３１】次いで、Ｐウェル３１及びＮウェル３２上
のゲート電極部形成領域に、ゲート酸化膜６１及びゲー
ト電極６２からなるゲート電極部６０を形成する（図２
（ｂ））。
のゲート電極部形成領域に、ゲート酸化膜６１及びゲー
ト電極６２からなるゲート電極部６０を形成する（図２
（ｂ））。
【００３２】ゲート電極部６０及びフィールド酸化膜２
０をマスクとして、Ｎ型不純物のイオン注入によりＰウ
ェル３１上に選択的にＬＤＤ領域を成すＮ型拡散層５３
を形成するとともに、Ｐ型の不純物イオンのイオン注入
によりＮウェル３２上に選択的にＬＤＤ領域を成すＰ型
拡散層４３を形成する（図２（ｂ））。
０をマスクとして、Ｎ型不純物のイオン注入によりＰウ
ェル３１上に選択的にＬＤＤ領域を成すＮ型拡散層５３
を形成するとともに、Ｐ型の不純物イオンのイオン注入
によりＮウェル３２上に選択的にＬＤＤ領域を成すＰ型
拡散層４３を形成する（図２（ｂ））。
【００３３】その後、ゲート電極部６０の側壁にサイド
ウォール膜７０を形成し、ゲート電極部６０、サイドウ
ォール膜７０及びフィールド酸化膜２０をマスクとし
て、Ｐウェル３１上に選択的にＮ型不純物のイオン注入
を行なって、ソース・ドレイン領域を成すＮ型拡散層５
４及びソース・ドレイン領域（Ｎ型拡散層５４）直下に
Ｐ型低濃度拡散層８１を形成する。この場合、イオン注
入の加速電圧を変えて不純物イオンを打ち込むことによ
り打込み深さを変える（図２（ｃ））。
ウォール膜７０を形成し、ゲート電極部６０、サイドウ
ォール膜７０及びフィールド酸化膜２０をマスクとし
て、Ｐウェル３１上に選択的にＮ型不純物のイオン注入
を行なって、ソース・ドレイン領域を成すＮ型拡散層５
４及びソース・ドレイン領域（Ｎ型拡散層５４）直下に
Ｐ型低濃度拡散層８１を形成する。この場合、イオン注
入の加速電圧を変えて不純物イオンを打ち込むことによ
り打込み深さを変える（図２（ｃ））。
【００３４】また、ゲート電極部６０、サイドウォール
膜７０及びフィールド酸化膜２０をマスクとして、Ｎウ
ェル３２上に選択的にＰ型不純物のイオン注入を行なっ
て、ソース・ドレイン領域を成すＰ型拡散層４４及びソ
ース・ドレイン領域（Ｐ型拡散層４４）直下にＮ型低濃
度拡散層８２を形成する。この場合、イオン注入の加速
電圧を変えて不純物イオンを打ち込むことにより打込み
深さを変える（図２（ｃ））。
膜７０及びフィールド酸化膜２０をマスクとして、Ｎウ
ェル３２上に選択的にＰ型不純物のイオン注入を行なっ
て、ソース・ドレイン領域を成すＰ型拡散層４４及びソ
ース・ドレイン領域（Ｐ型拡散層４４）直下にＮ型低濃
度拡散層８２を形成する。この場合、イオン注入の加速
電圧を変えて不純物イオンを打ち込むことにより打込み
深さを変える（図２（ｃ））。
【００３５】上記の低濃度拡散層８１、８２の形成工程
では、イオン注入技術を用いてウェルと反対の導電型の
不純物イオンをソース・ドレイン領域に加速電圧を変え
て打ち込むことにより、ウェルの上部にウェルと反対の
導電型の不純物イオンの拡散層（ソース・ドレイン拡散
層）５３、４３を形成するとともに、これら拡散層５
３、４３の真下にウェルと同じ導電型でウェルよりも濃
度の低い低濃度拡散層８１、８２を形成する。
では、イオン注入技術を用いてウェルと反対の導電型の
不純物イオンをソース・ドレイン領域に加速電圧を変え
て打ち込むことにより、ウェルの上部にウェルと反対の
導電型の不純物イオンの拡散層（ソース・ドレイン拡散
層）５３、４３を形成するとともに、これら拡散層５
３、４３の真下にウェルと同じ導電型でウェルよりも濃
度の低い低濃度拡散層８１、８２を形成する。
【００３６】第２実施例では、第１実施例と同様の効果
を保持しつつ、第１のＰ型拡散層４１及び第２のＰ型拡
散層４２並びに第１のＮ型拡散層５１及び第２のＮ型拡
散層５２のイオン注入を全面注入で行うことにより、フ
ォトレジストの回数及び全体の工程数を削減することが
できる。
を保持しつつ、第１のＰ型拡散層４１及び第２のＰ型拡
散層４２並びに第１のＮ型拡散層５１及び第２のＮ型拡
散層５２のイオン注入を全面注入で行うことにより、フ
ォトレジストの回数及び全体の工程数を削減することが
できる。
【００３７】また、第２実施例では、ソース・ドレイン
拡散層直下の低濃度拡散層８１、８２の形成をサイドウ
ォール膜７０の形成後に行うため、ＬＤＤ領域の拡散層
５３、４３の下には高濃度の第２のＰ型又はＮ型の拡散
層４２、５２が存在することになり、パンチスルー及び
ショートチャネル効果を第１実施例に比べてさらに有効
に抑制することができる。
拡散層直下の低濃度拡散層８１、８２の形成をサイドウ
ォール膜７０の形成後に行うため、ＬＤＤ領域の拡散層
５３、４３の下には高濃度の第２のＰ型又はＮ型の拡散
層４２、５２が存在することになり、パンチスルー及び
ショートチャネル効果を第１実施例に比べてさらに有効
に抑制することができる。
【００３８】なお、第２実施例では第１、第２のＰ型拡
散層４１、４２及び第１、第２のＮ型拡散層５１、５２
のイオン注入を全面注入で行ったが、Ｐ型拡散層４１、
４２及びＮ型拡散層５１、５２の一方又は両方をゲート
電極部形成領域のみに形成してもよい。これらＰ型又は
Ｎ型の拡散層をゲート電極部形成領域のみに形成した場
合には、ソース・ドレイン形成領域に別途ＬＤＤ拡散層
を形成した後に、ウェルと反対の導電型の不純物イオン
を加速電圧を変えてソース・ドレイン形成領域に打ち込
むことにより、ウェルの上部にソース・ドレイン拡散層
を、ソース・ドレイン領域の真下に低濃度拡散層を形成
することができる。
散層４１、４２及び第１、第２のＮ型拡散層５１、５２
のイオン注入を全面注入で行ったが、Ｐ型拡散層４１、
４２及びＮ型拡散層５１、５２の一方又は両方をゲート
電極部形成領域のみに形成してもよい。これらＰ型又は
Ｎ型の拡散層をゲート電極部形成領域のみに形成した場
合には、ソース・ドレイン形成領域に別途ＬＤＤ拡散層
を形成した後に、ウェルと反対の導電型の不純物イオン
を加速電圧を変えてソース・ドレイン形成領域に打ち込
むことにより、ウェルの上部にソース・ドレイン拡散層
を、ソース・ドレイン領域の真下に低濃度拡散層を形成
することができる。
【００３９】実験例 ソース・ドレイン領域直下の低濃度拡散層領域を形成し
た本発明の実施例のＮＭＯＳトランジスタについて、ソ
ース・ドレイン領域及びゲート電極部下の活性化された
不純物の濃度プロファイルをシミュレーションで求めた
結果を図５〜８に示す。また、ソース・ドレイン領域直
下の低濃度拡散層領域を形成しない従来例のＮＭＯＳト
ランジスタについて、ソース・ドレイン領域及びゲート
電極部下の活性化された不純物の濃度プロファイルをシ
ミュレーションで求めた結果を図９〜１２に示す。
た本発明の実施例のＮＭＯＳトランジスタについて、ソ
ース・ドレイン領域及びゲート電極部下の活性化された
不純物の濃度プロファイルをシミュレーションで求めた
結果を図５〜８に示す。また、ソース・ドレイン領域直
下の低濃度拡散層領域を形成しない従来例のＮＭＯＳト
ランジスタについて、ソース・ドレイン領域及びゲート
電極部下の活性化された不純物の濃度プロファイルをシ
ミュレーションで求めた結果を図９〜１２に示す。
【００４０】本発明の実施例のＮＭＯＳＦＥＴについて
のシミュレーションの条件を以下に述べる。基板抵抗１
０Ω／□のＰ型基板を用い、ボロンを１．３Ｅ１３ｃｍ
-2でイオン注入し１２００℃の熱処理で活性化を行った
後、リンを８Ｅ１２ｃｍ-2でイオン注入し１２００℃の
熱処理を行って低濃度化することにより、Ｐウェルを形
成した。
のシミュレーションの条件を以下に述べる。基板抵抗１
０Ω／□のＰ型基板を用い、ボロンを１．３Ｅ１３ｃｍ
-2でイオン注入し１２００℃の熱処理で活性化を行った
後、リンを８Ｅ１２ｃｍ-2でイオン注入し１２００℃の
熱処理を行って低濃度化することにより、Ｐウェルを形
成した。
【００４１】ボロンのイオン注入をチャネル形成領域の
みに、低加速電圧で３Ｅ１２ｃｍ-2及び高加速電圧で５
Ｅ１２ｃｍ-2の２回行い、第１のＰ型拡散層及び第２の
Ｐ型拡散層を形成した。ゲート電極部を形成した後に、
ヒ素を低加速電圧において３Ｅ１３ｃｍ-2でイオン注入
してＮ型ＬＤＤ領域を形成し、サイドウォール膜を形成
した。
みに、低加速電圧で３Ｅ１２ｃｍ-2及び高加速電圧で５
Ｅ１２ｃｍ-2の２回行い、第１のＰ型拡散層及び第２の
Ｐ型拡散層を形成した。ゲート電極部を形成した後に、
ヒ素を低加速電圧において３Ｅ１３ｃｍ-2でイオン注入
してＮ型ＬＤＤ領域を形成し、サイドウォール膜を形成
した。
【００４２】次いで、ヒ素を低加速電圧において３Ｅ１
５ｃｍ-2でイオン注入してＮ型ソース・ドレイン拡散層
を形成し、さらに加速電圧を変えてリンを高加速電圧に
おいて１Ｅ１１〜２Ｅ１１ｃｍ-2で３回イオン注入し
て、ソース・ドレイン領域直下に低濃度のＰ型拡散層を
形成した。その後、８５０℃の熱処理で活性化を行っ
た。
５ｃｍ-2でイオン注入してＮ型ソース・ドレイン拡散層
を形成し、さらに加速電圧を変えてリンを高加速電圧に
おいて１Ｅ１１〜２Ｅ１１ｃｍ-2で３回イオン注入し
て、ソース・ドレイン領域直下に低濃度のＰ型拡散層を
形成した。その後、８５０℃の熱処理で活性化を行っ
た。
【００４３】従来例のＮＭＯＳＦＥＴのシミュレーショ
ンの条件は、上記シミュレーション条件からソース・ド
レイン領域直下に低濃度のＰ型拡散層を形成するための
リンの３回のイオン注入を削除し、その他の条件はすべ
て同じにした。
ンの条件は、上記シミュレーション条件からソース・ド
レイン領域直下に低濃度のＰ型拡散層を形成するための
リンの３回のイオン注入を削除し、その他の条件はすべ
て同じにした。
【００４４】シミュレーションの結果から、従来例のＮ
ＭＯＳＦＥＴのソースドレイン拡散層とウェルの接合
は、図１１及び１２より、１Ｅ２０ｃｍ-3と１Ｅ１６ｃ
ｍ-3の階段接合で近似でき、この時の空乏層の幅は約
０．３μｍとなる。本発明のＮＭＯＳＦＥＴのソース・
ドレイン拡散層とウェルの接合は、図７及び８より、１
Ｅ２０ｃｍ-3と１Ｅ１５ｃｍ-3の直線傾斜接合で近似で
き、この時の空乏層の幅は約０．６μｍとなる。よっ
て、本発明では拡散層容量は約４分の１に減少すること
がわかった。
ＭＯＳＦＥＴのソースドレイン拡散層とウェルの接合
は、図１１及び１２より、１Ｅ２０ｃｍ-3と１Ｅ１６ｃ
ｍ-3の階段接合で近似でき、この時の空乏層の幅は約
０．３μｍとなる。本発明のＮＭＯＳＦＥＴのソース・
ドレイン拡散層とウェルの接合は、図７及び８より、１
Ｅ２０ｃｍ-3と１Ｅ１５ｃｍ-3の直線傾斜接合で近似で
き、この時の空乏層の幅は約０．６μｍとなる。よっ
て、本発明では拡散層容量は約４分の１に減少すること
がわかった。
【００４５】同様にＰＭＯＳＦＥＴのシミュレーション
を行ったところ、従来例のＰＭＯＳＦＥＴのソース・ド
レイン拡散層とウェルの接合は、１Ｅ２０ｃｍ-3と１Ｅ
１７ｃｍ-3の階段接合で近似でき、この時の空乏層の幅
は約０．１μｍとなる。本発明のＰＭＯＳＦＥＴのソー
ス・ドレイン拡散層とウェルの接合は、１Ｅ２０ｃｍ-3
と１Ｅ１６ｃｍ-3の階段接合で近似すると、この時の空
乏層の幅は約０．３μｍとなる。よって、本発明では拡
散層容量は約９分の１に減少することがわかった。
を行ったところ、従来例のＰＭＯＳＦＥＴのソース・ド
レイン拡散層とウェルの接合は、１Ｅ２０ｃｍ-3と１Ｅ
１７ｃｍ-3の階段接合で近似でき、この時の空乏層の幅
は約０．１μｍとなる。本発明のＰＭＯＳＦＥＴのソー
ス・ドレイン拡散層とウェルの接合は、１Ｅ２０ｃｍ-3
と１Ｅ１６ｃｍ-3の階段接合で近似すると、この時の空
乏層の幅は約０．３μｍとなる。よって、本発明では拡
散層容量は約９分の１に減少することがわかった。
【００４６】また、ゲート直下の濃度プロファイルに関
しては、図５及び６と図９及び１０とを比較すると、本
発明のＮＭＯＳＦＥＴと従来例のＮＭＯＳＦＥＴとで変
化はなく、本発明の構成は容量以外のＦＥＴ特性には大
きな影響は及ぼさないといえる。
しては、図５及び６と図９及び１０とを比較すると、本
発明のＮＭＯＳＦＥＴと従来例のＮＭＯＳＦＥＴとで変
化はなく、本発明の構成は容量以外のＦＥＴ特性には大
きな影響は及ぼさないといえる。
【００４７】
【発明の効果】本発明の半導体装置は、周囲領域を成す
基板領域又はウエル領域内に形成されたソース及びドレ
イン拡散層の直下に、周囲領域と同じ導電型で周囲領域
よりも濃度の薄い低濃度拡散層領域を備えているので、
周囲領域全体としての不純物濃度は、抵抗の増加、ラッ
チアップ耐性の低下、ノイズの増大が抑えられる濃度に
最適化を行うことができ、かつ、ソース及びドレイン拡
散層の容量は直下の低濃度拡散層領域により低減でき、
素子特性が改善できる。シミュレーションによると、拡
散層容量はＮＭＯＳＦＥＴで約４分の１に、ＰＭＯＳＦ
ＥＴで約９分の１に低減できた。
基板領域又はウエル領域内に形成されたソース及びドレ
イン拡散層の直下に、周囲領域と同じ導電型で周囲領域
よりも濃度の薄い低濃度拡散層領域を備えているので、
周囲領域全体としての不純物濃度は、抵抗の増加、ラッ
チアップ耐性の低下、ノイズの増大が抑えられる濃度に
最適化を行うことができ、かつ、ソース及びドレイン拡
散層の容量は直下の低濃度拡散層領域により低減でき、
素子特性が改善できる。シミュレーションによると、拡
散層容量はＮＭＯＳＦＥＴで約４分の１に、ＰＭＯＳＦ
ＥＴで約９分の１に低減できた。
【００４８】本発明に係る半導体装置の製造方法は、ソ
ース及びドレイン拡散層の真下に半導体形成領域を成す
周囲領域と反対の導電型の不純物イオンのイオン注入を
行って活性化することにより、ソース及びドレイン拡散
層の真下に周囲領域と同じ導電型で周囲領域よりも濃度
の薄い低濃度拡散層を形成することができるため、上記
本発明に係る半導体装置の製造に適している。
ース及びドレイン拡散層の真下に半導体形成領域を成す
周囲領域と反対の導電型の不純物イオンのイオン注入を
行って活性化することにより、ソース及びドレイン拡散
層の真下に周囲領域と同じ導電型で周囲領域よりも濃度
の薄い低濃度拡散層を形成することができるため、上記
本発明に係る半導体装置の製造に適している。
【図１】図１（ａ）〜（ｃ）は本発明の第１実施例に係
る半導体装置の製造工程を示す断面図である。
る半導体装置の製造工程を示す断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第２実施例に係
る半導体装置の製造工程を示す断面図である。
る半導体装置の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｂ）は特開昭５８−２０６７号
に開示されている従来例の半導体装置の製造工程を示す
断面図である。
に開示されている従来例の半導体装置の製造工程を示す
断面図である。
【図４】図４は特開昭６０−９４７５９号に開示されて
いる従来例の半導体装置を示す断面図である。
いる従来例の半導体装置を示す断面図である。
【図５】図５は本発明の一実施例に係るＮＭＯＳのゲー
ト下プロファイル（活性化不純物濃度プロファイル）の
シミュレーション結果を示すグラフである。
ト下プロファイル（活性化不純物濃度プロファイル）の
シミュレーション結果を示すグラフである。
【図６】図６は図５の詳しい拡大図である。
【図７】図７は本発明の一実施例に係るＮＭＯＳＦＥＴ
におけるソース・ドレイン領域のプロファイル（活性化
不純物濃度プロファイル）のシミュレーション結果を示
すグラフである。
におけるソース・ドレイン領域のプロファイル（活性化
不純物濃度プロファイル）のシミュレーション結果を示
すグラフである。
【図８】図８は図７の詳しい拡大図である。
【図９】図９は従来のＮＭＯＳＦＥＴの一例におけるゲ
ート電極部のプロファイル（活性化不純物濃度プロファ
イル）のシミュレーション結果を示すグラフである。
ート電極部のプロファイル（活性化不純物濃度プロファ
イル）のシミュレーション結果を示すグラフである。
【図１０】図１０は図９の詳しい拡大図である。
【図１１】図１１は従来のＮＭＯＳＦＥＴの一例におけ
るソース・ドレイン領域のプロファイル（活性化不純物
濃度プロファイル）のシミュレーション結果を示すグラ
フである。
るソース・ドレイン領域のプロファイル（活性化不純物
濃度プロファイル）のシミュレーション結果を示すグラ
フである。
【図１２】図１２は図１１の詳しい拡大図である。
１０ 半導体基板 ２０ フィールド酸化膜 ３１ Ｐウェル ３２ Ｎウェル ４０ 分離用Ｐ型拡散層 ４１ 第１のＰ型拡散層 ４２ 第２のＰ型拡散層 ４３ ＬＤＤ領域Ｐ型拡散層 ４４ ソース及びドレイン領域のＰ型拡散層 ５１ 第１のＮ型拡散層 ５２ 第２のＮ型拡散層 ５３ ＬＤＤ領域Ｎ型拡散層 ５４ ソース及びドレイン領域のＮ型拡散層 ６０ ゲート電極部 ６１ ゲート酸化膜 ６２ ゲート電極 ７０ サイドウォール膜 ８１ ソース及びドレイン領域直下のＰ型低濃度拡散層 ８２ ソース及びドレイン領域直下のＮ型低濃度拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３２１ Ｅ
Claims (3)
- 【請求項１】 ＭＯＳ型の半導体装置において、周囲領
域を成す基板領域又はウエル領域内に形成されたソース
及びドレイン拡散層の直下に、周囲領域と同じ導電型で
周囲領域よりも濃度の薄い低濃度拡散層を具備すること
を特徴とする半導体装置。 - 【請求項２】 前記周囲領域としてＰウエル領域及びＮ
ウエル領域を有する、請求項１に記載の半導体装置。 - 【請求項３】 周囲領域を成す基板領域又はウェル領域
内にソース及びドレイン拡散層を有するＭＯＳ型の半導
体装置の製造方法において、前記ソース及びドレイン拡
散層の真下に周囲領域と反対の導電型の不純物イオンの
イオン注入を行って、ソース及びドレイン拡散層の直下
に周囲領域と同じ導電型で周囲領域よりも濃度の薄い低
濃度拡散層を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215285A JP2790050B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
| US08/515,941 US5801426A (en) | 1994-08-17 | 1995-08-16 | Field effect transistor with improved source/drain diffusion regions having an extremely small capacitance |
| KR1019950025249A KR960009223A (ko) | 1994-08-17 | 1995-08-17 | 반도체 장치 및 그 제조 방법 |
| US09/034,358 US5990522A (en) | 1994-08-17 | 1998-03-04 | Field effect transistor with improved source/drain diffusion regions having an extremely small capacitance |
| US09/298,167 US6163057A (en) | 1994-08-17 | 1999-04-23 | Field effect transistor with improved source/drain diffusion regions having an extremely small capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215285A JP2790050B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864819A true JPH0864819A (ja) | 1996-03-08 |
| JP2790050B2 JP2790050B2 (ja) | 1998-08-27 |
Family
ID=16669791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215285A Expired - Fee Related JP2790050B2 (ja) | 1994-08-17 | 1994-08-17 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5801426A (ja) |
| JP (1) | JP2790050B2 (ja) |
| KR (1) | KR960009223A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3075225B2 (ja) * | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW478011B (en) * | 1999-03-19 | 2002-03-01 | Toshiba Corp | Manufacture of semiconductor device |
| JP2002043567A (ja) | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004039982A (ja) * | 2002-07-05 | 2004-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| US20070066002A1 (en) * | 2004-04-27 | 2007-03-22 | Hopper Peter J | Source capacitor enhancement for improved dynamic IR drop prevention |
| US7061029B1 (en) * | 2005-02-24 | 2006-06-13 | United Microelectronics Corp. | High-voltage device structure |
| US8017487B2 (en) * | 2006-04-05 | 2011-09-13 | Globalfoundries Singapore Pte. Ltd. | Method to control source/drain stressor profiles for stress engineering |
| US8076715B2 (en) * | 2006-12-27 | 2011-12-13 | Spansion Llc | Dual-bit memory device having isolation material disposed underneath a bit line shared by adjacent dual-bit memory cells |
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| JPS6031278A (ja) * | 1983-08-01 | 1985-02-18 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| JPS6094759A (ja) * | 1983-10-27 | 1985-05-27 | Seiko Epson Corp | 半導体装置 |
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1994
- 1994-08-17 JP JP6215285A patent/JP2790050B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-16 US US08/515,941 patent/US5801426A/en not_active Expired - Fee Related
- 1995-08-17 KR KR1019950025249A patent/KR960009223A/ko not_active Application Discontinuation
-
1998
- 1998-03-04 US US09/034,358 patent/US5990522A/en not_active Expired - Fee Related
-
1999
- 1999-04-23 US US09/298,167 patent/US6163057A/en not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5801426A (en) | 1998-09-01 |
| KR960009223A (ko) | 1996-03-22 |
| US5990522A (en) | 1999-11-23 |
| JP2790050B2 (ja) | 1998-08-27 |
| US6163057A (en) | 2000-12-19 |
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