JPS6031278A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPS6031278A JPS6031278A JP58139425A JP13942583A JPS6031278A JP S6031278 A JPS6031278 A JP S6031278A JP 58139425 A JP58139425 A JP 58139425A JP 13942583 A JP13942583 A JP 13942583A JP S6031278 A JPS6031278 A JP S6031278A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000009279 wet oxidation reaction Methods 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000005406 washing Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000004438 eyesight Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＭＩＳ型半導体装置に係り、特に拡散層下の
基板不純物濃度が他の領域より低い故知１単位面積当り
の空乏層容量が従来の同種の半導体装置に比べて小さく
した半導体装置とその製造方法に関する。
基板不純物濃度が他の領域より低い故知１単位面積当り
の空乏層容量が従来の同種の半導体装置に比べて小さく
した半導体装置とその製造方法に関する。
一般にＭＩＳトランジスタの拡散層と基板の間の単位面
積当りの空乏理容ｔｃは、素電荷９１半導体基板の誘電
率ε、基板濃度Ｎ１１％ ビルトインポテンシャルｖｂ
；、基板に対する拡散層電位ｖ１ボルツマン定数に１半
導体基板の絶対温度Ｔを用いると、概ね Ｃ−斤（’Ｖｂｉ ＝ｌ：Ｖ−２に’ｌ’／ｑ） −２
・目利・・１１１（ここで＋は逆バイアス、−は順バイ
アスの場合）で表わすことができる。ところで従来より
トランジスタ等の半導体装置が微細化するに伴って基板
半導体不純物一度Ｎ＋＋が増大しておシ、これによって
（１）式からも明らかな様に空乏層容ｔｃが増大する傾
向にあった。この空乏層容略の増大は、拡散層抵抗Ｒと
の債である時定数 τ＝ＲＣ・・・・・・・・・（２） の増大につながり、次第に信号遅延への影響が大きくな
るという欠点があった。
積当りの空乏理容ｔｃは、素電荷９１半導体基板の誘電
率ε、基板濃度Ｎ１１％ ビルトインポテンシャルｖｂ
；、基板に対する拡散層電位ｖ１ボルツマン定数に１半
導体基板の絶対温度Ｔを用いると、概ね Ｃ−斤（’Ｖｂｉ ＝ｌ：Ｖ−２に’ｌ’／ｑ） −２
・目利・・１１１（ここで＋は逆バイアス、−は順バイ
アスの場合）で表わすことができる。ところで従来より
トランジスタ等の半導体装置が微細化するに伴って基板
半導体不純物一度Ｎ＋＋が増大しておシ、これによって
（１）式からも明らかな様に空乏層容ｔｃが増大する傾
向にあった。この空乏層容略の増大は、拡散層抵抗Ｒと
の債である時定数 τ＝ＲＣ・・・・・・・・・（２） の増大につながり、次第に信号遅延への影響が大きくな
るという欠点があった。
本発明の目的は、拡散層と基板間空乏層容覇を低減し、
結果的に拡散Ｉ慴部分における信号の遅延の少ない半導
体装置及びその製造方法を提供することにある。
結果的に拡散Ｉ慴部分における信号の遅延の少ない半導
体装置及びその製造方法を提供することにある。
拡散層と基板間空乏層客用を低減するＫは、（Ｉ）式か
ら明らかな様に基板濃度Ｎｓを小さくすることが最も効
果が犬きｈｏ一方、ＭＩＳ）ランジスタのゲート下の基
板濃度かまソース−ドレーン間のパンチスルーを防ぐ為
Ｋｈまシ小さく出来ない。
ら明らかな様に基板濃度Ｎｓを小さくすることが最も効
果が犬きｈｏ一方、ＭＩＳ）ランジスタのゲート下の基
板濃度かまソース−ドレーン間のパンチスルーを防ぐ為
Ｋｈまシ小さく出来ない。
そこで、本発明の半導体装置はゲート下の基板濃度は高
くても、拡散層下の空乏層領域となり得る部分の基板濃
度が低い構造が好適であると結論された。
くても、拡散層下の空乏層領域となり得る部分の基板濃
度が低い構造が好適であると結論された。
以下本発明の一実施例を第１及び第２図により説明する
。
。
第１図はソース又はドレーン拡散層下の基板濃度がゲー
ト下に比べ実効的に低濃度になることをねらったプロセ
スの一例である。ここではフィールド酸化膜２形成後か
らソース又はドレーン拡散層形成までを示している。ま
ず、本例ではｐ型（１００）面１×１０１１ｃｍ−３の
ＳＬ基板１上に厚さ約１００人の酸化膜３を熱酸化法を
用いて形成した後、厚さ約３５００人の多結晶シリコン
４を低圧ＣＶＤ法によって形成する。次にリンデボを行
い、ゲートを低抵抗化した後、低圧ＣＶＤ法によシ厚さ
約２０００ＡＯ８ＩｓＮ４５を形成する。次にホトレジ
スト塗布、感光、現像の後、レジストをマスクにしてド
ライエツチングを行い、５ｉＪＮ４及び多結晶シリコン
金エツチングし、レジストヲ除去したものが（ａ）であ
る。次に将来ソース又はドレーン等の拡散層となる領域
の半導体表面の酸化膜を除去した後、ウェット酸化膜ｔ
ｒｉＨｚ Ｏｘ酸化法を用いて約２００人の酸化膜を形
成した後、３回のＡｓ＋イオン打ち込みを行う。１回目
６は、４０ｋｅＶ、ｌＸｌ０ＩＩｌｃ１ｎ−’であり、
ソース又はドレーン拡散層を形成する為のもの、２回目
及び３回目７は各々２７０ ｋｅＶ ＋ ９ Ｘ １０
” ｃｔｎ−２＋６００ ｋ ｅ Ｖ、 １．６ Ｘ
１０＋２ｃｍ−”の高エネルギーイオン打ち込みであ
り、ソース又はドレーン拡散層下の基板濃度を実効的に
低減させることを目的としている。ここでイオン打ち込
みの願、ａｆｆｉ変えることは本構造実現の上で本ｌｌ
的な問題点とはならない。また、多結晶シリコン上のＳ
Ｉ３Ｎ４ は高エネルギーイオン打ぢ込みのマスク材と
して用いたものである為、このイオンインプラのマスク
として使える他の物質、例えはレジスト、あるいは阻止
能の大きなゲート材料等で置き換えることが。
ト下に比べ実効的に低濃度になることをねらったプロセ
スの一例である。ここではフィールド酸化膜２形成後か
らソース又はドレーン拡散層形成までを示している。ま
ず、本例ではｐ型（１００）面１×１０１１ｃｍ−３の
ＳＬ基板１上に厚さ約１００人の酸化膜３を熱酸化法を
用いて形成した後、厚さ約３５００人の多結晶シリコン
４を低圧ＣＶＤ法によって形成する。次にリンデボを行
い、ゲートを低抵抗化した後、低圧ＣＶＤ法によシ厚さ
約２０００ＡＯ８ＩｓＮ４５を形成する。次にホトレジ
スト塗布、感光、現像の後、レジストをマスクにしてド
ライエツチングを行い、５ｉＪＮ４及び多結晶シリコン
金エツチングし、レジストヲ除去したものが（ａ）であ
る。次に将来ソース又はドレーン等の拡散層となる領域
の半導体表面の酸化膜を除去した後、ウェット酸化膜ｔ
ｒｉＨｚ Ｏｘ酸化法を用いて約２００人の酸化膜を形
成した後、３回のＡｓ＋イオン打ち込みを行う。１回目
６は、４０ｋｅＶ、ｌＸｌ０ＩＩｌｃ１ｎ−’であり、
ソース又はドレーン拡散層を形成する為のもの、２回目
及び３回目７は各々２７０ ｋｅＶ ＋ ９ Ｘ １０
” ｃｔｎ−２＋６００ ｋ ｅ Ｖ、 １．６ Ｘ
１０＋２ｃｍ−”の高エネルギーイオン打ち込みであ
り、ソース又はドレーン拡散層下の基板濃度を実効的に
低減させることを目的としている。ここでイオン打ち込
みの願、ａｆｆｉ変えることは本構造実現の上で本ｌｌ
的な問題点とはならない。また、多結晶シリコン上のＳ
Ｉ３Ｎ４ は高エネルギーイオン打ぢ込みのマスク材と
して用いたものである為、このイオンインプラのマスク
として使える他の物質、例えはレジスト、あるいは阻止
能の大きなゲート材料等で置き換えることが。
可能である。さて、ＡＳ”イオン打ち込み後、インプラ
後洗浄、Ｎ２アニール、５１３Ｎ４ 除去、ウェット酸
化後、（ｄ）のデバイス構造が出来る。ここで８はソー
ス又はドレーン拡散層領域、ｎｅｔ実質的な基板濃度が
バルク中より低い領域である。次に、この完成後の不純
物プロファイルをＳＵＰ几ＥＭＭｏｄｅＪｓ ）を用い
てシミュレートした結果を第２図に示す。図は横軸がｓ
ｉ基板表面からの深さ、縦軸が不純物濃度金示している
。ｐ型基板中に予めドープされていたＢのエエは表面近
傍を除きほぼ一様の分布になっている。１２Ｖｉソース
又はドレーン拡散層である。１３は接合、１４は接合よ
シ深い領域に形成さｎたＡｓのプロファイルを示してい
る。１５は従来構造のＡｓの分布を示す。
後洗浄、Ｎ２アニール、５１３Ｎ４ 除去、ウェット酸
化後、（ｄ）のデバイス構造が出来る。ここで８はソー
ス又はドレーン拡散層領域、ｎｅｔ実質的な基板濃度が
バルク中より低い領域である。次に、この完成後の不純
物プロファイルをＳＵＰ几ＥＭＭｏｄｅＪｓ ）を用い
てシミュレートした結果を第２図に示す。図は横軸がｓ
ｉ基板表面からの深さ、縦軸が不純物濃度金示している
。ｐ型基板中に予めドープされていたＢのエエは表面近
傍を除きほぼ一様の分布になっている。１２Ｖｉソース
又はドレーン拡散層である。１３は接合、１４は接合よ
シ深い領域に形成さｎたＡｓのプロファイルを示してい
る。１５は従来構造のＡｓの分布を示す。
さて、この１４により、接合部より深い領域０．１〜０
．４５μｍの巾０．３５μｍにわたって実効的な基板濃
度、すなわちＢ！！度からＡｓ濃度を引いた値は２〜５
×１０ ”ｃｌｎ−”となり、Ｂ濃度に比べ２割〜５
割に減少できている。この部分の実効的な基板濃度を４
Ｘ １０ ′６ｍ−’、拡散層−基板間逆バイアスＩ
Ｖの条件で空乏近似を用いて単位面積当りの空乏層容量
Ｃを計算する。Ｃは次式で表わされる。
．４５μｍの巾０．３５μｍにわたって実効的な基板濃
度、すなわちＢ！！度からＡｓ濃度を引いた値は２〜５
×１０ ”ｃｌｎ−”となり、Ｂ濃度に比べ２割〜５
割に減少できている。この部分の実効的な基板濃度を４
Ｘ １０ ′６ｍ−’、拡散層−基板間逆バイアスＩ
Ｖの条件で空乏近似を用いて単位面積当りの空乏層容量
Ｃを計算する。Ｃは次式で表わされる。
ここでｑは素電荷、εは半導体基板の誘電率、ＮＩＩは
基板不純物濃度、ＶｂＩ（１′；Ｊ：ビルトインポテン
シャル、ｋはボルツマン定数、Ｔは半導体基板の絶対温
度である。本例の場合はｑ ＝ １．６０ ｘｉｏ”ｃ
。
基板不純物濃度、ＶｂＩ（１′；Ｊ：ビルトインポテン
シャル、ｋはボルツマン定数、Ｔは半導体基板の絶対温
度である。本例の場合はｑ ＝ １．６０ ｘｉｏ”ｃ
。
ｇ ＝１１．９Ｘ８．８５Ｘ１０”Ｃ−Ｖ−’−ｎ戸、
Ｎａ＝４ＸＩ Ｑ”ｍ−” 、 Ｖｂｉ 〜０．９５Ｖ
、 ｋ＝１．３８Ｘ１０−”Ｊ−に−１、Ｔ＝３００１
（’ｅ用いて計算するとＣ１〜４．２Ｘ１０−’ Ｆ／
ｍ２が得られる。ちなみに、空乏〕脩幅ＷＤ は、約０．２６μｍである。一方、本特許を使用しない
従来構造の場合には、Ｎｍ ＝ Ｉ Ｘ １０”ｍ−’
。
Ｎａ＝４ＸＩ Ｑ”ｍ−” 、 Ｖｂｉ 〜０．９５Ｖ
、 ｋ＝１．３８Ｘ１０−”Ｊ−に−１、Ｔ＝３００１
（’ｅ用いて計算するとＣ１〜４．２Ｘ１０−’ Ｆ／
ｍ２が得られる。ちなみに、空乏〕脩幅ＷＤ は、約０．２６μｍである。一方、本特許を使用しない
従来構造の場合には、Ｎｍ ＝ Ｉ Ｘ １０”ｍ−’
。
ｖｂ＋〜０．９８Ｖを用いて計算すると、０２〜６．６
Ｘ １０ ”’ Ｆ／ｍ”である。以上の結果、ＣＩは
Ｃ２の６４％程度となると予想される。
Ｘ １０ ”’ Ｆ／ｍ”である。以上の結果、ＣＩは
Ｃ２の６４％程度となると予想される。
第１図に示したプロセスに基づいてｎ ＊ ｐ接合ダイ
オードを試作しｎＩ ｐ間道バイアスＩＶで空乏層容量
を測定したところ、５００μｎ１口のダイオードでＣ１
〜３．７Ｘ１０−’Ｆ／ｍ’が得られた。一方同時に試
作した従来構造のダイオード−’ＣｎＣ２〜５．９ Ｘ
１０−’Ｆ／Ｉｎ”であり、ＣＩはＣ２の約６３％と
なった。
オードを試作しｎＩ ｐ間道バイアスＩＶで空乏層容量
を測定したところ、５００μｎ１口のダイオードでＣ１
〜３．７Ｘ１０−’Ｆ／ｍ’が得られた。一方同時に試
作した従来構造のダイオード−’ＣｎＣ２〜５．９ Ｘ
１０−’Ｆ／Ｉｎ”であり、ＣＩはＣ２の約６３％と
なった。
以上述べた様に、本実施例によれば、ソース。
ドレーンあるいはこれと同時に形成される拡散層と基板
間の空乏層容量が軽減された。
間の空乏層容量が軽減された。
次に第２の実施例金第３図を用いて説明する。
これは、基板表面にＢ（１６）が導入された以外は基本
的に第１図（ｄ）と同じＭＩＳ型電界効果トランジスタ
であり、エンハンスメント２１［ＭＩＳ）ランジスタと
してしばしば形成されるものに、本発明を適用したもの
である。形成プロセスは、１６を形成する為のＢのイオ
ン打ち込みが第１図のゲート酸化前後で行われている点
をのぞけば、第１図と同様である。Ｂのドーズ…、け、
２×１０１２ｏｎ ”” 、加速エネルギーは４０ｋｅ
Ｖ％Ａ８のインプラは３回行−ｐており、各々ｌ Ｘ
１０ ”ｃｍ−”、４０ｋｅＶと２ Ｘ １０ ”ａｎ
−’、２３０ｋｅＶ及び２ Ｘ １０ ”ｃｍ−”、５
５０ｋｅＶである。第３図（ａ）の１７−１７’の断面
部分の不純物プロファイルを８ＵＰＲＥＭを用いてシミ
ュレ−１−ｔ、た結果が第３図（ｂ）である。横ｎｉｂ
は基板表面からの深さ、縦軸は不純物濃度を示している
。１８ ｔｄ Ｊ３濃度、１９はＡｓ濃度、２０はそれ
らの接合である。２１で示した領域では基板中に導入さ
れたＡｓによって実効的な基板濃度がＢ濃度１８の７割
程度以下に減少した領域である。
的に第１図（ｄ）と同じＭＩＳ型電界効果トランジスタ
であり、エンハンスメント２１［ＭＩＳ）ランジスタと
してしばしば形成されるものに、本発明を適用したもの
である。形成プロセスは、１６を形成する為のＢのイオ
ン打ち込みが第１図のゲート酸化前後で行われている点
をのぞけば、第１図と同様である。Ｂのドーズ…、け、
２×１０１２ｏｎ ”” 、加速エネルギーは４０ｋｅ
Ｖ％Ａ８のインプラは３回行−ｐており、各々ｌ Ｘ
１０ ”ｃｍ−”、４０ｋｅＶと２ Ｘ １０ ”ａｎ
−’、２３０ｋｅＶ及び２ Ｘ １０ ”ｃｍ−”、５
５０ｋｅＶである。第３図（ａ）の１７−１７’の断面
部分の不純物プロファイルを８ＵＰＲＥＭを用いてシミ
ュレ−１−ｔ、た結果が第３図（ｂ）である。横ｎｉｂ
は基板表面からの深さ、縦軸は不純物濃度を示している
。１８ ｔｄ Ｊ３濃度、１９はＡｓ濃度、２０はそれ
らの接合である。２１で示した領域では基板中に導入さ
れたＡｓによって実効的な基板濃度がＢ濃度１８の７割
程度以下に減少した領域である。
ｎ ＋ ｐ接合ダイオードを前述のプロセスに基づいて
試作しＩＩ ” −ｐ間道バイアスＩＶで空乏層容量Ｃ
３を測定したところ、５ｏｏ／Ｉｎ】口のダイオードで
Ｃｓ −３，Ｉ Ｘ １０−’Ｆ／ｍ’が得られた。
試作しＩＩ ” −ｐ間道バイアスＩＶで空乏層容量Ｃ
３を測定したところ、５ｏｏ／Ｉｎ】口のダイオードで
Ｃｓ −３，Ｉ Ｘ １０−’Ｆ／ｍ’が得られた。
一方同時に試作した従来構造のダイオード（２３゜ｋｅ
ｖ及び５５０ｋｅＶのＡＳＳイオン石込みを行なわない
以外は前記と同じプロセスを経たもの）では同じ測定条
Ｖトで空乏層容量Ｃ４〜７．６Ｘ１０−’Ｆ／ｍ’であ
り、Ｃ３はＣ４の約４０チの値となり低容量化が達成さ
れた。
ｖ及び５５０ｋｅＶのＡＳＳイオン石込みを行なわない
以外は前記と同じプロセスを経たもの）では同じ測定条
Ｖトで空乏層容量Ｃ４〜７．６Ｘ１０−’Ｆ／ｍ’であ
り、Ｃ３はＣ４の約４０チの値となり低容量化が達成さ
れた。
以上述べた同はウェル中にＭＩＳ型電界効果トランジス
タが形成された場合であっても同様の効果が得られるこ
とは明らかである。
タが形成された場合であっても同様の効果が得られるこ
とは明らかである。
本発明によれば、ソース、ドレーン又は配線としての拡
散層下の基板不純物の実効的な濃度、すなわち基板バル
クの第１の導電型の不純物濃度からこれと反対導電型の
不純物濃度を引いた濃度を従来より低減できるため、該
拡散層と基板間の空乏層容量を低減できるので、拡散層
部分における信号遅延を軽減する効果がある。
散層下の基板不純物の実効的な濃度、すなわち基板バル
クの第１の導電型の不純物濃度からこれと反対導電型の
不純物濃度を引いた濃度を従来より低減できるため、該
拡散層と基板間の空乏層容量を低減できるので、拡散層
部分における信号遅延を軽減する効果がある。
第１図は本発明を適用した半導体装置の断面図を示して
いる。第２図は第１図の１０−１０’断面の不純物分布
である。第３図（ａ）はエンハ／スメ／）ＷＭＩＳ）ラ
ンジスタに本発明を適用し実施例の断面図であり、（ｂ
）はその１７−１７’断面の不純物分布である。 ■・・・ｐ型Ｓｉ基板、２・・・フィールド酸化１摸、
３・・・ゲート酸化膜、４・・・ポリＳｉゲート、５・
・・Ｓ Ｉ ａ Ｎ４．６・・・Ａｓインプラ層、７・
・・Ａｓインプラ層、８・・・Ａｓ拡散層、９・・・基
板Ｂ１７１度より低い濃度のＡｓインプラ＆拡散部分、
１１・・・基板Ｂｅ度、１２・・・Ａｓ拡拡散前部濃度
１３・・・ｐ−ｎ接合、１４・・・Ａｓ濃度、１５・・
・従来構造の場合のＡｓ濃度、１６・・・Ｂイオン打ち
込み及び拡散部分、１８・・・Ｂ濃度、１９・・・Ａｓ
濃度、２０・・・ｐ−【１接合、２１・・・実効的なｐ
型不純物濃度がバルク中のｐ型不純第 ノ Ｆ≧［Ｊ （α） （Ｃ，） ＜ｄ、） ５１δ５００６９３ ＭＩＳ型′＃＝４体撓直反び￥の製造力沫第 ２ 圀 ／Ｉ 粁 ニ ′岬１ｃ 咳 ζ ０
いる。第２図は第１図の１０−１０’断面の不純物分布
である。第３図（ａ）はエンハ／スメ／）ＷＭＩＳ）ラ
ンジスタに本発明を適用し実施例の断面図であり、（ｂ
）はその１７−１７’断面の不純物分布である。 ■・・・ｐ型Ｓｉ基板、２・・・フィールド酸化１摸、
３・・・ゲート酸化膜、４・・・ポリＳｉゲート、５・
・・Ｓ Ｉ ａ Ｎ４．６・・・Ａｓインプラ層、７・
・・Ａｓインプラ層、８・・・Ａｓ拡散層、９・・・基
板Ｂ１７１度より低い濃度のＡｓインプラ＆拡散部分、
１１・・・基板Ｂｅ度、１２・・・Ａｓ拡拡散前部濃度
１３・・・ｐ−ｎ接合、１４・・・Ａｓ濃度、１５・・
・従来構造の場合のＡｓ濃度、１６・・・Ｂイオン打ち
込み及び拡散部分、１８・・・Ｂ濃度、１９・・・Ａｓ
濃度、２０・・・ｐ−【１接合、２１・・・実効的なｐ
型不純物濃度がバルク中のｐ型不純第 ノ Ｆ≧［Ｊ （α） （Ｃ，） ＜ｄ、） ５１δ５００６９３ ＭＩＳ型′＃＝４体撓直反び￥の製造力沫第 ２ 圀 ／Ｉ 粁 ニ ′岬１ｃ 咳 ζ ０
Claims (1)
- 【特許請求の範囲】 １、第１の導電型の不純物を有する半導体基板表面に第
１の導電型とは反対導電型である第２の導電型の第１不
純物領域を有し、該第１不純物領域の直下に、拡散又は
イオン打ち込みによって形成した第２導電型の不純物を
含む第２の領域を有し、該第２不純物領域の任意の部分
の第２導覗型の不純物濃度が、該部分の第１導電型の不
純物製置より高くないことを特徴とするＭＩＳ型半導体
装置。 ２、第１の導電型の半導体基板の所望領域上にゲート酸
化膜を介して電極を形成する第１の工程と、前記電極の
形成領域に隣接する領域の表面部分に前記第１の導電型
とは反対導電型である第２の導電型の第１不純物領域を
形成する第２の工程と、該第１の工程に用いたマスクが
少なくとも一層以上存在する状態で第２の導電型の不純
物のイオン打ち込みを行なう工程を含み、前記第１不純
物領域の直下に第１の導電型の不純物濃度より第２の導
電型の不純物濃度が低い第２不純物領域を形成する第３
の工程を含むＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139425A JPS6031278A (ja) | 1983-08-01 | 1983-08-01 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139425A JPS6031278A (ja) | 1983-08-01 | 1983-08-01 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031278A true JPS6031278A (ja) | 1985-02-18 |
Family
ID=15244897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58139425A Pending JPS6031278A (ja) | 1983-08-01 | 1983-08-01 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141778A (ja) * | 1985-12-16 | 1987-06-25 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
| EP0359530A2 (en) * | 1988-09-15 | 1990-03-21 | Advanced Micro Devices, Inc. | Capacitive reduction of junctions in a semiconductor device |
| US6163057A (en) * | 1994-08-17 | 2000-12-19 | Nec Corporation | Field effect transistor with improved source/drain diffusion regions having an extremely small capacitance |
-
1983
- 1983-08-01 JP JP58139425A patent/JPS6031278A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141778A (ja) * | 1985-12-16 | 1987-06-25 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
| JPH0457097B2 (ja) * | 1985-12-16 | 1992-09-10 | Tokyo Shibaura Electric Co | |
| EP0359530A2 (en) * | 1988-09-15 | 1990-03-21 | Advanced Micro Devices, Inc. | Capacitive reduction of junctions in a semiconductor device |
| EP0359530A3 (en) * | 1988-09-15 | 1991-01-02 | Advanced Micro Devices, Inc. | Capacitive reduction of junctions in a semiconductor device |
| US6163057A (en) * | 1994-08-17 | 2000-12-19 | Nec Corporation | Field effect transistor with improved source/drain diffusion regions having an extremely small capacitance |
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