JP2706441B2 - 相補型ｍｉｓ集積回路の製造方法 - Google Patents
相補型ｍｉｓ集積回路の製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型MIS集積回路特に高密度高信頼性の
相補型MIS集積回路の製造方法に関する。 従来の技術 MIS集積回路上のトランジスタは、いわゆる比例縮小
則に従って寸法が縮小されており、ゲート長やソース・
ドレイン接合深さは小さくなる一方である。それに反し
て、集積回路として用いる時の電源電圧は、使用する側
の都合により一定に保たれたままであり、結果としてト
ランジスタ内部の電界、特にドレインと基板間接合付近
の電界が非常に大きなものとなる。この大きな電界はい
わゆるホットキャリアを発生させ、トランジスタの閾値
電圧の変動や相互コンダクタンスの劣化の原因となるの
で、ドレインと基板間接合付近の電界を小さくするため
の方法の開発が行われている。従来、この種のMIS集積
回路の製造方法は、第２図ａ〜ｃに示すような工程断面
図を経て形成される方法であった。 まず、第２図ａに示すようにＰ型シリコン基板１上に
フィールド酸化膜２、ゲート酸化膜３、ゲート電極４、
保護酸化膜５を順次形成した後、リンイオン（P+）を10
13〜1014原子/cm2程度注入し、リン（Ｐ）注入層６を形
成する。 次に、1000℃程度で熱処理を施こし、第２図ｂに示す
ようにリン（Ｐ）原子を不純物として活性化させると同
時にＰ型シリコン基板１中への拡散を進行させ、N-型ソ
ース・ドレイン領域61を形成する。 ついで、第２図ｃに示すように、ヒ素イオン（As+）
を1015〜1016原子/cm2程度注入後、熱処理を施すと、N+
型ソース・ドレイン領域７が形成される。この時、N+型
ソース・ドレイン領域７が、さきに形成されたN-型ソー
ス・ドレイン領域61よりも浅くなるように各条件を設定
する必要が有る。 この方法によれば、MISトランジスタのドレイン領域
の不純物プロファイルが、ヒ素（As）のみによりドレイ
ン領域を形成した場合に比して緩やかになるため、ドレ
インと基板間接合付近の電界が小さくなり、ホットキャ
リアの発生が抑制できる。この構造を一般にDDD（Doubl
e Diffused Drain:二重拡散ドレイン）構造という（た
とえば、エイジタケダ他、アイイーイーイートランザク
ション、エレクトロニク デバイセズ（IEEE Trans,Ele
ctron.Devices）,vol.ED−30,No.6,pp.652−657,1983
年）。 発明が解決しようとする問題点 上記のような従来例のMIS集積回路の製造方法を、補
助型MIS集積回路に適用する場合について考える。Ｎチ
ャネルMISトランジスタのソース・ドレイン領域を形成
する場合、ＰチャネルMISトランジスタのソース・ドレ
イン層にはＮ型不純物が導入されてはならない。 すなわち、第２図ａに示したようなリンイオン（P+）
注入の際には、ＰチャネルMISトランジスタないしはそ
の形成予定領域上はフォトレジスト膜で覆うのが一般的
である。ここで用いたフォトレジスト膜は、第２図ｂで
示した熱処理工程の前には除去しなければならない。 従って、第２図ｃで示したヒ素イオン（As+）注入の
際には、再びフォトレジスト膜でＰチャネルMISトラン
ジスタないしはその形成予定上をフォトレジスト膜で覆
う必要が有り、フォトマスク工程が１回余分に必要にな
るという問題点が有る。 また、第２図ａに示すように、リンイオン（P+）注入
の際に保護酸化膜５を通して行なっており、リンイオン
（P+）のチャネリング抑制においては効果が有るが、投
影飛程の小さいヒ素イオン（As+）の注入に対してはば
らつきの原因となる。リンイオン（P+）注入後、ヒ素イ
オン（As+）注入前に保護酸化膜５をエッチング除去す
ることは可能であるが、工程が複雑になるし、フィール
ド酸化膜２も同時にエッチングされて膜厚が減少すると
いう問題点も有る。 問題点を解決するための手段 前記の問題点を解決するため本発明は、埋込み形成し
た一導電型の第１の領域と前記第１の領域とは反対導電
型の第２の領域とを含む半導体基板上の所定の領域にゲ
ート絶縁膜とゲート電極とを順次積層する工程と、前記
第１の領域以外のMISトランジスタ形成予定領域上をマ
スクで覆い、前記第１の領域のみに選択的に前記ゲート
電極をマスクとして前記第１の領域と反対導電型の第１
の不純物イオンをドーズ量１×1014原子/cm2ないし１×
1016原子/cm2の範囲で注入することにより前記第１の領
域の表面に非晶質層を形成する工程と、前記非晶質層を
通して前記第１の領域のみに選択的に前記第１の領域と
反対導電型の第２の不純物イオンをドーズ量１×1012原
子/cm2ないし１×1014原子/cm2の範囲で注入して二重拡
散ドレイン構造を形成する工程とを有する相補型MIS集
積回路の製造方法を提供する。 作用 この相補型MIS集積回路の製造方法によれば、フォト
マスク工程を追加することなく、かつ簡単な工程で、再
現性よくDDD構造が形成できるので、ドレインと基板間
接合付近の電界が小さく抑えられて特性の経時変化の小
さいMISトランジスタを有する相補型MIS集積回路の製造
が可能である。 実施例 第１図ａ〜ｄは、本発明の相補型MIS集積回路の製造
方法の一実施例を示す工程断面図である。 まず、第１図ａに示すように、Ｎ型シリコン基板11上
にＰ型ウェル21、フィールド酸化膜12、ゲート絶縁膜1
3、ゲート電極14を順次形成する。 次に、第１図ｂに示すようにＰチャネルMISトランジ
スタ形成予定領域上をフォトレジスト膜18で覆い、かつ
ゲート電極14をマスクとして1015〜1016原子/cm2程度の
ヒ素イオン（As+）を注入し、Ｐ型ウェル21上に非晶質
層17を形成する。 ついで、第１図ｃに示すように、フォトレジスト膜18
を残したまま、ゲート電極14をマスクとして、かつ非晶
質層17を通して第２の反対導電型不純物イオンとしてリ
ンイオン（P+）をドーズ量が1012〜1014原子/cm2の範囲
で選定して注入し、リンイオン（P+）注入層16を形成す
る。この時、非晶質層17の存在によりリン（P+）イオン
のチャネリングが抑制されるので、Ｐ型ウェル21中のリ
ンイオン（P+）の深さ方向分布の再現性は良い。また、
リンイオン（P+）イオン注入時の加速エネルギーを第１
図ｂに示したヒ素イオン（As+）注入時の加速エネルギ
ーと同程度に設定しておけば、イオン質量の関係からリ
ンイオン（P+）注入層16は非晶質層17よりも深く形成さ
れる。 次に、フォトレジスト膜18を除去した後、950℃〜100
0℃で熱処理を施すと、第１図ｄに示すようにN-型ソー
ス・ドレイン領域161とN+型ソース・ドレイン領域171と
が形成される。ここで、ヒ素（As）とリン（Ｐ）との拡
散係数の差から、N+型ソース・ドレイン領域171がN-型
ソース・ドレイン領域161よりも深くなることは無い。 なお、上記の実施例においては説明の都合上、相補型
MIS集積回路上のＮチャネルMISトランジスタを例にあげ
たが、ＰチャネルMISトランジスタにおいても第１の反
対導電型不純物イオンとしてBF2 +イオンを、第２の反対
導電型不純物イオンとしてB+イオンを用いる事により、
同様の効果が期待できる。 また、同一の相補型MIS集積回路においてＮチャネ
ル、Ｐチャネル両方のMISトランジスタに適用してもよ
いことは言うまでもない。 発明の効果 以上のように本発明の相補型MIS集積回路の製造方法
によれば、フォトマスク工程を追加することなく、かつ
簡単な工程でDDD構造が形成できるので、特性の経時変
化の小さいMISトランジスタを有する相補型MIS集積回路
を製造することが可能である。
相補型MIS集積回路の製造方法に関する。 従来の技術 MIS集積回路上のトランジスタは、いわゆる比例縮小
則に従って寸法が縮小されており、ゲート長やソース・
ドレイン接合深さは小さくなる一方である。それに反し
て、集積回路として用いる時の電源電圧は、使用する側
の都合により一定に保たれたままであり、結果としてト
ランジスタ内部の電界、特にドレインと基板間接合付近
の電界が非常に大きなものとなる。この大きな電界はい
わゆるホットキャリアを発生させ、トランジスタの閾値
電圧の変動や相互コンダクタンスの劣化の原因となるの
で、ドレインと基板間接合付近の電界を小さくするため
の方法の開発が行われている。従来、この種のMIS集積
回路の製造方法は、第２図ａ〜ｃに示すような工程断面
図を経て形成される方法であった。 まず、第２図ａに示すようにＰ型シリコン基板１上に
フィールド酸化膜２、ゲート酸化膜３、ゲート電極４、
保護酸化膜５を順次形成した後、リンイオン（P+）を10
13〜1014原子/cm2程度注入し、リン（Ｐ）注入層６を形
成する。 次に、1000℃程度で熱処理を施こし、第２図ｂに示す
ようにリン（Ｐ）原子を不純物として活性化させると同
時にＰ型シリコン基板１中への拡散を進行させ、N-型ソ
ース・ドレイン領域61を形成する。 ついで、第２図ｃに示すように、ヒ素イオン（As+）
を1015〜1016原子/cm2程度注入後、熱処理を施すと、N+
型ソース・ドレイン領域７が形成される。この時、N+型
ソース・ドレイン領域７が、さきに形成されたN-型ソー
ス・ドレイン領域61よりも浅くなるように各条件を設定
する必要が有る。 この方法によれば、MISトランジスタのドレイン領域
の不純物プロファイルが、ヒ素（As）のみによりドレイ
ン領域を形成した場合に比して緩やかになるため、ドレ
インと基板間接合付近の電界が小さくなり、ホットキャ
リアの発生が抑制できる。この構造を一般にDDD（Doubl
e Diffused Drain:二重拡散ドレイン）構造という（た
とえば、エイジタケダ他、アイイーイーイートランザク
ション、エレクトロニク デバイセズ（IEEE Trans,Ele
ctron.Devices）,vol.ED−30,No.6,pp.652−657,1983
年）。 発明が解決しようとする問題点 上記のような従来例のMIS集積回路の製造方法を、補
助型MIS集積回路に適用する場合について考える。Ｎチ
ャネルMISトランジスタのソース・ドレイン領域を形成
する場合、ＰチャネルMISトランジスタのソース・ドレ
イン層にはＮ型不純物が導入されてはならない。 すなわち、第２図ａに示したようなリンイオン（P+）
注入の際には、ＰチャネルMISトランジスタないしはそ
の形成予定領域上はフォトレジスト膜で覆うのが一般的
である。ここで用いたフォトレジスト膜は、第２図ｂで
示した熱処理工程の前には除去しなければならない。 従って、第２図ｃで示したヒ素イオン（As+）注入の
際には、再びフォトレジスト膜でＰチャネルMISトラン
ジスタないしはその形成予定上をフォトレジスト膜で覆
う必要が有り、フォトマスク工程が１回余分に必要にな
るという問題点が有る。 また、第２図ａに示すように、リンイオン（P+）注入
の際に保護酸化膜５を通して行なっており、リンイオン
（P+）のチャネリング抑制においては効果が有るが、投
影飛程の小さいヒ素イオン（As+）の注入に対してはば
らつきの原因となる。リンイオン（P+）注入後、ヒ素イ
オン（As+）注入前に保護酸化膜５をエッチング除去す
ることは可能であるが、工程が複雑になるし、フィール
ド酸化膜２も同時にエッチングされて膜厚が減少すると
いう問題点も有る。 問題点を解決するための手段 前記の問題点を解決するため本発明は、埋込み形成し
た一導電型の第１の領域と前記第１の領域とは反対導電
型の第２の領域とを含む半導体基板上の所定の領域にゲ
ート絶縁膜とゲート電極とを順次積層する工程と、前記
第１の領域以外のMISトランジスタ形成予定領域上をマ
スクで覆い、前記第１の領域のみに選択的に前記ゲート
電極をマスクとして前記第１の領域と反対導電型の第１
の不純物イオンをドーズ量１×1014原子/cm2ないし１×
1016原子/cm2の範囲で注入することにより前記第１の領
域の表面に非晶質層を形成する工程と、前記非晶質層を
通して前記第１の領域のみに選択的に前記第１の領域と
反対導電型の第２の不純物イオンをドーズ量１×1012原
子/cm2ないし１×1014原子/cm2の範囲で注入して二重拡
散ドレイン構造を形成する工程とを有する相補型MIS集
積回路の製造方法を提供する。 作用 この相補型MIS集積回路の製造方法によれば、フォト
マスク工程を追加することなく、かつ簡単な工程で、再
現性よくDDD構造が形成できるので、ドレインと基板間
接合付近の電界が小さく抑えられて特性の経時変化の小
さいMISトランジスタを有する相補型MIS集積回路の製造
が可能である。 実施例 第１図ａ〜ｄは、本発明の相補型MIS集積回路の製造
方法の一実施例を示す工程断面図である。 まず、第１図ａに示すように、Ｎ型シリコン基板11上
にＰ型ウェル21、フィールド酸化膜12、ゲート絶縁膜1
3、ゲート電極14を順次形成する。 次に、第１図ｂに示すようにＰチャネルMISトランジ
スタ形成予定領域上をフォトレジスト膜18で覆い、かつ
ゲート電極14をマスクとして1015〜1016原子/cm2程度の
ヒ素イオン（As+）を注入し、Ｐ型ウェル21上に非晶質
層17を形成する。 ついで、第１図ｃに示すように、フォトレジスト膜18
を残したまま、ゲート電極14をマスクとして、かつ非晶
質層17を通して第２の反対導電型不純物イオンとしてリ
ンイオン（P+）をドーズ量が1012〜1014原子/cm2の範囲
で選定して注入し、リンイオン（P+）注入層16を形成す
る。この時、非晶質層17の存在によりリン（P+）イオン
のチャネリングが抑制されるので、Ｐ型ウェル21中のリ
ンイオン（P+）の深さ方向分布の再現性は良い。また、
リンイオン（P+）イオン注入時の加速エネルギーを第１
図ｂに示したヒ素イオン（As+）注入時の加速エネルギ
ーと同程度に設定しておけば、イオン質量の関係からリ
ンイオン（P+）注入層16は非晶質層17よりも深く形成さ
れる。 次に、フォトレジスト膜18を除去した後、950℃〜100
0℃で熱処理を施すと、第１図ｄに示すようにN-型ソー
ス・ドレイン領域161とN+型ソース・ドレイン領域171と
が形成される。ここで、ヒ素（As）とリン（Ｐ）との拡
散係数の差から、N+型ソース・ドレイン領域171がN-型
ソース・ドレイン領域161よりも深くなることは無い。 なお、上記の実施例においては説明の都合上、相補型
MIS集積回路上のＮチャネルMISトランジスタを例にあげ
たが、ＰチャネルMISトランジスタにおいても第１の反
対導電型不純物イオンとしてBF2 +イオンを、第２の反対
導電型不純物イオンとしてB+イオンを用いる事により、
同様の効果が期待できる。 また、同一の相補型MIS集積回路においてＮチャネ
ル、Ｐチャネル両方のMISトランジスタに適用してもよ
いことは言うまでもない。 発明の効果 以上のように本発明の相補型MIS集積回路の製造方法
によれば、フォトマスク工程を追加することなく、かつ
簡単な工程でDDD構造が形成できるので、特性の経時変
化の小さいMISトランジスタを有する相補型MIS集積回路
を製造することが可能である。
【図面の簡単な説明】
第１図ａ〜ｄは本発明の相補型MIS集積回路の製造方法
の一実施例を示す工程断面図、第２図ａ〜ｃは従来例の
MIS集積回路の製造方法を示す工程断面図である。 11……Ｎ型シリコン基板、12……フィールド酸化膜、13
……ゲート絶縁膜、14……ゲート電極、16……リンイオ
ン（P+）注入層、17……非晶質層、18……フォトレジス
ト膜、21……Ｐ型ウェル、161……N-型ソース・ドレイ
ン領域、171……N+型ソース・ドレイン領域。
の一実施例を示す工程断面図、第２図ａ〜ｃは従来例の
MIS集積回路の製造方法を示す工程断面図である。 11……Ｎ型シリコン基板、12……フィールド酸化膜、13
……ゲート絶縁膜、14……ゲート電極、16……リンイオ
ン（P+）注入層、17……非晶質層、18……フォトレジス
ト膜、21……Ｐ型ウェル、161……N-型ソース・ドレイ
ン領域、171……N+型ソース・ドレイン領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭53−120285（ＪＰ，Ａ)
特開 昭60−124965（ＪＰ，Ａ)
特開 昭60−225473（ＪＰ，Ａ)
特開 昭60−119781（ＪＰ，Ａ)
特開 昭61−26220（ＪＰ，Ａ)
特開 昭60−194568（ＪＰ，Ａ)
徳山巍、橋本哲一著「ＭＯＳ ＬＳＩ
製造技術」（昭60−６−20）日経マグロ
ウヒル社ＰＰ．98−99
Claims (1)
- (57)【特許請求の範囲】 １．埋込み形成した一導電型の第１の領域と、前記第１
の領域と反対導電型の第２の領域とを含む半導体基板上
の所定の領域にゲート絶縁膜とゲート電極とを順次積層
する工程と、前記第１の領域以外のMISトランジスタ形
成予定領域上をマスクで覆い、前記第１の領域のみに選
択的に前記ゲート電極をマスクとして前記第１の領域と
反対導電型の第１の不純物イオンをドーズ量１×1014原
子/cm2ないし１×1016原子/cm2の範囲で注入することに
より前記第１の領域の表面に非晶質層を形成する工程
と、前記非晶質層を通して前記第１の領域のみに選択的
に前記第１の領域と反対導電型の第２の不純物イオンを
ドーズ量１×1012原子/cm2ないし１×1014原子/cm2の範
囲で注入して二重拡散ドレイン構造を形成する工程とを
有する相補型MIS集積回路の製造方法。 ２．第１の不純物イオンがヒ素（As+）であり、第２の
不純物イオンがリン（P+）である特許請求の範囲第１項
に記載の相補型MIS集積回路の製造方法。 ３．第１の不純物イオンがフッ化ホウ素（BF2）であ
り、第２の不純物イオンがホウ素（B+）である特許請求
の範囲第１項に記載の相補型MIS集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034693A JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034693A JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193165A JPS62193165A (ja) | 1987-08-25 |
| JP2706441B2 true JP2706441B2 (ja) | 1998-01-28 |
Family
ID=12421456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034693A Expired - Lifetime JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706441B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH07120793B2 (ja) * | 1984-04-23 | 1995-12-20 | セイコー電子工業株式会社 | 半導体装置の製造方法 |
-
1986
- 1986-02-18 JP JP61034693A patent/JP2706441B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 徳山巍、橋本哲一著「ＭＯＳ ＬＳＩ製造技術」（昭６０−６−２０）日経マグロウヒル社ＰＰ．９８−９９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62193165A (ja) | 1987-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |