JPH07120793B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120793B2 JPH07120793B2 JP59081531A JP8153184A JPH07120793B2 JP H07120793 B2 JPH07120793 B2 JP H07120793B2 JP 59081531 A JP59081531 A JP 59081531A JP 8153184 A JP8153184 A JP 8153184A JP H07120793 B2 JPH07120793 B2 JP H07120793B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor substrate
- opening
- gate electrode
- ions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- -1 silicon ion Chemical class 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 12
- 230000000737 periodic effect Effects 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 本発明は、シリコンゲート型MISトランジスタを有する
半導体装置の製造方法に関し、詳しくは、LDD構造（Lig
ht−Doped−Drain−Source構造）を有するMISトランジ
スタを容易に製造する方法に関する。
半導体装置の製造方法に関し、詳しくは、LDD構造（Lig
ht−Doped−Drain−Source構造）を有するMISトランジ
スタを容易に製造する方法に関する。
近年、素子の微細化がすすみ、MISトランジスタの最小
Ｌ長は、量産レベルでは２〜３μｍ、試作レベルでは0.
5〜1.5μｍになりつつある。このようにＬ長が短くなつ
た場合に、VTHが小さくなる、リーク電流がふえるなど
“短チヤネル効果”と呼ばれる問題が生じ、ソース・ド
レインの拡散深さを浅くする、深いチヤネルドープを行
うなどの対策が考えられている。ソース・ドレインの拡
散深さを浅くした場合には、横方向の拡散も小さく抑え
られるため短チヤネル効果が抑えられるが、一方で、拡
散層のRSが大きくなるため、コンタクト抵抗及びトラン
ジスタの直列抵抗が増大する、電極が浅い拡散層をつき
ぬけて基板とシヨートするという問題が生ずる。この問
題の解決のため考案された素子構造がLDD構造であり、
ソース・ドレイン領域中、ゲート電極に隣接する領域は
浅い拡散層、電極とコンタクトをとる領域は比較的深い
拡散層で形成することを特徴とする。
Ｌ長は、量産レベルでは２〜３μｍ、試作レベルでは0.
5〜1.5μｍになりつつある。このようにＬ長が短くなつ
た場合に、VTHが小さくなる、リーク電流がふえるなど
“短チヤネル効果”と呼ばれる問題が生じ、ソース・ド
レインの拡散深さを浅くする、深いチヤネルドープを行
うなどの対策が考えられている。ソース・ドレインの拡
散深さを浅くした場合には、横方向の拡散も小さく抑え
られるため短チヤネル効果が抑えられるが、一方で、拡
散層のRSが大きくなるため、コンタクト抵抗及びトラン
ジスタの直列抵抗が増大する、電極が浅い拡散層をつき
ぬけて基板とシヨートするという問題が生ずる。この問
題の解決のため考案された素子構造がLDD構造であり、
ソース・ドレイン領域中、ゲート電極に隣接する領域は
浅い拡散層、電極とコンタクトをとる領域は比較的深い
拡散層で形成することを特徴とする。
従来、NMOSに関してはLDD構造を形成するために次のよ
うな方法が用いられてきた。従来例について第１図
（ａ）〜（ｇ）を用いて説明する。Ｐ型シリコン基板１
上にゲート酸化膜２及びフイールド酸化膜３を形成さ
せ、ゲート酸化膜２上に、多結晶シリコンからなるゲー
ト電極４をエツチング形成する（第１図（ａ）参照）。
次に、酸化膜エツチングを行い、ゲート酸化膜２のう
ち、ゲート電極４でマスクされていない領域を除去する
（第１図（ｂ）参照）。次に、ヒ素などの投影飛程及び
拡散係数の小さいＮ型不純物のイオン注入により浅い拡
散層５を形成する（第１図（ｃ））。次に、絶縁膜６を
積層形成（第１図（ｄ）参照）した後、絶縁膜６を反応
性イオンエツチなどの異方性エツチングによりエツチン
グして、ゲート電極４の側壁に絶縁膜７を残し、拡散層
５上の絶縁膜を除去する（第１図（ｅ）参照）。次に、
リンなどの投影飛程及び拡散係数の大きいＮ型不純物の
イオン注入により比較的深い拡散層８を形成する（第１
図（ｆ）参照）。次に、中間絶縁膜９を積層形成（第１
図（ｇ）参照）した後、コンタクト開口、電極及び配線
を形成してLDD構造を有するMISトランジスタがつくられ
る。ところが、PMOSの場合には通常ソース・ドレインの
形成に用いうる不純物であるボロンの投影飛程が大きい
ために、以上述べた従来方法では十分浅い拡散層がつく
れないため、最適なLDD構造を形成できないという欠点
があつた。
うな方法が用いられてきた。従来例について第１図
（ａ）〜（ｇ）を用いて説明する。Ｐ型シリコン基板１
上にゲート酸化膜２及びフイールド酸化膜３を形成さ
せ、ゲート酸化膜２上に、多結晶シリコンからなるゲー
ト電極４をエツチング形成する（第１図（ａ）参照）。
次に、酸化膜エツチングを行い、ゲート酸化膜２のう
ち、ゲート電極４でマスクされていない領域を除去する
（第１図（ｂ）参照）。次に、ヒ素などの投影飛程及び
拡散係数の小さいＮ型不純物のイオン注入により浅い拡
散層５を形成する（第１図（ｃ））。次に、絶縁膜６を
積層形成（第１図（ｄ）参照）した後、絶縁膜６を反応
性イオンエツチなどの異方性エツチングによりエツチン
グして、ゲート電極４の側壁に絶縁膜７を残し、拡散層
５上の絶縁膜を除去する（第１図（ｅ）参照）。次に、
リンなどの投影飛程及び拡散係数の大きいＮ型不純物の
イオン注入により比較的深い拡散層８を形成する（第１
図（ｆ）参照）。次に、中間絶縁膜９を積層形成（第１
図（ｇ）参照）した後、コンタクト開口、電極及び配線
を形成してLDD構造を有するMISトランジスタがつくられ
る。ところが、PMOSの場合には通常ソース・ドレインの
形成に用いうる不純物であるボロンの投影飛程が大きい
ために、以上述べた従来方法では十分浅い拡散層がつく
れないため、最適なLDD構造を形成できないという欠点
があつた。
本発明は、以上述べた従来方法による欠点を除去し、PM
OSにおいても最適なLDD構造を形成するための新規な方
法を提供するものである。
OSにおいても最適なLDD構造を形成するための新規な方
法を提供するものである。
以下、本発明について第２図（ａ）〜（ｇ）を用いて詳
細に説明する。Ｎ型シリコン基板13上にゲート酸化膜２
及びフイールド酸化膜３を熱酸化により形成する。ゲー
ト酸化膜２、及びフイールド酸化膜３の膜厚は、それぞ
れ例えば900Å、及び10000Åとする。次に、前記ゲート
酸化膜２上、及びフイールド酸化膜３上に、CVD法など
により例えば膜厚6000Åの多結晶シリコン膜を形成した
後、CF4などのエツチングガスを用いたプラズマエツチ
ング法により前記多結晶シリコン膜をエツチングし、前
記多結晶シリコンからなるゲート電極４を形成する（第
２図（ａ）参照）。次に、弗酸と弗化アンモニウムの混
合溶液を用いるエツチングを行い、ゲート酸化膜２のう
ち、ゲート電極４でマスクされていない領域を除去しシ
リコン基板の開口部をつくる。次に、たとえばイオン注
入法により28Si+をエネルギー180KeV、ドーズ量１×10
15cm-2で打込み、前記開口部の表面をアモルフアス化す
る（第２図（ｂ）参照）。次に、イオン注入法により、
Ｐ型不純物ボロンを、ゲート電極４及びフイールド酸化
膜３をマスクとして、アモルフアス領域12に拡散し、ソ
ース・ドレイン領域10を形成する（第２図（ｃ）参
照）。11B+を用い、エネルギー20KeV、ドーズ量１×10
14〜１×1015cm-2とすると打込領域がアモルフアス化さ
れ、チヤンネリングがほとんど生じないため、従来法の
単結晶領域に打込む場合にくらべ約0.2μｍ接合を浅く
することができる。次に、酸化膜などの絶縁膜６をCVD
法などにより膜厚約１μｍに形成する（第２図（ｄ）参
照）。次に、絶縁膜６をCHF3などのガスを用いた反応性
イオンエツチングなどの異方性プラズマエツチング法に
よりエツチングし、ゲート電極４の側壁に絶縁膜７を残
し、拡散層10上の絶縁膜を除去する（第２図（ｅ）参
照）。次にフイールド絶縁膜3,ゲート電極４及び絶縁膜
７をマスクにしてボロンを直接シリコン基板に打込み、
比較的深い拡散層11を形成する（第２図（ｆ）参照）。
ボロンイオンを用い、エネルギー80KeV、ドーズ量５×1
015〜１×1016cm-2とすると、Rs＝80〜100Ω、Xj＝0.8
〜1.2μｍの拡散層が形成できるため、コンタクト抵抗
及びトランジスタの直列抵抗を十分小さく抑えられ、ま
た、十分深い拡散層であるためAlがつきぬけて基板とシ
ヨートすることがない。次に、中間絶縁膜９をCVD法な
どにより積層形成（第２図（ｇ）参照）した後、コンタ
クト開口、電極及び配線を形成してLDD構造を有するMIS
トランジスタがつくられる。
細に説明する。Ｎ型シリコン基板13上にゲート酸化膜２
及びフイールド酸化膜３を熱酸化により形成する。ゲー
ト酸化膜２、及びフイールド酸化膜３の膜厚は、それぞ
れ例えば900Å、及び10000Åとする。次に、前記ゲート
酸化膜２上、及びフイールド酸化膜３上に、CVD法など
により例えば膜厚6000Åの多結晶シリコン膜を形成した
後、CF4などのエツチングガスを用いたプラズマエツチ
ング法により前記多結晶シリコン膜をエツチングし、前
記多結晶シリコンからなるゲート電極４を形成する（第
２図（ａ）参照）。次に、弗酸と弗化アンモニウムの混
合溶液を用いるエツチングを行い、ゲート酸化膜２のう
ち、ゲート電極４でマスクされていない領域を除去しシ
リコン基板の開口部をつくる。次に、たとえばイオン注
入法により28Si+をエネルギー180KeV、ドーズ量１×10
15cm-2で打込み、前記開口部の表面をアモルフアス化す
る（第２図（ｂ）参照）。次に、イオン注入法により、
Ｐ型不純物ボロンを、ゲート電極４及びフイールド酸化
膜３をマスクとして、アモルフアス領域12に拡散し、ソ
ース・ドレイン領域10を形成する（第２図（ｃ）参
照）。11B+を用い、エネルギー20KeV、ドーズ量１×10
14〜１×1015cm-2とすると打込領域がアモルフアス化さ
れ、チヤンネリングがほとんど生じないため、従来法の
単結晶領域に打込む場合にくらべ約0.2μｍ接合を浅く
することができる。次に、酸化膜などの絶縁膜６をCVD
法などにより膜厚約１μｍに形成する（第２図（ｄ）参
照）。次に、絶縁膜６をCHF3などのガスを用いた反応性
イオンエツチングなどの異方性プラズマエツチング法に
よりエツチングし、ゲート電極４の側壁に絶縁膜７を残
し、拡散層10上の絶縁膜を除去する（第２図（ｅ）参
照）。次にフイールド絶縁膜3,ゲート電極４及び絶縁膜
７をマスクにしてボロンを直接シリコン基板に打込み、
比較的深い拡散層11を形成する（第２図（ｆ）参照）。
ボロンイオンを用い、エネルギー80KeV、ドーズ量５×1
015〜１×1016cm-2とすると、Rs＝80〜100Ω、Xj＝0.8
〜1.2μｍの拡散層が形成できるため、コンタクト抵抗
及びトランジスタの直列抵抗を十分小さく抑えられ、ま
た、十分深い拡散層であるためAlがつきぬけて基板とシ
ヨートすることがない。次に、中間絶縁膜９をCVD法な
どにより積層形成（第２図（ｇ）参照）した後、コンタ
クト開口、電極及び配線を形成してLDD構造を有するMIS
トランジスタがつくられる。
以上述べた本発明の方法によれば、従来困難だつたPMOS
におけるLDD最適構造の形成を半導体製造プロセスで一
般に用いられている装置、及び条件の組合せにより容易
に実現できるものである。このように本発明方法は、量
産プロセスにより適した形で素子の微細化に必要な素子
構造を形成する技術であり、半導体集積回路の微細化、
及び量産化に大きく寄与する。
におけるLDD最適構造の形成を半導体製造プロセスで一
般に用いられている装置、及び条件の組合せにより容易
に実現できるものである。このように本発明方法は、量
産プロセスにより適した形で素子の微細化に必要な素子
構造を形成する技術であり、半導体集積回路の微細化、
及び量産化に大きく寄与する。
【図面の簡単な説明】 第１図（ａ）〜（ｇ）は、従来手段による半導体装置の
製造方法を説明するための工程順の断面図。 第２図（ａ）〜（ｇ）は、本発明による半導体装置の製
造方法を説明するための工程順の断面図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜 ３……フイールド酸化膜、４……ゲート電極 5,10……浅い拡散層、６……絶縁膜 ７……側壁絶縁膜 8,11……比較的深い拡散層 ９……中間絶縁膜、12……アモルフアス領域 13……Ｎ型シリコン基板
製造方法を説明するための工程順の断面図。 第２図（ａ）〜（ｇ）は、本発明による半導体装置の製
造方法を説明するための工程順の断面図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜 ３……フイールド酸化膜、４……ゲート電極 5,10……浅い拡散層、６……絶縁膜 ７……側壁絶縁膜 8,11……比較的深い拡散層 ９……中間絶縁膜、12……アモルフアス領域 13……Ｎ型シリコン基板
Claims (6)
- 【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層をエッチングしてゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記ゲート絶縁膜をエッチングして前記半導体基板の
開口部をつくる工程と、前記半導体基板の開口部に前記
半導体基板と同じ元素イオンをイオン打ち込みすること
により、前記半導体基板の開口部をアモルファス化する
工程と、前記アモルファス化された開口部に不純物イオ
ンを注入し前記半導体基板の開口部にソース・ドレイン
領域を形成する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項２】前記半導体基板と同じ元素イオンは、シリ
コンイオンであることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - 【請求項３】前記不純物イオンは、周期律表のIII族元
素イオンであることを特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。 - 【請求項４】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に多結晶シリコン層を形成す
る工程と、前記多結晶シリコン層をエッチングしてゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記ゲート絶縁膜をエッチングして前記半導体基板の
開口部をつくる工程と、前記半導体基板の開口部に前記
半導体基板と同じ元素イオンをイオン打ち込みすること
により、前記半導体基板の開口部をアモルファス化する
工程と、前記アモルファス化された開口部に不純物イオ
ンを注入し前記半導体基板の開口部にソース・ドレイン
領域を形成する工程と、前記ゲート電極及び前記ゲート
絶縁膜上に絶縁膜を積層形成した後、異方性エッチング
により前記ゲート電極側壁に絶縁膜を残して前記ソース
・ドレイン領域上の絶縁膜を除去する工程と、前記ゲー
ト電極及び前記側壁絶縁膜をマスクとして前記不純物イ
オンと同一導電型の不純物イオンを前記半導体基板に注
入する工程と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項５】前記半導体基板と同じ元素イオンは、シリ
コンイオンであることを特徴とする特許請求の範囲第４
項記載の半導体装置の製造方法。 - 【請求項６】前記不純物イオンは、周期率表のIII族元
素イオンであることを特徴とする特許請求の範囲第５項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081531A JPH07120793B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081531A JPH07120793B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225473A JPS60225473A (ja) | 1985-11-09 |
| JPH07120793B2 true JPH07120793B2 (ja) | 1995-12-20 |
Family
ID=13748895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081531A Expired - Lifetime JPH07120793B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120793B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3530065C2 (de) * | 1984-08-22 | 1999-11-18 | Mitsubishi Electric Corp | Verfahren zur Herstellung eines Halbleiters |
| JP2706441B2 (ja) * | 1986-02-18 | 1998-01-28 | 松下電子工業株式会社 | 相補型ｍｉｓ集積回路の製造方法 |
| JPH02113538A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | Ｌｄｄｍｏｓトランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059730A (ja) * | 1983-09-13 | 1985-04-06 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-04-23 JP JP59081531A patent/JPH07120793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225473A (ja) | 1985-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2663402B2 (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| KR100234700B1 (ko) | 반도체 소자의 제조방법 | |
| JP3474589B2 (ja) | 相補型ｍｉｓトランジスタ装置 | |
| EP0164449B1 (en) | Process for producing a semiconductor integrated circuit device including a misfet | |
| JP2905808B2 (ja) | 半導体デバイスとその製造方法 | |
| JPH10189970A (ja) | 半導体素子の製造方法 | |
| KR100299553B1 (ko) | 반도체장치및그제조방법 | |
| JPH07120793B2 (ja) | 半導体装置の製造方法 | |
| JPH04259258A (ja) | Ｍｉｓ電界効果形半導体装置の製造方法 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| JPH06291181A (ja) | 半導体装置の製造方法 | |
| JP2659190B2 (ja) | 半導体装置の製造方法 | |
| JPS5837990B2 (ja) | 半導体装置の製造方法 | |
| JP2563798B2 (ja) | 半導体装置の製造方法 | |
| JP3041886B2 (ja) | 半導体装置の製造方法 | |
| JP2537649B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR940004257B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR100497221B1 (ko) | 반도체 소자의 제조 방법 | |
| JPS6410952B2 (ja) | ||
| KR920000634B1 (ko) | 모오스 트랜지스터의 제조방법 | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |