DE3530065C2 - Verfahren zur Herstellung eines Halbleiters - Google Patents

Verfahren zur Herstellung eines Halbleiters

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiters.
Aus Veröffentlichungen in
IEEE J. of Solid State Circ., Vol. SC-15, Nr. 4. Aug. 1980, pp 417-423,
IEEE Trans. on El. Dev., Vol. ED-29, Nr. 4, April 1982, pp 585-589 und
IBM Techn. Discl. Bull., Vol. 26, Nr. 12, Mai 1984, pp 6584-6586
sind Verfahren zur Herstellung von Halbleiterbauelementen, insbesondere von Feldeffekttransistoren mit isolierter Steuer- bzw. Gate-Elektrode und einer LDD-Struktur bekannt, d. h. mit einem Source- oder Drain-Bereich niedriger Dotierung. Dort ist auch beschrieben, daß die Strukturierung eines Feldeffekttransistors durch anisotropes Ätzen (RIE) vorgenommen werden kann.
Im einzelnen werden übliche Verfahren zur Herstellung eines Halbleiterbauelementes anhand von Fig. 1A bis 1C bzw. anhand von Fig. 2A bis 2D der Zeichnungen näher beschrieben.
Gemäß den schematischen Schnittdarstellungen in Fig. 1A bis 1C werden auf einem p-Typ-Substrat 1 eine Gate-isolierende Schicht 2 und eine Gate-Elektrode 3 ausgebildet. Ein n-Typ- Bereich 4 geringer Dotierung zur Bildung eines Source-Bereiches (Quelle) bzw. eines Drain-Bereiches (Senke) geringer Dotierung wird durch Ionenimplantation einer n-Typ-Verunreinigung (i) geringer Dosis bei Anlegen einer niedrigen Beschleunigungsspannung ausgebildet., wobei die Gate- Elektrode als Maske verwendet wird, wie Fig. 1A zeigt. Die Ionenimplantation kann durchgeführt werden, nachdem die Isolierschicht 2 mit Ausnahme eines Teilbereiches unter der Gate-Elektrode 3 entfernt wurde, wie Fig. 1A ebenfalls zeigt, oder durch den Film 2 hindurch, wie in Fig. 2A bis 2D dargestellt ist. Dann wird, wie Fig. 1B zeigt, eine Oxidschicht 9 nach einem LPCVD-Prozeß (Low Pressure Chemical Vapor Deposition; Auftragen durch chemische Verdampfung bei niedrigem Druck) aufgebracht. Die Schicht kann aus einem Metall mit einem hohen Schmelzpunkt, wie z. B. Wolfram, hergestellt sein, das durch Sputtern aufgebracht wird (9' in Fig. 2A bis 2D). Dann wird die Oxidschicht 9 bis auf einen Teil 10 (Fig. 1C) bzw. bis auf den leitenden Abschnitt 10' (Fig. 2A bis 2D) an einer Gate-Seitenwand durch anisotropes reaktives Ionenätzen (RIE) entfernt.
Als nächstes wird eine n-Typ-Zone 5 hoher Dotierung durch Ionenimplantation einer n-Typ-Verunreinigung (I) hoher Dosis ausgebildet, wo­ bei die Gate-Elektrode und das Oxidteil als Maske verwendet werden. Auf diese Weise wird der LDD-Aufbau ausgebildet. Darauf werden eine isolierende Schutzschicht 11 und ein Kontaktloch (Fig. 2D) ausgebildet und der Halbleiter durch eine Verdrahtung 12, die sich durch das Kontaktloch erstreckt, fertiggestellt.
Bei dem üblichen LDD-Aufbau ist es schwierig, den Zeitpunkt zu bestimmen, wann das anisotrope RIE beendet werden soll, d. h., da der Oxidteil 10 (10') an der Seitenwand in den folgenden Schritten als Maske verwendet wird, ist die Breite L des Oxidteils sehr wichtig. Wenn der Ätzvorgang nicht genau beendet wird, wird die Breite L des Oxidteils verändert, und manchmal wird sogar die Source-/Drain-Zone weggeätzt.
Wenn weiter die n-Typ-Zone 4 niedriger Dotierung z. B. durch Implantieren von Phosphor bei 1 × 1014 Ionen/cm2 unter 30 KeV ausgebildet wird, kann diese Zone nicht amorph gemacht werden. Die kristalline Struktur muß daher durch Tempern bei Hochtemperatur wiedergewonnen werden; sonst können Leckströme auftreten.
Ein derartige Tempern verhindert die Ausbildung flacher pn-Übergänge, die eine Minimierung der Größe des Halbleiters unmöglich machen.
Ein anderes Problem bei üblichen LDD-Ausbildungen, die unter Verwendung eines Oxidschichtteils an der GateSeitenwand hergestellt werden, besteht darin, daß während einer MOSFET Operation heiße Träger in den Oxidschichtteil 10 injiziert werden, woraufhin die n-Typ-Zone 4 niedriger Dotierung verarmt, wodurch ihr Widerstand vergrößert wird, was zu einer Abnahme der Transkonduktanz des Halbleiters führt. Wenn weiter versucht wird, die Größe des Halbleiters zu verkleinern, indem man die pn-Übergänge flacher macht, werden die Widerstände der Source-/Drain-Zone, der Gate- Elektrode und der Kontakte vergrößert.
Der Erfindung liegt die Aufgabe zugrunde, Verfahren zur Herstellung von Halbleitern zu schaffen, bei denen die Breite eines an einer Gate-Seitenwand ausgebildeten Oxidteils gut beeinflußbar ist.
Erfindungsgemäß wird diese Aufgabe mit einem Verfahren gemäß dem Patentanspruch 1 bzw. gemäß dem Patentanspruch 10 gelöst.
Weiterbildungen des Verfahrens nach dem Anspruch 1 ergeben sich aus den ihm nachgeordneten Unteransprüchen.
Überraschenderweise hat sich gezeigt, daß durch die Ausbildung einer leitenden Schicht über der Isolierschicht nach dem Verfahren gemäß dem Patentanspruch 1 der Ätzvorgang zum anisotropen Wegätzen von Schichtbereichen vor der nachfolgende. Ausbildung einer hochdotierten Source- /Drain-Zone leichter beherrscht und die erwünschte Breite L eines verbleibenden Schichtbereiches aus der Leitfähigkeitsschicht leichter erzielt werden kann, wie dies weiter unten noch dargelegt ist.
Bei den erfindungsgemäßen Verfahren kann der LDD-Aufbau in vorteilhafter Weise bei verhältnismäßig niedrigen Temperaturen durchgeführt werden. Vorteilhafterweise werden eine unerwünschte Abnahme der Transkonduktanz und eine Zunahme von Widerständen von Komponenten wie z. B. der Gate-Elektrode weitgehend gemindert oder verhindert.
Bevorzugte Ausführungsbeispiele der erfindungsgemäßen Verfahren sind im folgenden anhand von Fig. 3A bis 13D der Zeichnungen näher beschrieben.
In den Zeichnungen zeigen, jeweils in schematischer Schnittdarstellung,
Fig. 1A bis 1C Hauptschritte bei der Herstellung eines MOS- Feldeffekthalbleiters mit LDD-Struktur nach einem üblichen Harstellungsverfahren,
Fig. 2A bis 2D Hauptschritte bei der Herstellung eines ähnlichen Gegenstandes nach einem weiteren üblichen Herstellungsverfahren,
Fig. 3A bis 3D Hauptschritte zur Herstellung eines Halbleiters nach einem ersten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 4A bis 4D Hauptschritte zur Herstellung eines Halbleiters nach einem zweiten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 5A bis 5D Hauptschritte zur Herstellung eines Halbleiters nach einem dritten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 6A bis 6D Hauptschritte zur Herstellung eines Halbleiters nach einem vierten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 7A bis 7D Hauptschritte zur Herstellung eines Halbleiters nach einem fünften Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 8A bis 8D Hauptschritte zur Herstellung eines Halbleiters nach einem sechsten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 9A bis 9D Hauptschritte zur Herstellung eines Halbleiters nach einem siebten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 10A bis 10D Hauptschritte zur Herstellung eines Halbleiters nach einem achten Ausführungsbeispiel erfindungsgemäßer verfahren,
Fig. 11A bis 11D Hauptschritte zur Herstellung eines Halbleiters nach einem neunten Ausführungsbeispiel erfindungsgemäßer Verfahren,
Fig. 12A bis 12D Hauptschritte zur Herstellung eines Halbleiters nach einem zehnten Ausführungsbeispiel erfindungsgemäßer Verfahren und
Fig. 13A bis 13D Hauptschritte zur Herstellung eines Halbleiters nach einem elften Ausführungsbeispiel erfindungsgemäßer Verfahren.
Fig. 3A bis 3D zeigen die Schritte eines Verfahrens zur Herstellung eines Halbleiters gemäß einer ersten Ausführungsform der Erfindung. In Fig. 3A bis 3D sind die Teile, die denen in Fig. 1A bis 1C entsprechen, mit den gleichen Bezugszeichen versehen.
Weiter bezeichnet Bezugszeichen 20 eine Gate-Elektrode, bestehend aus einer Gate-Isolierschicht 2 und einer polykristallinen Siliziumschicht 3, die auf einem p-Typ-Siliziumsubstrat 1 ausgebildet ist. Eine n-Typ-Zone 4 niedriger Dotierung wird z. B. durch Implantieren von As(I)-Ionen bei einer Dosis von 4 × 1012/cm2 unter einer Beschleunigungsspannung von 35 KeV ausgebildet, wobei die Gate-Elektrode 20 als Maske verwendet wird, wie dies in Fig. 3A dargestellt ist. Auf dem Wafer wird eine Oxidschicht 11 durch LPCVD bis zu einer Dicke von 30 nm als ein Ätzunterbrecher ausgebildet, und dann wird eine polykristalline Siliziumschicht 12 mittels LPCVD auf die Oxidschicht 11 aufgebracht, wie dies in Fig. 3B dargestellt ist. Die polykristalline Siliziumschicht 12 wird dann mittels RIE anisotrop geätzt, wobei die Lichtemission davon überwacht wird, um den Endzeitpunkt zu erfassen, bei dem das polykristalline Silizium 13 nur noch an der Gate-Seitenwand übrig ist, wie dies in Fig. 3C dargestellt ist. Dann wird die Ätzunterbrecheroxidschicht 11 entfernt und eine n-Typ-Zone 5 hoher Dotierung wird durch Implantieren von As(II)-Ionen mit einer Dosis von 4 × 1015/cm2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate- Elektrode 20 und das polykristalline Silizium 13 an der Gate-Seitenwand, dessen Breite L ist, als Maske verwendet werden, wo durch sich eine LDD-Struktur ergibt, wie in Fig. 3D dargestellt. Die Anordnung wird durch Ausbilden von Kontaktfenstern und durch Hinzufügen von Verdrahtungselektroden in geeigneter Weise fertiggestellt.
Da bei dieser Ausführungsform das polykristalline Silizium 12 an der Oxidschicht 11 ausgebildet wird, die an der Siliziumfläche nach der Ionenimplantation unter Verwendung der Gate-Elektrode 20 als Maske aus­ gebildet wird und mittels RIE anisotrop geätzt wird, ist es möglich, genau den Endpunkt des Ätzens festzustellen. Hierdurch wird die Steuerbarkeit, der Breite des polykristallinen Siliziums 13 an der Gate-Seitenwand verbessert und die Gefahr des Wegätzens der Source-/Drain-Zone wird vermieden.
Bei dieser Ausführungsform wird die Breite L des polykristallinen Silizium 13 an der Gate-Seitenwand durch die Dicke der Gate-Elektrode bestimmt.
Im folgenden ist eine zweite Ausführungsform der Erfindung beschrieben. In Fig. 4A bis 4C wird nach der Ausbildung einer Gate-Isolierschicht 2 und einer polykristallinen Siliziumschicht 3 auf einem p-Typ-Siliziumsubstrat 1 eine Gate-Elektrode 30 durch Aufbringen einer Oxidschicht 21 mittels LPCVD bis zu einer Dicke von 0,1 bis 0,5 µ, (Fig. 4A) ausgebildet. Die hierauf folgenden Schritte sind die gleichen wie bei der vorangegangenen Ausführungsform, mit der Ausnahme, daß die Dicke der Gate-Elektrode größer als die der entsprechenden Ausbildung bei der vorausgegangenen Ausführungsform ist, so daß die Breite L' des polykristallinen Siliziumteils 22 an der Gate-Seitenwand größer als L ist und die Ionenimplantation mit Phosphor (II)-Ionen mit einer Dosis von 4 × 1012/cm2 unter einer Beschleunigungsspannung von 35 KeV durch die Oxidschicht 11 durchgeführt wird. In diesem Fall ist es mit der Gegenwart der Oxidschicht 11 sogar nach der Phosphorionenimplantation möglich, das polykristalline Silizium 22 an der Seitenwand durch einen weiteren anisotropen Ätzvorgang zu entfernen. Entsprechend dieser Ausführungsform kann ein Feldeffekthalbleiter mit einem p-TypKanal isolierenden Gate (MOS) durch Ändern der Leitfähigkeitstypen des Substrats und der Verunreinigung hergestellt werden.
Entsprechend diesen Ausführungsformen wird der Schritt des Ausbildens des Ätzunterbrechers, bestehend aus der Oxidschicht und dem polykristallinen Silizium verwendet und das anisotrope RIE wird in bezug hierzu durchgeführt. Es ist somit leicht möglich, den Endpunkt des Ätzens festzustellen und somit die Breite des polykristallinen Silizium an der Gate-Seitenwand zu steuern.
Fig. 5A bis 5C zeigen die Hauptschritte einer dritten Ausführungsform der Erfindung.
In Fig. 5A werden eine Gate-Isolierschicht 2 und eine polykristalline Siliziumschicht 3, die als GateElektrode dient, auf einem p-Typ- Siliziumsubstrat 1 ausgebildet, und darin werden darauf eine Isolierschicht, z. B. eine Nitridschicht 21' mittels LPCVD ausgebildet. Darauffolgend wird durch Photoätzen dieser Schichten ein Gate ausgebildet. Dann wird, wie in Fig. 5B dargestellt, ein Gate-Seitenwandteil einer Oxidschicht 15 durch eine Wärmebehandlung ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird und eine Zone 5 hoher Dotierung einer Source-/Drain-Zone wird z. B. durch Implantieren von Arsenionen (III) als Ionen mit einer Dosis von 4 × 1015/cm2 ausgebildet, wobei die Nitridschicht 14 und die Gate-Seitenwandoxidschicht 15 als Maske verwendet werden. Darauf werden, wie in Fig. 5C gezeigt, die Nitridschicht 21' und die Seitenwandoxidschicht 15 entfernt und eine Zone 4 der Source/Drain niedriger Dotierung, z. B. mittels Implantieren von Phosphorionen (IV) mit einer Dosis von 1 1013 Ionen/cm2 ausgebildet, wodurch sich eine LDD-Ausbildung ergibt.
Obwohl es nicht dargestellt ist, wird der Halbleiter durch weiteres Ausbilden einer Kontaktöffnung und das notwendige Verdrahten fertiggestellt. Wenn eine SNOS-Ausbildung (Oxidschicht + Nitridschicht) als gate-isolierende Schicht 2 verwendet wird, ist es ausreichend, den Gate-Seitenwandteil zu oxidieren. Obwohl weiter die Zone 5 hoher Dotierung vor der Ausbildung der Zone 4 niedriger Dotierung ausgebildet wird, können diese Schritte ausgetauscht werden.
Eine alternative Form der beschriebenen Ausführungsform wird im einzelnen unter Bezugnahme der Fig. 6A bis 6C beschrieben. Zuerst wird, wie in Fig. 6A gezeigt, ein Gate, bestehend aus der Gate-Isolierschicht 2 und der polykristallinen Siliziumschicht 3 auf einem p-Typ Siliziumsubstrat 1 in der gleichen Weise wie in Fig. 5A dargestellt, ausgebildet, und dann wird mittels Implantieren einer n-Typ-Verunreinigung (I) niedriger Dosis unter einer niedrigen Be­ schleunigungsspannung eine Source-/Drain-Zone 4 niedriger Dotierung ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird. Darauf wird, wie in Fig. 6B dargestellt, eine Oxidschicht 15 an einer Seitenwand des Gates ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird, und dann wird die Zone 5 hoher Dotierung durch Implantieren einer n-Typ- Verunreinigung (II) hoher Dosis ausgebildet, wobei die Nitridschicht 21' und der Oxidschichtteil 15 an der Gate-Seitenwand als Maske verwendet werden. Nachdem die Nitridschicht 14 und die Oxidschicht 15 entfernt sind, erhält man die LDDAusbildung, wie in Fig. 6C gezeigt.
Entsprechend diesen Ausführungsformen ist es nicht erforderlich, den Oxidschichtteil 15 an der GateSeitenwand vor der Ionenimplantation zu entfernen, und somit gibt es keine Verminderung der Dicke der ausgebildeten Oxidschicht (SOP).
Wie oben beschrieben, wird die Oxidschicht an der Gate-Seitenwand unter Verwendung der Isolierschicht auf dem Gate als Maske ausgebildet, und die Zone hoher Dotierung der Source-/Drain wird durch Implantieren von Verunreinigungsionen ausgebildet, wobei die Oxidschicht an der Gate- Seitenwand und die Isolierschicht auf dem Gate als Maske verwendet werden, und nachdem die Oxidschicht an der Gate-Seitenwand entfernt ist, wird die Zone niedriger Dotierung der Source/Drain durch Implantieren von Verunreinigungsionen ausgebildet. Entsprechend der anderen Ausführungsform der Erfindung wird, obwohl die Zone niedriger Dotierung durch Implantieren von Verunreinigungsionen unter Verwendung der Isolierschicht auf dem Gate als Maske ausgebildet wird, die Oxidschicht an der Gate-Seitenwand unter Verwendung der Isolierschicht auf dem Gate als Maske ausgebildet, und dann wird die Zone hoher Dotierung durch Implantieren von Verunreinigungsionen unter Verwendung dieser Oxidschicht und der Isolierschicht auf dem Gate als Maske ausgebildet. Bei dieser Anordnung kann die Ausbildung der Oxidschicht an der Gate-Seitenwand leicht gesteuert werden.
Bei einer weiteren Ausführungsform wird die Isolierschicht auf der Gate- Elektrode ausgebildet, die als ein Ätzunterbrecher für das anisotrope RIE der leitenden oder polykristallinen Halbleiterschicht dient. Daher kann der Endpunkt des Ätzens genau erfaßt werden, und somit die Breite des Teils an der Gate-Seitenwand genau gesteuert werden.
Fig. 7A bis 7D zeigen die Hauptschritte bei dieser Ausführungsform der Erfindung.
Zuerst werden, wie in Fig. 7A gezeigt, eine Gateisolierschicht 2 und eine polykristalline Gate-Elek­ trode 3 auf einem p-Typ-Siliziumsubstrat 1 ausgebildet. Dann wird eine Isolierschicht 40 darauf mittels CVD bei geringem Druck bis zu einer Dicke von 30 nm aufgebracht. Nachdem die Gate-Elektrode 3 und die Isolierschicht 40 darauf in der gewünschten Form ausgebildet sind, wird eine n--Typ-Zone 4 mittels Implantieren von z. B. Phosphorionen (P+) durch den Film 2 mit einer Dosis 2 × 1013-Ionen/cm2 unter einer Beschleunigungsspannung von 60 KeV ausgebildet, wobei die geformte Gate-Elektrode 3 und die Schicht 40 darauf als Maske verwendet werden. Dann wird, wie in Fig. 7B dargestellt, eine leitende Schicht 41, z. B. aus polykristallinem Silizium z. B. mittels LPCVD bis zu einer Dicke von 400 nm ausgebildet. Daraufhin wird, wie in Fig. 7C dargestellt, die leitende Schicht 41 an­ isotrop unter Verwendung von RIE geätzt, wobei die Lichtemission davon überwacht wird, um den Endpunkt des Ätzens zu erfassen. Nach der Erfassung des Endpunktes wird das Ätzen beendet, um einen Teil 41A der leitenden Schicht 41 an der Seitenwand des Gates ungeätzt zu belassen. Dann werden, nachdem die Isolierschicht 40 und die Gate-Isolierschicht 2, die als. Ätzunterbrecher dienen, entfernt wurden, eine n+-Typ-Zone 5 mittels Implantieren von Arsenionen (As+) mit einer Dosis von 4 × 1015 Ionen/cm2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate- Elektrode und der leitende Teil 7A als Maske dienen, wodurch sich eine LDD- Ausbildung ergibt. Darauf werden, wie in Fig. 7D gezeigt, eine isolierende Schutzschicht 11 und Kontaktlöcher ausgebildet, und eine Elektrodenverdrahtung 12 vorgesehen, wodurch der Halbleiter fertiggestellt wird.
Obwohl bei der oben beschriebenen Ausführungsform ein n-Kanal-MOS- Feldeffekthalbleiter beschrieben wird, ist die Erfindung ebenfalls für die Herstellung von p-Kanal-MOS-Feldeffekthalbleiter geeignet, indem man einfach ein n-Typ-Substrat und p-Typ-Verunreinigungsionen verwendet.
Da der leitende Schichtteil an der Gate-Seitenwand durch Ausbilden der leitenden Schicht an der Isolierschicht an der Gate-Elektrode und durch anisotropes RIE-Ätzen derselben geschaffen wird, kann der Endpunkt des Ätzens leicht festgestellt werden, und somit die Breite des leitenden Schichtteils genau gesteuert werden.
Zusätzlich wird die Möglichkeit des Wegätzens der Gate-Elektrode ausgeschlossen. Es ist weiter möglich, die Breite des leitenden Schichtteils bei irgendeinem Wert einzustellen, wodurch das Verfahren selbst einfach ist, und somit ist es möglich, eine LDD-Ausbildung in gut steuerbarer Weise zu schaffen.
Fig. 8A bis 8D zeigen die Hauptschritte einer sechsten Ausführungsform der Erfindung. Zuerst wird, wie in Fig. 8A dargestellt, eine Gate- Elektrodenschicht 50, bestehend aus einer Gate-oxidschicht 2 und einer polykristallinen Gate-Elektrode 3 auf einem p-TypSiliziumsubstrat 1 ausgebildet, und dann wird eine n--Typ-Zone 4 durch Implantieren von z. B. Phosphorionen (P+) mit einer Dosis von 1 × 1013/cm2 durch die Gate- Isolierschicht 2 bei einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode 3 als Maske verwendet wird. Dann wird, wie in Fig. 8B dargestellt, ein Metall hohen Schmelzpunkts, wie z. B. Wolfram, darauf aufgebracht, wobei z. B. eine Aufdampftechnik verwendet wird, um eine Wolframschicht 51 mit einer Dicke von 400 nm auszubilden. Dann wird, wie in Fig. 8C dargestellt, die Wolframschicht 51, mit Ausnahme eines Teils 52 davon an der Gate-Seitenwand durch anisotropes RIE entfernt, und ein Teil der dadurch offenen Oxidschicht 2 ebenfalls entfernt. Darauf wird die n+- Typ-Zone 5 durch Implantieren von Arsenionen (As+) mit einer Dosis von 4 × 1015/cm2 bei einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrodenschicht 11 und der Wolframteil 13 an der Seitenwand als Maske verwendet werden, wodurch sich eine LDD-Ausbil­ dung ergibt. Dann wird, wie in Fig. 8D gezeigt, eine isolierende Schutzschicht 11 ausgebildet, in der gewünschte Kontaktöffnungen darauffolgend ausgebildet werden. Nach dem Ausbilden der Elektrodenverdrahtung 12 ist der Halbleiter fertig.
Obwohl ein n-Kanal-MOS-Feldeffekthalbleiter beschrieben wurde, ist die Erfindung ebenfalls auf die Herstellung von p-Typ-MOS-Feldeffekthalbleitern anwendbar, die ein n-Typ-Substrat verwendet, in die p-TypVerunreinigungen implantiert werden. Weiter kann statt des Metalls mit hohem Schmelzpunkt eine Silizium-Verbindung eines derartigen Metalls verwenden werden.
Entsprechend dieser Ausführungsform ist es möglich, da der Gate-Seitenteil aus einem Metall mit hohem Schmelzpunkt oder einer Siliziumverbindung eines derartigen Metalls ausgebildet ist, einen Teil heißer Träger durch die Gate- Elektrode abzuleiten, und daher wird ein MOS-Feldeffekthalbleiter erhalten, dessen Transkonduktanz nicht durch Heißträgerinjektion verschlechtert ist.
Die Fig. 9A bis 9C stellen die Hauptschritte der siebten Ausführungsform der Erfindung dar.
Zuerst wird eine Gate-Elektrode 50, bestehend aus einer Gate-Isolierschicht 2 und einem polykristallinen Silizium 3 auf einem Siliziumsubstrat 1 ausgebildet, und dann wird eine n-Typ-Zone 4 niedriger Dotierung durch Implantieren von z. B. p-Ionen (I) einer Dosie von 1 × 1013 Ionen/cm2 durch die Gate-Isolierschicht 2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode 50 als Maske verwendet wird (Fig. 9A). Dann wird eine Pt-Schicht 51 auf dem Siliziumsubstrat 1 bis zu einer Dicke von 200 nm durch Aufdampfen (Fig. 9B) ausgebildet. Darauf wird das Substrat wärmebehandelt, um eine Siliziumverbindung des polykristallinen Siliziums 3 auszubilden (Fig. 9C). Die Pt-Schicht 51 und die gate­ isolierende Schicht 2 werden entfernt, und dann wird, nach der As (II)- Ionenimplantation mit 4 × 1015 Ionen/cm2 bei einer Beschleunigungsspannung von 50 KeV unter Verwendung einer Siliziumverbindungszone 52 der Gate- Elektrode als Maske das Substrat wärmebehandelt, um die n-Typ-Zone 5 hoher Dotierung auszubilden, wodurch sich die LDD-Ausbildung ergibt (Fig. 9D). Schließlich wird zu der Zone 5 eine Kontaktöffnung ausgebildet und die Verdrahtung dadurch vorgenommen, wodurch sich ein fertiger Halbleiter ergibt (Fig. 9E).
Bei dieser Ausführungsform dient der Seitenwandteil der Gate-Elektrode ebenfalls als Gate-Elektrode, so daß heiße Träger von der Gate-Elektrode abgeleitet werden können, wodurch verhindert wird, daß die Transkonduktanz abnimmt.
Ebenfalls umfaßt bei dieser Ausführungsform die LDDAusbildung eine Gate- Elektrode 20 aus einer Siliziumverbindung.
Eine andere Ausführungsform, bei der sowohl die GateElektrode 20 als auch die Source-/Drain-Zone als Siliziumverbindung ausgebildet sind, soll im folgenden beschrieben werden. Fig. 10A bis 10E zeigen die Hauptschritte einer achten Ausführungsform des erfindungsgemäßen Verfahrens, bei dem dies bewirkt wird.
Der in Fig. 10A gezeigte Schritt ist der gleiche wie im Falle der Fig. 9A. Nach diesem Schritt wird eine Photolackschicht 54 auf dem Siliziumsubstrat 1 ausgebildet, und ein Teil der Gate-Isolierschicht 2 an einer gewünschten Zone der Source/Drain wird entfernt, wobei die Photolackschicht 54 als Maske verwendet wird (10B). Nach der Entfernung der Photolackschicht 54 wird ein Metall 55 mit hohem Schmelzpunkt, wie z. B. Titan, bis zu einer Dicke von, 200 nm mittels Aufdampfen aufgebracht. Nachdem die Siliziumverbindung der Source-/Drain-Zone zur Schaffung von Zonen 60 und 70 aus einer Siliziumverbindung (Fig. 10C) ausgebildet ist, werden das Metall mit dem ho­ hen Schmelzpunkt (das nicht zu einer Siliziumverbindung umgewandelt wurde) und die Gate-Isolierschicht 2 entfernt. Darauf wird die Zone 5 hoher Dotierung der Source/Drain durch Implantieren von z. B. As mit 4 × 1015 Ionen/cm2 unter 50 KeV ausgebildet, wodurch sich eine LDD-Ausbildung ergibt (Fig. 10D). Auf die Wärmebehandlung folgend werden Kontaktlöcher ausgebildet und die Verdrahtung dadurch durchgeführt, wodurch sich ein fertiger Halbleiter ergibt (Fig. 10C).
Bei dieser Ausführungsform ist es möglich, zusätzlich zu den Wirkungen bei den oben beschriebenen Ausführungsformen, den Schichtwiderstand der Source- /DrainZone, in der das Metall zu einer Siliziumverbindung umgewandelt wird, zu vermindern. Wenn jedoch das Metall 55 mit hohem Schmelzpunkt rings um die Source-/Drain-Zone und die Gate-Elektrode durch Wärmebehandlung über eine beträchtliche Zeitdauer in eine Siliziumverbindung umgewandelt wird, kann das Metall übersiliziert werden, wodurch sich ein Kurzschluß zwischen der Gate-Elektrode und dem Source-/Drainergibt.
Fig. 11A bis 11E zeigen die Hauptschritte in einer weiteren Ausführungsform der Erfindung, bei der dieses Problem ausgeschlossen ist.
Fig. 11A entspricht der Fig. 10A. Nach diesem Schritt wird eine Photolackschicht 54 auf dem Siliziumsubstrat 1 ausgebildet, und während die Photolackschicht 54 als Maske verwendet wird, wird ein Teil der Gate- Isolierschicht 20 in einer gewünschten Zone der Source/Drain entfernt. Dann wird mit einer Dosis von 4 × 1015 Ionen/cm2 bei 30 KeV As (III) implantiert (Fig. 11B). Nach Entfernung der Photolackschicht 54 wird ein Metall 55 mit hohem Schmelzpunkt, wie z. B. Molybdän, mittels Aufdampfen bis zu einer Dicke von 200 nm aufgebracht. Darauf wird eine Wärmebehandlung durchgeführt. Da die Verunreinigungskonzentration der Source-/Drain-Zone, die siliziert werden soll, hoch ist, wird die Reaktionsgeschwindigkeit zur Ausbildung der Siliziumverbindung bei der Wärmebehandlung vermindert, so daß die sich ergebende Siliziumverbindung keinen Kurzschluß zwischen, der Gate- Elektrode und der Source/Drain bewirkt (Fig. 11C). Darauf wird die Molybdänschicht 55 (die nicht siliziert ist) entfernt, und As (II) bei 4 × 1015 Ionen/cm2 unter 50 KeV implantiert, um eine LDD-Ausbildung (Fig. 11D) zu erhalten. Schließlich wird das Substrat wärmebehandelt und nach dem Verdrahten durch die Kontaktlöcher der Halbleiter fertiggestellt (Fig. 11E).
Bei dieser Ausführungsform wird das Metall mit hohem Schmelzpunkt mittels Aufdampfen aufgebracht. Daher muß, da das Metall unvermeidbar auf die gesamte Oberfläche des Siliziumsubstrats aufgebracht wird, der Teil davon, der keine Siliziumverbindung ausbildet, in einem bekannten Schritt entfernt werden.
Fig. 12A bis 12F zeigen die Hauptschritte einer Ausführungsform, in der die Entfernung des Metalls mit hohem Schmelzpunkt nicht stattfindet.
Fig. 12A und 12B entsprechen den Fig. 10A bzw. 10B. Nach dem in Fig. 12B gezeigten Schritt wird die Photolackschicht 54 entfernt und dann wird eine Wolframsilizidschicht vorzugsweise auf der Source-/DrainZone mit Ausnahme eines Teils unterhalb der gate-isolierenden Schicht und auf der Gate- Elektrode durch LPCVD (Fig. 12C) aufgebracht. Darauf wird die Gate- Isolierschicht entfernt und As (II) bei 4 × 1015 Ionen/cm2 unter 50 KeV implantiert, wodurch sich eine LDD-Ausbildung ergibt (Fig. 12D). Dann wird eine Wärmebehandlung durchgeführt (Fig. 12E) und eine Kontaktöffnung ausgebildet. Nach dem Verdrahten wird der Halbleiter fertiggestellt (Fig. 12E). Somit wird entsprechend dieser Ausführungsform der Schritt des Ent­ fernens des Teils des Metalls mit hohem Schmelzpunkt, der keine Siliziumverbindung eingegangen ist, überflüssig.
Obwohl unter Bezugnahme auf die obigen Ausführungsformen n-Kanal-isolierter Gate (MOS)-Halbleiter beschrieben wurden, kann die Erfindung ebenfalls bei der Herstellung von p-Kanalisolierten gesteuerten (MOS)- Feldeffekthalbleitern angewendet werden, indem man ein n-Typ-Substrat verwendet und da hinein p-Typ-Verunreinigungen implantiert.
Entsprechend dem erfindungsgemäßen Verfahren wird der Gate-Seitenwandteil und/oder die Source-/Drain- Zone in eine Siliziumverbindung umgewandelt. Der Seitenwandteil dient daher als ein Teil der Gate-Elektrode, durch den heiße Träger abgeleitet werden, so daß eine Verminderung der Transkonduktanz des Halbleiters ausgeschlossen wird und der Schichtwiderstand der Source-/Drain-Zone, die in eine Silizium­ verbindung umgewandelt wurde, vermindert wird.
Fig. 13A bis 13D stellen die Hauptschritte einer weiteren Ausführungsform der Erfindung dar.
Wie in Fig. 13A gezeigt, wird eine Gate-Elektrode 20 auf einem p-Typ- Siliziumsubstrat 1 ausgebildet. Dann wird eine n-Typ-Zone 4 niedriger Dotierung durch Implantieren von beispielsweise P+-Ionen (I) mit 1 × 1014 Ionen/cm2 unter einer Beschleunigungsspannung von 30 KeV ausgebildet, wobei die Gate-Elektrode 20 als Maske verwendet wird. Darauf wird, wie in Fig. 13B gezeigt, die Zone 4 durch Implantation von Siliziumionen (III) mit etwa 10 × 1015 Ionen/cm2 bei einer Beschleunigungsspannung von 30 KeV amorph ausgebil­ det, um eine amorphe Zone 61 zu erhalten. Dann wird, wie in Fig. 13C dargestellt, eine Oxidschicht 19 durch LPCVD ausgebildet. Darauf, wie in Fig. 13D dargestellt, wird die Oxidschicht 19 mit Ausnahme eines Teils 19' davon an einer Seitenwand der Gate-Elektrode 20 mittels anisotropen Ätzens entfernt. Dann wird eine n-Typ-Zone 5 hoher Dotierung mittels Implantation von z. B. As+-Ionen mit 4 × 1015 Ionen/cm2 bei 50 KeV ausgebildet, wobei die Gate-Elektrode 20 und der Oxidschichtteil 19' als Maske verwendet werden, wodurch sich eine LDD-Ausbildung ergibt. Dann wird die Source/Drain-Zone durch ein Temperungsverfahren bei niedriger Temperatur, wie z. B. ein Schnelltempern, aktiviert, und danach wird, nach der Herstellung der Kontaktlöcher und der Verdrahtung dadurch der Halbleiter fertiggestellt.
Obwohl die oben beschriebene Ausführungsform der vorliegenden Erfindung in bezug auf einen n-Kanal isolierten Gate (MOS)-Feldeffekthalbleiter beschrieben wurde, ist die Erfindung ebenfalls bei einem p-Kanalisolierten Gate (MOS)-Feldeffekthalbleiter anwendbar, indem man ein n-Typ-Substrat und p-Typ-Verunreinigungsionen verwendet.
Obwohl die Source-/Drain-Zone bei der obigen Ausführungsform mittels Implantation von Siliziumionen amorph ausgebildet wird, ist es möglich, statt der Siliziumionen ein Inertgasion, wie z. B. He, Ne, Ar, Kr, Xe oder Rn, zu verwenden.
Entsprechend dieser Ausführungsform kann, da die n-Typ-Source- /Drain-Zone niedriger Dotierung mittels Ionenimplantation von Siliziuminertgas amorph ausgebildet ist, die Kristallisation durch schnelles Tempern oder Niedrigtemperaturtempern wiedergewonnen werden, und somit kann leicht ein flacher pn-Übergang realisiert werden, der bei der Minimierung der Größe des Halbleiters wirksam ist.

Claims (10)

1. Verfahren zur Herstellung eines Halbleiters durch
  • a) Ausbilden einer Gateelektrode (20; 30) auf einem Siliziumsubstrat (1) eines ersten Leitungstyps,
  • b) Ausbilden einer Source-/Drain-Zone (4) durch Ionenimplantation einer Verunreinigung eines zweiten Leitungstyps in das Substrat (1), wobei die Gateelektrode (20; 30) als Maske dient,
  • c) Ausbilden einer Isolierschicht (11) auf der Source-/Drain-Zone, (4) und der Gateelektrode (20; 30),
  • d) Ausbilden einer Leitfähigkeitsschicht (12) auf der Isolierschicht (11),
  • e) Entfernen der Leitfähigkeitsschicht (12) durch anisotropes Ätzen mit Ausnahme eines Schichtbereiches (13) längs der Seitenwände der Gateelektrode (20; 30) und
  • f) Ausbilden einer Verunreinigungszone (5) hoher Konzentration im Bereich der Source-/Drain-Zone (4) durch Ionenimplantation einer Verunreinigung vom zweiten Leitungstyp, wobei die Gateelektrode (20; 30) und der Schichtbereich (13) als Maske dienen.
2. Verfahren nach Anspruch 1, worin die Leitfähigkeitsschicht (12) aus polykristallinem Silizium gebildet wird.
3. Verfahren nach Anspruch 1, worin die Leitfähigkeitsschicht (12) aus einem Metall mit hohem Schmelzpunkt gebildet wird.
4. Verfahren nach Anspruch 1, worin die Leitfähigkeitsschicht (12) aus einer Siliziumverbindung mit einem Metall mit hohem Schmelzpunkt gebildet wird.
5. Verfahren nach einem der vorangehenden Ansprüche, worin die Isolierschicht (11) außerhalb des Schichtbereiches (13) vor Ausbildung der Verunreinigungszone (5) hoher Konzentration entfernt wird.
6. Verfahren nach einem der vorangehenden Ansprüche, worin die Gateelektrode (20; 30) mit einer Schicht (3) aus polykristallinem Silizium gebildet wird.
7. Verfahren nach einem der vorangehenden Ansprüche, worin die Gateelektrode (30) mit einer isolierenden Deckschicht (21, 21') ausgebildet wird.
8. Verfahren nach einem der vorangehenden Ansprüche, worin die Deckschicht (21) als Oxidschicht ausgebildet wird.
9. Verfahren nach einem der vorangehenden Ansprüche, worin die Deckschicht (21') als Nitridschicht ausgebildet wird.
10. Verfahren zur Herstellung eines Halbleiters durch
  • a) Ausbilden einer Gateelektrode (30) mit einer isolierenden Deckschicht (21') auf einem Siliziumsubstrat (1) eines ersten Leitungstyps,
  • b) Ausbilden einer aus einer Oxidschicht bestehenden Gate-Seitenwandschicht (15) unter Verwendung der Deckschicht (21') der Gateelektrode (30) als Maske,
  • c) Ausbilden einer Source-/Drain-Zone (5) hohem Konzentration durch Ionenimplantation einer Verunreinigung eines zweiten Leitungstyps in das Substrat (1), wobei die Deckschicht (21') der Gateelektrode (30) und die Gate-Seitenwandschicht (15) als Maske dienen,
  • d) Entfernen der Deckschicht (21') der Gateelektrode (30) und der Gate-Seitenwandschicht (15) und
  • e) Ausbilden einer Source-/Drain-Zone (4) niedriger Konzentration durch Ionenimplantation einer Verunreinigung des zweiten Leitungstyps.
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