JPS61278166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61278166A JPS61278166A JP12009285A JP12009285A JPS61278166A JP S61278166 A JPS61278166 A JP S61278166A JP 12009285 A JP12009285 A JP 12009285A JP 12009285 A JP12009285 A JP 12009285A JP S61278166 A JPS61278166 A JP S61278166A
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- electrode
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に、ライ
トリ ドープト ドレイン（以下ＬＤＤと称す）構造を
有しゲート電極、ソース・ドレインをシリサイド化した
絶縁ゲー１− （ＭＯ５）電界効果半導体装置の製造方
法に関するものである。
トリ ドープト ドレイン（以下ＬＤＤと称す）構造を
有しゲート電極、ソース・ドレインをシリサイド化した
絶縁ゲー１− （ＭＯ５）電界効果半導体装置の製造方
法に関するものである。
第５図（ａｌないしくＣ）は従来のこの種の半導体装置
の製造方法の主要段階における状態を示す断面図である
。まず、第１図（ａｌに示すようにＰ型シリコン基板１
にゲート絶縁膜２及びゲート電極３を形成し、このゲー
ト電極３をマスクとして、低加速電圧で低濃度のｎ型不
純物（１）をイオン注入することにより、ソース・ドレ
インの低濃度ｎ型領域４を形成する。次に第５図（ｂ）
に示すように、減圧ＣＶ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉ−ｔｆｏｎ：以下ＬＰＣＶＤと記す）で酸化膜９を堆
積する。さらに、第５図（Ｃ）に示すように、ＲｔＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）異方性エ
ツチングによって、デー１−側壁（ｓｉｄｅ ｗａｌｌ
）にだけ酸化膜９を残し、その後、ゲート電極３とゲ
ート側壁残部１０をマスクにして、高濃度のｎ型不純物
（ＩＩ）をイオン注入し、高濃度ｎ型領域５を形成する
ことでＬＤＤ構造が形成される。
の製造方法の主要段階における状態を示す断面図である
。まず、第１図（ａｌに示すようにＰ型シリコン基板１
にゲート絶縁膜２及びゲート電極３を形成し、このゲー
ト電極３をマスクとして、低加速電圧で低濃度のｎ型不
純物（１）をイオン注入することにより、ソース・ドレ
インの低濃度ｎ型領域４を形成する。次に第５図（ｂ）
に示すように、減圧ＣＶ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕ
ｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉ−ｔｆｏｎ：以下ＬＰＣＶＤと記す）で酸化膜９を堆
積する。さらに、第５図（Ｃ）に示すように、ＲｔＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）異方性エ
ツチングによって、デー１−側壁（ｓｉｄｅ ｗａｌｌ
）にだけ酸化膜９を残し、その後、ゲート電極３とゲ
ート側壁残部１０をマスクにして、高濃度のｎ型不純物
（ＩＩ）をイオン注入し、高濃度ｎ型領域５を形成する
ことでＬＤＤ構造が形成される。
このような従来のＬＤＤ構造では、ゲート側壁に酸化膜
を用いていたため、ＭＯＳ Ｆ ＥＴ動作中にホットキ
ャリアがドレイン側のゲート側壁の酸化膜１０に注入さ
れ、このためｎ型領域４が空乏７ｉ化し、この領域の抵
抗が上昇し、トランスコンダクタンスが劣化するという
問題点があった。また、装置が微細化するにつれて浅い
接合が要求され、この場合ソース・ドレインのシー１−
抵抗、ゲート電極抵抗及びコンタクト抵抗が上昇すると
いという問題点があった。
を用いていたため、ＭＯＳ Ｆ ＥＴ動作中にホットキ
ャリアがドレイン側のゲート側壁の酸化膜１０に注入さ
れ、このためｎ型領域４が空乏７ｉ化し、この領域の抵
抗が上昇し、トランスコンダクタンスが劣化するという
問題点があった。また、装置が微細化するにつれて浅い
接合が要求され、この場合ソース・ドレインのシー１−
抵抗、ゲート電極抵抗及びコンタクト抵抗が上昇すると
いという問題点があった。
この発明は、上記のような問題点を改善するためになさ
れたもので、トランスコンダクタンスの劣化を防止し、
ゲート電極等の抵抗を低下できる半導体装置の製造方法
を得ることを目的とする。
れたもので、トランスコンダクタンスの劣化を防止し、
ゲート電極等の抵抗を低下できる半導体装置の製造方法
を得ることを目的とする。
Ｃ問題点を解決するための手段〕
この発明にかかる半導体装置の製造方法は、ＬＤＤ構造
を有する絶縁ゲート電界効果半導体装置の製造に際し、
ゲート電極あるいは該電極及びソース・ドレインの所望
の領域をシリサイド化するようにしたものである。
を有する絶縁ゲート電界効果半導体装置の製造に際し、
ゲート電極あるいは該電極及びソース・ドレインの所望
の領域をシリサイド化するようにしたものである。
この発明においては、ゲート電極あるいは該電極及びソ
ース・ドレインの所望の領域をシリサイド化するから、
ドレイン領域から注入されたホットキャリアがシリサイ
ド化された電極から引き抜かれ、また、ソース−ドレイ
ンではシート抵抗が低下することになる。
ース・ドレインの所望の領域をシリサイド化するから、
ドレイン領域から注入されたホットキャリアがシリサイ
ド化された電極から引き抜かれ、また、ソース−ドレイ
ンではシート抵抗が低下することになる。
以下、この発明の実施例を図について説明する。
第１図（ａ）ないしくｅｌは本発明の第１の実施例によ
る半導体装置の製造方法を説明するための図である。
る半導体装置の製造方法を説明するための図である。
図中第５図と同一符号は同−又は相当部分を示し、２０
はゲート絶縁膜２と多結晶シリコン３よりなるゲート電
極、２１はシリコン表面に形成された高融点金属層、３
０は熱処理を施したときのゲ−上電極のシリサイド領域
である。
はゲート絶縁膜２と多結晶シリコン３よりなるゲート電
極、２１はシリコン表面に形成された高融点金属層、３
０は熱処理を施したときのゲ−上電極のシリサイド領域
である。
次に製作工程について説明する。
まずシリコン基板１上にゲート絶縁膜２及び多結晶シリ
コン３よりなるゲート電極２０を形成し、次にゲート電
極をマスクとして例えばＰ （Ｉ）を５０ＫｅＶの加速
電圧で、ゲート絶縁膜２を通して１×１０ 個／ｄ イ
オン注入し、低濃度ｎ型領域４を形成する（第１図（ａ
））。次にシリコン基板１上に例えば、スパッタ法で貴
金属である白金（Ｐｔ）２１を２０００人堆積する（第
１図（１）））。次に熱処理を施して、多結晶シリコン
３のみをシリサイド化する（第１図（Ｃ））。その後残
りの白金２１およびゲート絶縁膜２を除去し、その後、
ゲート電極のシリサイド領域３０をマスクとしてＡｓ（
ＩＩ）を５０ＫｅＶの加速電圧で４ Ｘ １０１５個／
−イオン注入し、熱処理を施して、高濃度ｎ型領域５を
形成して、ＬＤＤ構造を得る（第１図（ｄ））。
コン３よりなるゲート電極２０を形成し、次にゲート電
極をマスクとして例えばＰ （Ｉ）を５０ＫｅＶの加速
電圧で、ゲート絶縁膜２を通して１×１０ 個／ｄ イ
オン注入し、低濃度ｎ型領域４を形成する（第１図（ａ
））。次にシリコン基板１上に例えば、スパッタ法で貴
金属である白金（Ｐｔ）２１を２０００人堆積する（第
１図（１）））。次に熱処理を施して、多結晶シリコン
３のみをシリサイド化する（第１図（Ｃ））。その後残
りの白金２１およびゲート絶縁膜２を除去し、その後、
ゲート電極のシリサイド領域３０をマスクとしてＡｓ（
ＩＩ）を５０ＫｅＶの加速電圧で４ Ｘ １０１５個／
−イオン注入し、熱処理を施して、高濃度ｎ型領域５を
形成して、ＬＤＤ構造を得る（第１図（ｄ））。
最後に上記高濃度ｎ型領域５にコンタクト窓を開け、電
極配線すると、素子が完成する（第１図（ｅ））。
極配線すると、素子が完成する（第１図（ｅ））。
このような第１の実施例では、ゲート電極の側壁部もゲ
ート電極になりホットキャリアがこのゲート電極から引
抜かれることとなってトランスコンダクタンスの低下を
防止できる。
ート電極になりホットキャリアがこのゲート電極から引
抜かれることとなってトランスコンダクタンスの低下を
防止できる。
上記第１の実施例では、ゲート電極２０をシリサイド化
しＬＤＤ構造を形成する場合を示したが、次に、上記ゲ
ート電極２０とソース・ドレインを同時にシリサイド化
する場合の本発明の第２の実施例を以下に述べる。
しＬＤＤ構造を形成する場合を示したが、次に、上記ゲ
ート電極２０とソース・ドレインを同時にシリサイド化
する場合の本発明の第２の実施例を以下に述べる。
第２図［ａ）〜（ｅ）はこの発明の第２の実施例による
半導体装置の製造方法を説明するための図であり、図中
第１図と同一符号は同−又は相当部分を示す。
半導体装置の製造方法を説明するための図であり、図中
第１図と同一符号は同−又は相当部分を示す。
３１はレジスト膜、４０はソース・ドレインのシリサイ
ド領域である。
ド領域である。
次にこの方法について説明する。第２図（ａ）に示す工
程は第１図ｔａ＞に示す工程と同じであり、その工程の
のちシリコン基板上にレジスト膜３１を形成し、該レジ
ストＩＩ！Ｉ３１をマスクにしてソース・ドレインの所
望領域のゲート絶縁膜２を除去する（第２図（ｂ））。
程は第１図ｔａ＞に示す工程と同じであり、その工程の
のちシリコン基板上にレジスト膜３１を形成し、該レジ
ストＩＩ！Ｉ３１をマスクにしてソース・ドレインの所
望領域のゲート絶縁膜２を除去する（第２図（ｂ））。
次にレジスト膜３１を除去後、例えば、高融点金属であ
るチタン２１をスパッタ方式で２０００人堆積し、熱処
理を施して、ゲート電極２０及びソース・ドレインをシ
リサイド化する（第２図（Ｃ））。次にシリサイド化し
ていない高融点金属及びゲート絶縁膜２を除去後、例え
ばＡｓを５０ＫＧＶで４×１０ 個／ｃｉｌイオン注入
して、ソース・ドレインの高濃度領域５を形成し、ＬＤ
Ｄ構造を得る（第２図（ｄ））。最後に熱処理を行ない
、コンタクト窓を開け、電極配線すると、素子が完成す
る（第２図（ｅ））。
るチタン２１をスパッタ方式で２０００人堆積し、熱処
理を施して、ゲート電極２０及びソース・ドレインをシ
リサイド化する（第２図（Ｃ））。次にシリサイド化し
ていない高融点金属及びゲート絶縁膜２を除去後、例え
ばＡｓを５０ＫＧＶで４×１０ 個／ｃｉｌイオン注入
して、ソース・ドレインの高濃度領域５を形成し、ＬＤ
Ｄ構造を得る（第２図（ｄ））。最後に熱処理を行ない
、コンタクト窓を開け、電極配線すると、素子が完成す
る（第２図（ｅ））。
このような第２の実施例では上記第１の実施例の効果に
加え、金属シリサイド化が行なわれたソース・ドレイン
のシート抵抗を下げることができる。
加え、金属シリサイド化が行なわれたソース・ドレイン
のシート抵抗を下げることができる。
しかるにこの第２の実施例では、ソース・ドレイン及び
ゲート電極付近の高融点金属２１に熱処理を施して、シ
リサイド化する場合に、熱処理時間を長くすると、高融
点金属は反応律速である貴金属の白金、パラジウムと異
なり供給律速であるため、シリサイド化が進みすぎ、ゲ
ート電極とソース・ドレインが短絡する欠点があった。
ゲート電極付近の高融点金属２１に熱処理を施して、シ
リサイド化する場合に、熱処理時間を長くすると、高融
点金属は反応律速である貴金属の白金、パラジウムと異
なり供給律速であるため、シリサイド化が進みすぎ、ゲ
ート電極とソース・ドレインが短絡する欠点があった。
そこでこのような欠点を補った第３の実施例を以下に述
べる。
べる。
第３図ｆａｌ〜（８１はこの発明の第３の実施例による
半導体素子の製造方法を説明するための図であるり、図
中第２図と同一符号は同一または相当部分を示す。第３
図（ａ）は第２図（ａＪと同じ工程を示し、この工程の
のち、シリコン基板１上にレジスト膜３１を形成し、該
レジストＩＩ！ｉ３１をマスクにしてソース・ドレイン
の所望領域のゲート絶縁膜２を除去し、その後例えばＡ
ｓ （ＩＩ）を３０ＫｅＶで４ Ｘ Ｉ Ｑ” 個／
ｃ１１１４オン注入する（第３図（１）））。
半導体素子の製造方法を説明するための図であるり、図
中第２図と同一符号は同一または相当部分を示す。第３
図（ａ）は第２図（ａＪと同じ工程を示し、この工程の
のち、シリコン基板１上にレジスト膜３１を形成し、該
レジストＩＩ！ｉ３１をマスクにしてソース・ドレイン
の所望領域のゲート絶縁膜２を除去し、その後例えばＡ
ｓ （ＩＩ）を３０ＫｅＶで４ Ｘ Ｉ Ｑ” 個／
ｃ１１１４オン注入する（第３図（１）））。
次にレジスト膜３１を除去し、その後、例えば高融点金
属であるモリブデン２１をスパッタ法で２０００人形成
する。このようにした後に熱処理を施すと、シリサイド
化される予定のソース・ドレイン領域の不純物濃度が高
いため、シリサイド反応のスピードが遅くなり、ゲート
電極とソース・ドレインをこれらが短絡することなくシ
リサイド化できる（第３図（Ｃ））。次に、シリサイド
化していないモリブデン２１を除去し、その後例えばＡ
ｓ（■）を５０ＫｅＶで４Ｘ１０”個／−イオン注入し
、ＬＤＤ構造を得る（第３図（ｄ））。最後に熱処理を
し、コンタクト窓を開け、電極配線すると、素子が完成
する（第３図（ｅ））。
属であるモリブデン２１をスパッタ法で２０００人形成
する。このようにした後に熱処理を施すと、シリサイド
化される予定のソース・ドレイン領域の不純物濃度が高
いため、シリサイド反応のスピードが遅くなり、ゲート
電極とソース・ドレインをこれらが短絡することなくシ
リサイド化できる（第３図（Ｃ））。次に、シリサイド
化していないモリブデン２１を除去し、その後例えばＡ
ｓ（■）を５０ＫｅＶで４Ｘ１０”個／−イオン注入し
、ＬＤＤ構造を得る（第３図（ｄ））。最後に熱処理を
し、コンタクト窓を開け、電極配線すると、素子が完成
する（第３図（ｅ））。
このような第３の実施例では、上記第２の実施例の効果
に加え、ゲート電極とソース・ドレインをこれらが短絡
することなくシリサイド化できる。
に加え、ゲート電極とソース・ドレインをこれらが短絡
することなくシリサイド化できる。
しかるにこの第３の実施例では、スバフタ法を用いて、
高融点金属を堆積したため、シリコン表面全体に高融点
金属が形成され、シリサイド化した後シリサイド化して
いない高融点金属を除去しなければならない欠点があっ
た。そこで、このような欠点を補った第４の実施例を以
下に述べる。
高融点金属を堆積したため、シリコン表面全体に高融点
金属が形成され、シリサイド化した後シリサイド化して
いない高融点金属を除去しなければならない欠点があっ
た。そこで、このような欠点を補った第４の実施例を以
下に述べる。
第４図（ａ）〜（ｆ）は、この発明の第４の実施例によ
る半導体装置の製造方法を説明するための図であり、図
中第２図と同一符号は同−又は相当部分を示す。
る半導体装置の製造方法を説明するための図であり、図
中第２図と同一符号は同−又は相当部分を示す。
第４図（ａｌ、 （ｂ）は第２図（ａ）、 （ｂ）と同
じ工程を示し、この工程ののち、レジスト膜３１を除去
し、ゲート絶縁膜下を除くソース・ドレイン領域及びゲ
ート電極上に、ＬＰＣＶＤ法を用いて例えばタングステ
ンシリサイドを選択的に堆積する（第４図（Ｃ））。
じ工程を示し、この工程ののち、レジスト膜３１を除去
し、ゲート絶縁膜下を除くソース・ドレイン領域及びゲ
ート電極上に、ＬＰＣＶＤ法を用いて例えばタングステ
ンシリサイドを選択的に堆積する（第４図（Ｃ））。
この後、ゲート絶縁膜を除去し、例えばＡｓ （ｎ）を
５０ＫｅＶで４Ｘ１０１５個／ａｄ注入し、ＬＤＤ構造
を得る（第４図（ｄ））。最後に熱処理を施して（第４
図（１１１１）、コンタクト窓を開け、電極配線すると
、素子が完成する（第４図（ｅ））。
５０ＫｅＶで４Ｘ１０１５個／ａｄ注入し、ＬＤＤ構造
を得る（第４図（ｄ））。最後に熱処理を施して（第４
図（１１１１）、コンタクト窓を開け、電極配線すると
、素子が完成する（第４図（ｅ））。
このような第４の実施例では、上記第３の実施例の効果
に加え、シリサイド化されていない高融点金属を除去す
る工程が不要となる。
に加え、シリサイド化されていない高融点金属を除去す
る工程が不要となる。
なお、上記第１ないし第４の実施例はｎチャンネル絶縁
ゲー！−（ＭＯＳ）電界効果半導体装置の場合について
述べたが、もちろんＰ型基板をＮ型基板にし、注入する
Ｎ型不純物イオンをＰ型不純物イオンにすることにより
、Ｐチャンネル絶縁ゲート（ＭＯＳ）電界効果半導体装
置にも通用可能である。
ゲー！−（ＭＯＳ）電界効果半導体装置の場合について
述べたが、もちろんＰ型基板をＮ型基板にし、注入する
Ｎ型不純物イオンをＰ型不純物イオンにすることにより
、Ｐチャンネル絶縁ゲート（ＭＯＳ）電界効果半導体装
置にも通用可能である。
以上のようにこの発明にかかる半導体装置の製造方法に
よれば、ゲート電極の側壁部あるいは該側壁部及びソー
ス・ドレインをシリサイド化するようにしたので、上記
側壁部もゲート電極になってホットキャリアがこれによ
りゲート電極から引抜かれることとなってトランスコン
ダクタンスの低下を防止でき、又金属シリサイド化が行
なわれたソース・ドレインのシート抵抗を下げることが
できる効果がある。
よれば、ゲート電極の側壁部あるいは該側壁部及びソー
ス・ドレインをシリサイド化するようにしたので、上記
側壁部もゲート電極になってホットキャリアがこれによ
りゲート電極から引抜かれることとなってトランスコン
ダクタンスの低下を防止でき、又金属シリサイド化が行
なわれたソース・ドレインのシート抵抗を下げることが
できる効果がある。
第１図（ａ）〜（θ）は本発明の第１の実施例の各工程
を示す断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例をその工程順に示す断面図み、第３図（ａ）〜（
ｅ）は本発明の第３の実施例をその工程順に示す断面図
、第４図（ａ）〜（ｆ）は本発明の第４の実施例をその
工程順に示す断面図、第５図（８１〜（Ｃ）は従来のＬ
ＤＤ構造の形成方法をその工程順に説明するための図で
ある。 １・・・半導体（Ｐ型シリコン）葛磁、２・・・ゲート
絶縁膜、３・・・多結晶シリコン、４・・・低濃度イオ
ン注入（ソース・ドレイン）領域、５・・・高濃度イオ
ン注入（ソース・ドレイン）領域、２０・・・ゲート電
極、２１・・・高融点金属層−蓚榛奏→福４．２３・・
・絶縁膜、２４・・・電極配線、３０・・・ゲート電極
のシリサイド領域、３１・・・レジスト膜、４０・・・
ソース・ドレインのシリサイド領域。
を示す断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例をその工程順に示す断面図み、第３図（ａ）〜（
ｅ）は本発明の第３の実施例をその工程順に示す断面図
、第４図（ａ）〜（ｆ）は本発明の第４の実施例をその
工程順に示す断面図、第５図（８１〜（Ｃ）は従来のＬ
ＤＤ構造の形成方法をその工程順に説明するための図で
ある。 １・・・半導体（Ｐ型シリコン）葛磁、２・・・ゲート
絶縁膜、３・・・多結晶シリコン、４・・・低濃度イオ
ン注入（ソース・ドレイン）領域、５・・・高濃度イオ
ン注入（ソース・ドレイン）領域、２０・・・ゲート電
極、２１・・・高融点金属層−蓚榛奏→福４．２３・・
・絶縁膜、２４・・・電極配線、３０・・・ゲート電極
のシリサイド領域、３１・・・レジスト膜、４０・・・
ソース・ドレインのシリサイド領域。
Claims (5)
- （１）シリコン基板上にゲート絶縁膜及び多結晶シリコ
ンからなるゲート電極を形成する第１の工程、 上記シリコン基板に該電極をマスクとし該基板と異なる
導電型の不純物をイオン注入して低濃度のソース・ドレ
インを形成する第２の工程、上記電極あるいは上記電極
及び上記ソース・ドレインの所望の領域をシリサイド化
する第３の工程、 上記シリコン基板に上記シリコン基板と異なる導電型の
不純物をイオン注入して上記ソース・ドレインの高濃度
不純物領域を形成する第４の工程と、 上記シリコン基板上に絶縁膜を形成する第５の工程、 上記ソース・ドレイン高濃度領域にコンタクト窓を開孔
する第６の工程、 該コンタクト窓により電極配線する第７の工程を備えた
ことを特徴とする半導体装置の製造方法。 - （２）上記第３の工程が、上記シリコン基板上に高融点
金属層を形成する工程と、該高融点金属層を熱処理して
上記ゲート電極をシリサイド化する工程と、上記高融点
金属層のシリサイド化されていない部分を除去する工程
とからなることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）上記第３の工程が、上記シリコン基板上にレジス
ト膜を形成する工程と、該レジスト膜をマスクとしてソ
ース・ドレインの所望の領域上のゲート絶縁膜を除去す
る工程と、上記レジスト膜を除去する工程と、上記シリ
コン基板上に高融点金属層を形成する工程と、上記ゲー
ト電極と上記ソース・ドレイン付近の該高融点金属をシ
リサイド化する工程と、該高融点金属のシリサイド化さ
れなかった部分を除去する工程と、上記シリコン基板を
熱処理する工程とからなることを特徴とるする特許請求
の範囲第１項記載の半導体装置の製造方法。 - （４）上記第３の工程が、ゲート絶縁膜を選択的に除去
する工程と上記レジスト膜を除去する工程との間に上記
レジスト膜をマスクとしてソース・ドレインの所望領域
に上記シリコン基板と異なる導電型のイオンを注入する
工程を有することを特徴とする特許請求の範囲第３項記
載の半導体装置の製造方法。 - （５）上記第３の工程が、上記シリコン基板上にレジス
ト膜を形成する工程と、該レジスト膜をマスクとしてソ
ース・ドレインの所望の領域上のゲート絶縁膜を除去す
る工程と、上記レジスト膜を除去する工程と、ＬＰＣＶ
Ｄ法を用いて選択的にシリコン表面だけに高融点金属層
もしくは高融点金属シリサイド層を形成する工程と、上
記シリコン基板を熱処理する工程とからなることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12009285A JPS61278166A (ja) | 1985-06-03 | 1985-06-03 | 半導体装置の製造方法 |
| DE3530065A DE3530065C2 (de) | 1984-08-22 | 1985-08-22 | Verfahren zur Herstellung eines Halbleiters |
| US06/768,374 US4727038A (en) | 1984-08-22 | 1985-08-22 | Method of fabricating semiconductor device |
| US07/358,491 US4971922A (en) | 1984-08-22 | 1989-05-30 | Method of fabricating semiconductor device |
| US08/193,912 US5869377A (en) | 1984-08-22 | 1994-02-03 | Method of fabrication LDD semiconductor device with amorphous regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12009285A JPS61278166A (ja) | 1985-06-03 | 1985-06-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61278166A true JPS61278166A (ja) | 1986-12-09 |
Family
ID=14777707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12009285A Pending JPS61278166A (ja) | 1984-08-22 | 1985-06-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172171A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 半導体装置の製造方法 |
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
-
1985
- 1985-06-03 JP JP12009285A patent/JPS61278166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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