JPH09172171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09172171A JPH09172171A JP33230495A JP33230495A JPH09172171A JP H09172171 A JPH09172171 A JP H09172171A JP 33230495 A JP33230495 A JP 33230495A JP 33230495 A JP33230495 A JP 33230495A JP H09172171 A JPH09172171 A JP H09172171A
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート抵抗の低減。ポリシリコンのシリサイ
ド化の際の結晶の凝集の防止。ゲート電極とソース・ド
レイン領域間の短絡の防止。 【構成】 シリコン基板１上にフィールド酸化膜２、ゲ
ート絶縁膜となるシリコン窒化膜３を形成し、ポリシリ
コンからなるゲート電極４を形成する。シリコン酸化膜
の堆積とエッチバックによりゲート電極の側面にサイド
ウォール（図示なし）を形成するとともにサイドウォー
ルが形成されない部分のシリコン窒化膜３を除去する。
イオン注入によりソース・ドレイン領域６を形成した
後、サイドウォールを除去し、チタン膜７を堆積する
（ｄ）。熱処理によりチタンシリサイド膜８を形成し、
未反応のチタンを除去する（ｅ）。短時間の異方性エッ
チングにより窒化膜３上のシリサイド薄膜８ａを除去す
る（ｆ）。
ド化の際の結晶の凝集の防止。ゲート電極とソース・ド
レイン領域間の短絡の防止。 【構成】 シリコン基板１上にフィールド酸化膜２、ゲ
ート絶縁膜となるシリコン窒化膜３を形成し、ポリシリ
コンからなるゲート電極４を形成する。シリコン酸化膜
の堆積とエッチバックによりゲート電極の側面にサイド
ウォール（図示なし）を形成するとともにサイドウォー
ルが形成されない部分のシリコン窒化膜３を除去する。
イオン注入によりソース・ドレイン領域６を形成した
後、サイドウォールを除去し、チタン膜７を堆積する
（ｄ）。熱処理によりチタンシリサイド膜８を形成し、
未反応のチタンを除去する（ｅ）。短時間の異方性エッ
チングにより窒化膜３上のシリサイド薄膜８ａを除去す
る（ｆ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にソース・ドレイン領域およびポリシリ
コンゲートの表面にシリサイド膜が形成された電界効果
トランジスタの製造方法に関するものである。
方法に関し、特にソース・ドレイン領域およびポリシリ
コンゲートの表面にシリサイド膜が形成された電界効果
トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】半導体装置、特にＭＯＳ型半導体装置で
は、微細化と大規模化が急速に進められており、これに
伴ってゲート電極が微細化されるとともにその配線長さ
が長距離化している。その結果、従来のポリシリコンゲ
ートではその層抵抗が増大して配線遅れが顕著となるた
め、代わってポリシリコンとシリサイドとの積層膜であ
るポリサイドが用いられるようになってきている。微細
化に伴うもう一つの高速化の阻害要因は、ソース・ドレ
イン領域が浅接合となってその層抵抗が増大することで
ある。そこで、ゲート電極にポリサイドを用いると共に
ソース・ドレイン領域の表面にシリサイド膜を形成す
る、サリサイド（Salicide;Self-Aligned Silicide）法
と呼ばれる技術が採用されるようになってきている。
は、微細化と大規模化が急速に進められており、これに
伴ってゲート電極が微細化されるとともにその配線長さ
が長距離化している。その結果、従来のポリシリコンゲ
ートではその層抵抗が増大して配線遅れが顕著となるた
め、代わってポリシリコンとシリサイドとの積層膜であ
るポリサイドが用いられるようになってきている。微細
化に伴うもう一つの高速化の阻害要因は、ソース・ドレ
イン領域が浅接合となってその層抵抗が増大することで
ある。そこで、ゲート電極にポリサイドを用いると共に
ソース・ドレイン領域の表面にシリサイド膜を形成す
る、サリサイド（Salicide;Self-Aligned Silicide）法
と呼ばれる技術が採用されるようになってきている。
【０００３】図４（ａ）〜（ｄ）は、従来のサリサイド
法によるＭＯＳ型半導体装置の製造工程を示す工程順断
面図である。従来法では、まず、ｐ型のシリコン基板１
１上に活性領域を区画するフィールド酸化膜１２を設け
フィールド酸化膜１２より囲まれた素子領域内にゲート
絶縁膜となるシリコン酸化膜１３を形成する。シリコン
酸化膜１３上にポリシリコンからなるゲート電極１４を
形成した後全面にシリコン酸化膜１５を形成する〔図４
（ａ）〕。
法によるＭＯＳ型半導体装置の製造工程を示す工程順断
面図である。従来法では、まず、ｐ型のシリコン基板１
１上に活性領域を区画するフィールド酸化膜１２を設け
フィールド酸化膜１２より囲まれた素子領域内にゲート
絶縁膜となるシリコン酸化膜１３を形成する。シリコン
酸化膜１３上にポリシリコンからなるゲート電極１４を
形成した後全面にシリコン酸化膜１５を形成する〔図４
（ａ）〕。
【０００４】シリコン酸化膜をエッチバックしてサイド
ウォール１５ａを形成し引き続きエッチングを続けてゲ
ート電極およびサイドウォールによって保護されていな
いシリコン酸化膜１３を除去する。その後ｎ型不純物を
イオン注入してソース・ドレイン領域１６を形成する
〔図４（ｂ）〕。次に、全面にチタン膜１７を堆積し
〔図４（ｃ）〕、熱処理を行ってチタンとシリコンを反
応させチタンシリサイド膜１８を形成し、未反応のチタ
ン膜をエッチング除去する〔図４（ｄ）〕。なお、ゲー
ト電極４を形成した後、シリコン酸化膜１５を堆積する
前に、ｎ型不純物を低濃度にドープして、いわゆるＬＤ
Ｄ構造のトランジスタを形成することもよく行われてい
る。
ウォール１５ａを形成し引き続きエッチングを続けてゲ
ート電極およびサイドウォールによって保護されていな
いシリコン酸化膜１３を除去する。その後ｎ型不純物を
イオン注入してソース・ドレイン領域１６を形成する
〔図４（ｂ）〕。次に、全面にチタン膜１７を堆積し
〔図４（ｃ）〕、熱処理を行ってチタンとシリコンを反
応させチタンシリサイド膜１８を形成し、未反応のチタ
ン膜をエッチング除去する〔図４（ｄ）〕。なお、ゲー
ト電極４を形成した後、シリコン酸化膜１５を堆積する
前に、ｎ型不純物を低濃度にドープして、いわゆるＬＤ
Ｄ構造のトランジスタを形成することもよく行われてい
る。
【０００５】
【発明が解決しようとする課題】しかし、上述したサリ
サイド技術を用いても、ゲート電極の微細化が進むと十
分な厚さの金属シリサイドを形成できず、十分抵抗を下
げることが困難になる。微細化に伴い、さらに、以下に
示す二つの問題が生じる。
サイド技術を用いても、ゲート電極の微細化が進むと十
分な厚さの金属シリサイドを形成できず、十分抵抗を下
げることが困難になる。微細化に伴い、さらに、以下に
示す二つの問題が生じる。
【０００６】電界効果トランジスタの微細化に従ってゲ
ート電極が細線化するため、金属シリサイドが凝集しや
すくなる。その結果、ゲート電極上の金属シリサイドは
断線しやすくなり、ゲート抵抗が大きくなる。また、電
界効果トランジスタの微細化に従い、ゲート電極とドレ
イン領域の二つの導電体を隔てるゲート電極側壁の絶縁
膜の幅は狭くなり、ゲート電極とソース・ドレイン領域
間に、図４（ｄ）に示されるように、チタンシリサイド
薄膜１８ａが形成される、いわゆるオーバーグロースが
生じ、ゲート電極とソース・ドレイン領域の短絡事故が
発生しやすくなる。
ート電極が細線化するため、金属シリサイドが凝集しや
すくなる。その結果、ゲート電極上の金属シリサイドは
断線しやすくなり、ゲート抵抗が大きくなる。また、電
界効果トランジスタの微細化に従い、ゲート電極とドレ
イン領域の二つの導電体を隔てるゲート電極側壁の絶縁
膜の幅は狭くなり、ゲート電極とソース・ドレイン領域
間に、図４（ｄ）に示されるように、チタンシリサイド
薄膜１８ａが形成される、いわゆるオーバーグロースが
生じ、ゲート電極とソース・ドレイン領域の短絡事故が
発生しやすくなる。
【０００７】ゲート電極の低抵抗化に関しては、ゲート
電極の上面ばかりではなく側面にもシリサイド膜を形成
することが特開昭５１−２１４７７号公報により提案さ
れている。しかし、この公報による従来例では、サイド
ウォール・スペーサが用いられておらず、ソース・ドレ
イン領域とゲート電極との絶縁がゲート絶縁膜のみによ
って確保される構成となり、金属シリサイドがゲート電
極からソース領域およびドレイン領域にわたって形成さ
れて短絡故障が多発するという問題が起こる。
電極の上面ばかりではなく側面にもシリサイド膜を形成
することが特開昭５１−２１４７７号公報により提案さ
れている。しかし、この公報による従来例では、サイド
ウォール・スペーサが用いられておらず、ソース・ドレ
イン領域とゲート電極との絶縁がゲート絶縁膜のみによ
って確保される構成となり、金属シリサイドがゲート電
極からソース領域およびドレイン領域にわたって形成さ
れて短絡故障が多発するという問題が起こる。
【０００８】本発明は、上述した従来技術の問題点に鑑
みてなされたものであって、その解決すべき課題は、ゲ
ート電極の金属シリサイドの形成される面積を広くして
ゲート電極の低抵抗化を図りシリサイドの凝集の抑制を
図るとともに、ゲート電極とソース・ドレイン領域の金
属シリサイドによる短絡を防ぐことである。
みてなされたものであって、その解決すべき課題は、ゲ
ート電極の金属シリサイドの形成される面積を広くして
ゲート電極の低抵抗化を図りシリサイドの凝集の抑制を
図るとともに、ゲート電極とソース・ドレイン領域の金
属シリサイドによる短絡を防ぐことである。
【０００９】
【課題を解決するための手段】上記の課題は、（ａ）ゲ
ート電極の側面にサイドウォールを形成してソース・ド
レイン領域形成のためのイオン注入を行う、（ｂ）サイ
ドウォールを除去し、その下のゲート絶縁膜（第１の絶
縁膜）残した状態で、金属膜を堆積しシリサイド化熱処
理を行う、の手段を講じることにより解決することがで
きる。
ート電極の側面にサイドウォールを形成してソース・ド
レイン領域形成のためのイオン注入を行う、（ｂ）サイ
ドウォールを除去し、その下のゲート絶縁膜（第１の絶
縁膜）残した状態で、金属膜を堆積しシリサイド化熱処
理を行う、の手段を講じることにより解決することがで
きる。
【００１０】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 シリコン基板上に形成された素子領域にゲート絶縁
膜となる第１の絶縁膜を形成し、その上にポリシリコン
からなるゲート電極を形成する工程と、 全面に前記第１の絶縁膜とはエッチング性を異にす
る第２の絶縁膜を堆積し、これをエッチバックして前記
ゲート電極の側面に第２の絶縁膜のサイドウォールを形
成する工程と、 不純物をイオン注入して、ソース・ドレイン領域を
形成するとともに前記ゲート電極を低抵抗化する工程
と、 前記サイドウォールをエッチング除去し、全面に金
属膜を堆積する工程と、 熱処理を行って金属シリサイド膜を形成し、未反応
の金属膜をエッチング除去する工程と、を含んで構成さ
れる。
法は、 シリコン基板上に形成された素子領域にゲート絶縁
膜となる第１の絶縁膜を形成し、その上にポリシリコン
からなるゲート電極を形成する工程と、 全面に前記第１の絶縁膜とはエッチング性を異にす
る第２の絶縁膜を堆積し、これをエッチバックして前記
ゲート電極の側面に第２の絶縁膜のサイドウォールを形
成する工程と、 不純物をイオン注入して、ソース・ドレイン領域を
形成するとともに前記ゲート電極を低抵抗化する工程
と、 前記サイドウォールをエッチング除去し、全面に金
属膜を堆積する工程と、 熱処理を行って金属シリサイド膜を形成し、未反応
の金属膜をエッチング除去する工程と、を含んで構成さ
れる。
【００１１】上記構成の本発明によれば、ゲート電極の
上面と側面部をシリサイド化することができるようにな
り、ゲート電極における金属シリサイドの幅が広くな
り、金属シリサイドを上面のみに形成したゲート電極よ
りゲート電極の抵抗を小さくすることができる。さらに
ゲート電極を微細化した場合においても、金属シリサイ
ドの凝集を抑えて金属シリサイドの断線によるゲート電
極の抵抗上昇を防ぐことができる。また、本発明では、
ゲート電極の近傍を金属シリサイドが形成されにくい平
坦な絶縁膜で覆った後、金属膜の堆積とシリサイド化を
行っているので、ゲート電極とソース・ドレイン領域間
の距離を広げることができ短絡事故の発生を抑制するこ
とができる。さらに、この平坦な絶縁膜上に形成された
シリサイド膜をエッチング除去することにより、ゲート
電極とソース・ドレイン領域間の短絡をより完全に防ぐ
ことができる。
上面と側面部をシリサイド化することができるようにな
り、ゲート電極における金属シリサイドの幅が広くな
り、金属シリサイドを上面のみに形成したゲート電極よ
りゲート電極の抵抗を小さくすることができる。さらに
ゲート電極を微細化した場合においても、金属シリサイ
ドの凝集を抑えて金属シリサイドの断線によるゲート電
極の抵抗上昇を防ぐことができる。また、本発明では、
ゲート電極の近傍を金属シリサイドが形成されにくい平
坦な絶縁膜で覆った後、金属膜の堆積とシリサイド化を
行っているので、ゲート電極とソース・ドレイン領域間
の距離を広げることができ短絡事故の発生を抑制するこ
とができる。さらに、この平坦な絶縁膜上に形成された
シリサイド膜をエッチング除去することにより、ゲート
電極とソース・ドレイン領域間の短絡をより完全に防ぐ
ことができる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２は、本発明の一実施例を示す工
程順断面図である。まず、ｐ型のシリコン基板１上の所
定の領域にフィールド酸化膜２を形成して素子領域を区
画した後、素子領域にゲート絶縁膜となるシリコン窒化
膜３を７ｎｍの膜厚に形成する。次に、ＣＶＤ法により
ポリシリコンを０．２μｍの膜厚に堆積し、これをパタ
ーニングしてゲート長０．２５μｍのゲート電極４を形
成する。続いて、ＣＶＤ法により基板全面に膜厚が７０
ｎｍのシリコン酸化膜５を堆積する〔図１（ａ）〕。
て説明する。図１、図２は、本発明の一実施例を示す工
程順断面図である。まず、ｐ型のシリコン基板１上の所
定の領域にフィールド酸化膜２を形成して素子領域を区
画した後、素子領域にゲート絶縁膜となるシリコン窒化
膜３を７ｎｍの膜厚に形成する。次に、ＣＶＤ法により
ポリシリコンを０．２μｍの膜厚に堆積し、これをパタ
ーニングしてゲート長０．２５μｍのゲート電極４を形
成する。続いて、ＣＶＤ法により基板全面に膜厚が７０
ｎｍのシリコン酸化膜５を堆積する〔図１（ａ）〕。
【００１３】次に、シリコン酸化膜５に異方性エッチン
グを行い、ゲート電極４の側壁にシリコン酸化膜のサイ
ドウォール５ａを形成し、同時にゲート電極４およびサ
イドウォール５ａにより覆われていない部分のシリコン
窒化膜３を除去する。次に、基板全面にリン（Ｐ）をイ
オン注入し、シリコン基板内にソース・ドレイン領域６
を形成し、同時にゲート電極４を構成するポリシリコン
膜をｎ型化する〔図１（ｂ）〕。
グを行い、ゲート電極４の側壁にシリコン酸化膜のサイ
ドウォール５ａを形成し、同時にゲート電極４およびサ
イドウォール５ａにより覆われていない部分のシリコン
窒化膜３を除去する。次に、基板全面にリン（Ｐ）をイ
オン注入し、シリコン基板内にソース・ドレイン領域６
を形成し、同時にゲート電極４を構成するポリシリコン
膜をｎ型化する〔図１（ｂ）〕。
【００１４】次に、サイドウォール５ａを除去し〔図１
（ｃ）〕、スパッタ法により全面に膜厚８０ｎｍのチタ
ン膜７を堆積する〔図２（ｄ）〕。次に、窒素雰囲気中
にて７００℃、３０秒の熱処理を行い、チタンとチタン
膜に接しているシリコンを反応させて、チタンシリサイ
ド膜８を形成する。前記熱処理で未反応のチタン膜を除
去した後、窒素雰囲気中で９００℃、１０秒の熱処理を
行い、シリサイドを低抵抗化する〔図２（ｅ）〕。
（ｃ）〕、スパッタ法により全面に膜厚８０ｎｍのチタ
ン膜７を堆積する〔図２（ｄ）〕。次に、窒素雰囲気中
にて７００℃、３０秒の熱処理を行い、チタンとチタン
膜に接しているシリコンを反応させて、チタンシリサイ
ド膜８を形成する。前記熱処理で未反応のチタン膜を除
去した後、窒素雰囲気中で９００℃、１０秒の熱処理を
行い、シリサイドを低抵抗化する〔図２（ｅ）〕。
【００１５】次に、前記工程においてシリコン窒化膜３
上の平坦な部分に形成されたチタンシリサイド薄膜８ａ
を異方性エッチングにより除去する〔図２（ｆ）〕。異
方性エッチングの時間は、シリコン窒化膜３上に形成さ
れた薄い膜厚のシリサイド薄膜８ａを除去する時間であ
る。この時、ゲート電極４およびソース・ドレイン領域
６上のシリサイド膜８は、シリコン窒化膜３上に形成さ
れたシリサイド薄膜８ａより厚いため、十分な膜厚のシ
リサイドが残る。最後に、全面に層間絶縁膜（図示な
し）を堆積し、コンタクト孔を開孔して所要の配線を形
成する。
上の平坦な部分に形成されたチタンシリサイド薄膜８ａ
を異方性エッチングにより除去する〔図２（ｆ）〕。異
方性エッチングの時間は、シリコン窒化膜３上に形成さ
れた薄い膜厚のシリサイド薄膜８ａを除去する時間であ
る。この時、ゲート電極４およびソース・ドレイン領域
６上のシリサイド膜８は、シリコン窒化膜３上に形成さ
れたシリサイド薄膜８ａより厚いため、十分な膜厚のシ
リサイドが残る。最後に、全面に層間絶縁膜（図示な
し）を堆積し、コンタクト孔を開孔して所要の配線を形
成する。
【００１６】図３は、膜厚０．２μｍのポリシリコンに
よりゲート電極を形成した際の、本願発明と図４に示し
た従来例との、ゲート電極線幅とゲート電極の層抵抗と
の関係を示すグラフである。同図に示されるように、ゲ
ート長０．３μｍ以上で本願発明のプロセスにより形成
したゲート電極の層抵抗はシリサイド膜の幅が広くなっ
たことにより従来のプロセスにより形成したものの１／
３程度に低くなっている。また、従来プロセスにより形
成したゲート電極では、ゲート長が０．２５μｍ程度以
下になると、金属シリサイドの結晶が凝集することによ
りその層抵抗は急に高くなる。一方、本発明のプロセス
によりシリサイド化したゲート電極では、ゲート電極の
側壁部もシリサイド化することによりシリサイド化する
ポリシリコンの幅が広くなって凝集が抑制され、その結
果層抵抗の上昇も抑制される。
よりゲート電極を形成した際の、本願発明と図４に示し
た従来例との、ゲート電極線幅とゲート電極の層抵抗と
の関係を示すグラフである。同図に示されるように、ゲ
ート長０．３μｍ以上で本願発明のプロセスにより形成
したゲート電極の層抵抗はシリサイド膜の幅が広くなっ
たことにより従来のプロセスにより形成したものの１／
３程度に低くなっている。また、従来プロセスにより形
成したゲート電極では、ゲート長が０．２５μｍ程度以
下になると、金属シリサイドの結晶が凝集することによ
りその層抵抗は急に高くなる。一方、本発明のプロセス
によりシリサイド化したゲート電極では、ゲート電極の
側壁部もシリサイド化することによりシリサイド化する
ポリシリコンの幅が広くなって凝集が抑制され、その結
果層抵抗の上昇も抑制される。
【００１７】また、本発明のプロセスでは、ゲート電極
とソース・ドレイン領域とが、シリサイド膜が形成され
にくいシリコン窒化膜により平面的に分離されているた
め、両者間の短絡事故の発生は少なくなる。さらに、こ
の平坦なシリコン窒化膜上に形成されたシリサイド薄膜
はサイドウォール上に形成されたものと異なって異方性
のエッチングにより簡単に除去することができるため、
短時間のエッチングによりオーバーグロースによるゲー
ト電極とソース・ドレイン領域間の短絡を確実に防ぐこ
とができる。
とソース・ドレイン領域とが、シリサイド膜が形成され
にくいシリコン窒化膜により平面的に分離されているた
め、両者間の短絡事故の発生は少なくなる。さらに、こ
の平坦なシリコン窒化膜上に形成されたシリサイド薄膜
はサイドウォール上に形成されたものと異なって異方性
のエッチングにより簡単に除去することができるため、
短時間のエッチングによりオーバーグロースによるゲー
ト電極とソース・ドレイン領域間の短絡を確実に防ぐこ
とができる。
【００１８】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるものではなく、本願発
明の要旨から逸脱しない範囲内において適宜の変更が可
能なものである。例えば、チタンに代えコバルト（Ｃ
ｏ）、白金（Ｐｔ）を用いて金属シリサイドを形成する
ようにしてもよい。また、ゲート絶縁膜を形成するため
の絶縁膜と、サイドウォールを形成するための絶縁膜と
はエッチング性を異にしていればよいのであって、上記
実施例でのシリコン窒化膜とシリコン酸化膜との組み合
わせ以外の組み合わせも可能である。具体的には、ゲー
ト絶縁膜を形成するための材料として、酸化シリコン、
窒化シリコンまたは酸化窒化シリコン（ＳｉＯＮ）の何
れかを、またサイドウォールを形成するための材料とし
て、酸化シリコン、窒化シリコン、酸化窒化シリコン、
ＰＳＧ、ＢＰＳＧの何れかを用いることができる。
本発明はこの実施例に限定されるものではなく、本願発
明の要旨から逸脱しない範囲内において適宜の変更が可
能なものである。例えば、チタンに代えコバルト（Ｃ
ｏ）、白金（Ｐｔ）を用いて金属シリサイドを形成する
ようにしてもよい。また、ゲート絶縁膜を形成するため
の絶縁膜と、サイドウォールを形成するための絶縁膜と
はエッチング性を異にしていればよいのであって、上記
実施例でのシリコン窒化膜とシリコン酸化膜との組み合
わせ以外の組み合わせも可能である。具体的には、ゲー
ト絶縁膜を形成するための材料として、酸化シリコン、
窒化シリコンまたは酸化窒化シリコン（ＳｉＯＮ）の何
れかを、またサイドウォールを形成するための材料とし
て、酸化シリコン、窒化シリコン、酸化窒化シリコン、
ＰＳＧ、ＢＰＳＧの何れかを用いることができる。
【００１９】
【発明の効果】本発明によれば、ゲート電極の上部と側
面部をシリサイド化することにより、ゲート電極におけ
る金属シリサイドの幅が広くなり、従来の金属シリサイ
ドを上部のみに有するゲート電極よりゲート電極の抵抗
を小さくできる。また、本発明によれば、ゲート電極を
微細化した場合においても、シリサイド化されるポリシ
リコンの幅が広くなったことにより、シリサイドの凝集
による断線を抑えてゲート電極の抵抗上昇を防ぐことが
できる。また、本発明では、ゲート電極の近傍を金属シ
リサイドが形成されにくい平坦な絶縁膜で覆った後、シ
リサイド化を行っているので、ゲート電極とソース・ド
レイン領域間の距離を大きくすることができ短絡事故の
発生を抑制することができる。さらに、未反応の金属膜
の除去後に異方性のエッチングを行うようにすれば、短
時間のエッチングにより絶縁膜上のシリサイド薄膜を簡
単に除去することができ短絡事故の発生をより確実に防
ぐことができる。
面部をシリサイド化することにより、ゲート電極におけ
る金属シリサイドの幅が広くなり、従来の金属シリサイ
ドを上部のみに有するゲート電極よりゲート電極の抵抗
を小さくできる。また、本発明によれば、ゲート電極を
微細化した場合においても、シリサイド化されるポリシ
リコンの幅が広くなったことにより、シリサイドの凝集
による断線を抑えてゲート電極の抵抗上昇を防ぐことが
できる。また、本発明では、ゲート電極の近傍を金属シ
リサイドが形成されにくい平坦な絶縁膜で覆った後、シ
リサイド化を行っているので、ゲート電極とソース・ド
レイン領域間の距離を大きくすることができ短絡事故の
発生を抑制することができる。さらに、未反応の金属膜
の除去後に異方性のエッチングを行うようにすれば、短
時間のエッチングにより絶縁膜上のシリサイド薄膜を簡
単に除去することができ短絡事故の発生をより確実に防
ぐことができる。
【図１】本発明の一実施例の製造方法を説明するための
工程順断面図の一部。
工程順断面図の一部。
【図２】本発明の一実施例の製造方法を説明するため
の、図１の工程に続く工程での工程順断面図。
の、図１の工程に続く工程での工程順断面図。
【図３】本発明の効果を説明するためのゲート線幅と層
抵抗との関係を示すグラフ。
抵抗との関係を示すグラフ。
【図４】従来例の工程順断面図。
１、１１ シリコン基板 ２、１２ フィールド酸化膜 ３ シリコン窒化膜 ４、１４ ゲート電極 ５、１３、１５ シリコン酸化膜 ５ａ、１５ａ サイドウォール ６、１６ ソース・ドレイン領域 ７、１７ チタン膜 ８、１８ チタンシリサイド膜 ８ａ、１８ａ チタンシリサイド薄膜
Claims (5)
- 【請求項１】 （１）シリコン基板上に形成された素子
領域にゲート絶縁膜となる第１の絶縁膜を形成し、その
上にポリシリコンからなるゲート電極を形成する工程
と、 （２）全面に前記第１の絶縁膜とはエッチング性を異に
する第２の絶縁膜を堆積し、これをエッチバックして前
記ゲート電極の側面に第２の絶縁膜のサイドウォールを
形成する工程と、 （３）不純物をイオン注入して、ソース・ドレイン領域
を形成するとともに前記ゲート電極を低抵抗化する工程
と、 （４）前記サイドウォールをエッチング除去し、全面に
金属膜を堆積する工程と、 （５）熱処理を行って金属シリサイド膜を形成し、未反
応の金属膜をエッチング除去する工程と、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第（２）の工程において、サイドウ
ォールの形成後引き続きエッチバックを行ってゲート電
極およびサイドウォールによって保護されていない第１
の絶縁膜を除去することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記第（５）の工程の後に、前記第１の
絶縁膜上に形成された金属シリサイド膜をエッチング除
去する工程が付加されていることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜がシリコン酸化膜、シ
リコン窒化膜またはシリコン酸化窒化膜の中の何れかで
あり、前記第２の絶縁膜がシリコン酸化膜、シリコン窒
化膜、シリコン酸化窒化膜、ＰＳＧ膜またはＢＰＳＧ膜
の中の何れかであることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項５】 前記金属膜が、チタン（Ｔｉ）膜、コバ
ルト（Ｃｏ）膜または白金（Ｐｔ）膜の中の何れかある
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230495A JPH09172171A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230495A JPH09172171A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172171A true JPH09172171A (ja) | 1997-06-30 |
Family
ID=18253470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33230495A Pending JPH09172171A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067309A1 (en) * | 1999-04-28 | 2000-11-09 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a field effect transistor |
| JP6237974B1 (ja) * | 2017-04-19 | 2017-11-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278166A (ja) * | 1985-06-03 | 1986-12-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0479375A (ja) * | 1990-07-23 | 1992-03-12 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1995
- 1995-12-20 JP JP33230495A patent/JPH09172171A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278166A (ja) * | 1985-06-03 | 1986-12-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0479375A (ja) * | 1990-07-23 | 1992-03-12 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067309A1 (en) * | 1999-04-28 | 2000-11-09 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a field effect transistor |
| JP6237974B1 (ja) * | 2017-04-19 | 2017-11-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO2018193550A1 (ja) * | 2017-04-19 | 2018-10-25 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| TWI666691B (zh) * | 2017-04-19 | 2019-07-21 | 日商三菱電機股份有限公司 | 半導體裝置及其製造方法 |
| CN110506324A (zh) * | 2017-04-19 | 2019-11-26 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US10879367B2 (en) | 2017-04-19 | 2020-12-29 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
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