DE19524027C2 - Halbleitervorrichtung und zugeordnetes Herstellungsverfahren - Google Patents

Halbleitervorrichtung und zugeordnetes Herstellungsverfahren

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Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleitervorrichtung und ein zugeordnetes Herstellungsverfahren und im besonderen auf eine mit hoher Geschwindigkeit betreibbare Halbleitervorrichtung und ein zugeordnetes Herstellungsverfahren.
In den letzten Jahren, in denen im Hinblick auf die hohe Integration von integrierten Halbleiterschaltungen ein Fortschritt erzielt wurde, werden die Elemente in einer beachtlich miniaturisierten Struktur gebildet. Bei diesen Elementen trittspeziell bei einem MISFET-Transistor (Metall- Isolator-Silizium-Feldeffektransistor) ein Problem hinsichtlich eines Durchgriffphänomens zwischen einer Source- Elektrode und einer Drain-Elektrode aufgrund eines durch einen kurzen Kanal bedingten Effekt auf. Zum Umgehen dieses Problems wird üblicherweise eine LDD-Struktur (Struktur mit niedriger Drain-Dotierung) vorgeschlagen.
Im folgenden wird ein LDD-strukturierter MOSFET-Transistor (Metalloxid-Silizium-Feldeffekttransistor) unter Bezug auf die Fig. 20 erläutert, von dem als Stand der Technik relativ zu der vorliegenden Erfindung ausgegangen wird, vergleiche dazu:
"1993 Symposium on VLSI Technology, Y. Mii, et al.: "High Performance 0.1 µm MOSFET's with 10 ps/stage Delay (85K) at 1.5 V Power Supply", Kyoto, Seiten 91 & 92, 1993.
Dieser MOSFET-Transistor wird in der folgenden Weise gebildet.
Zu Beginn wird auf einem Silizumsubstrat 1 ein aus einer Feldoxidschicht aufgebauter Element-Isolationsbereich 2 gebildet, sowie eine Gateoxidschicht 5 und eine Gateschicht 6 aus polykristallinem Silizium (im folgenden als Polysilizium bezeichnet). Ferner wird auf der Gate-Polysiliziumschicht 6 eine SiO2-Schicht 7 gebildet. Dann werden BF2-Ionen in das Substrat 1 implantiert, und zwar unter Bedingungen, bei denen eine Beschleunigungsspannung 20 KeV beträgt und eine Dosis in der Größenordnung von ungefähr 1 × 1014 cm-2 liegt, so daß ein LDD-strukturierter Bereich 4b gebildet wird, in den Ionen mit niedriger Konzentration implantiert sind. Hiernach wird eine SiO2-Schicht auf der gesamten Fläche des Substrates in einer Dicke von 100 nm aufgebracht, und nachfolgend werden SiO2- Seitenwände 10 mit einer Breite von 100 nm an den Seitenflächen der Gate-Polysiliziumschicht 6 auf beiden Seiten gebildet, indem die SiO2-Schicht mit 100 nm Dicke unter Einsatz eines RIE-Verfahrens (Reactive IonEtching reactives Ionenätzen) gebildet. Weiterhin werden die BF2-Ionen mit einer Beschleunigungsspannung von 30 KeV und mit einer Dosis in der Größenordnung von 1 × 1015 cm-2 implantiert, wodurch ein Bereich 4a gebildet wird, in dem Ionen in einer hohen Konzentration implantiert sind. Anschließend werden die durch ein Ionenimplantierungsverfahren eingeführten Verunreinigungen bei 1000°C über 10 sek. hinweg durch Einsatz eines RTA-Verfahrens (Rapid-Thermal-Anneal-Verfahren, Verfahren mit schnellem thermischem Glühen) aktiviert, so daß eine diffundierte Source-/Drainschicht entsteht. Anschließend wird eine hochschmelzende Metallschicht, beispielsweise ein Ti-Schicht, auf der gesamten Fläche des Substrates mit Hilfe eines Sputter-Verfahrens aufgebracht, und anschließend erhält man ein Titansilizid durch eine Reaktion mit dem Silizium des Substrates im Rahmen des RTA-Verfahrens. Hiernach wird das nicht reagierte zurückbleibende Titan durch eine Sulfat- Wasserstoff-Peroxid-Wasser-Serienbehandlung entfernt. Mit den obigen Prozessen wird eine Metallsilizidschicht 4c selektiv gebildet, und zwar lediglich auf dem Bereich 4a, der mit hoher Konzentration ionenimplantiert ist und bei dem die Substratfläche freiliegt. Schließlich wird eine Zwischenschicht-Isolationsschicht 8 auf der Fläche des Substrates 1 aufgebracht und eine Öffnung für den Kontakt gebildet. Anschließend wird eine Source-/Drain-Elektrode 9 verdrahtet, wodurch der MOSFET-Transistor fertig hergestellt wird.
Mit diesem LDD-strukturierten MOSFET-Transistor wird das Ziel verfolgt, ein elektrisches Feld der Drain-Elektrode abzubauen, indem ein Bereich mit in geringer Konzentration implantierten Ionen in einem Source-Drain-Kanalbereich gebildet eine Haltespannung erhöht und zudem der Kurzkanaleffekt vermieden wird. Weiter wird zum Herabsetzen des Widerstandes die Metallsilizidschicht 4c mit geringem Widerstand auf der Fläche der diffundierten Source-/Drain-Schicht 4a gebildet.
Hierbei hängt die Vorgehensweise zum Eindämmen des obigen Kurzkanaleffektes in einem hohen Umfang von einer Übergangstiefe des Bereichs 4b mit niedriger Konzentration ab, und der Kurzkanaleffekt kann tendentiell eingedämmt werden, wenn der Übergang flach verläuft. Wie oben jedoch beschrieben, ist es in dem Fall, in dem die Source-Elektrode und die Drain- Elektrode durch die Ionenimplantation und die Diffusion gebildet werden, schwierig, sowohl den Übergang flacher auszubilden als auch die Verunreinigungskonzentration höher zu wählen. Demnach nimmt ein parasitärer Widerstand des Bereichs 4b mit niedriger Konzentration zu, und die Stromtreiberfähigkeit (Treiberfähigkeit) wird herabgesetzt. Dies bedeutet, daß bei der LDD-Struktur in dem Fall, in dem versucht wird, den Kurzkanaleffekt einzudämmen, eine Verschlechterung der Stromtreiberfähigkeit unvermeidbar ist.
Umgekehrt tritt dann, wenn eine höhere Stromtreiberfähigkeit angestrebt wird, ein Problem im Hinblick auf die Zunahme des Kurzkanaleffektes auf.
In dieser Hinsicht wurde kürzlich eine in der Fig. 21 gezeigte SPDD-Struktur (Solid Phase Diffused Drain, Drain mit diffundierter fester Phase) vorgeschlagen, und zwar zum Bilden einer Schicht, die als Quelle für eine Diffusion durch Feststoffe dient, beispielsweise einer BSG-Schicht, auf der Gate-Elektrodenseitenwand 10 und zum Bilden einer flachen Source-/Drain-Diffusionsschicht mit hoher Konzentration durch deren Diffusion mit fester Phase. Mit diesem SPDD- strukturierten MOSFET-Transistor läßt sich im Vergleich zu der gebräuchlichen LDD-Struktur ein flacherer Source-/Drain- Bereich mit geringerem Widerstand verwirklichen. Jedoch besteht das Problem, daß die Reduzierung des Widerstands nicht ausreichend ist, wenn eine Gatelänge von 0,2 µm oder weniger vorliegt.
Ferner wurde zum Verbessern des Hot-Carrier-Widerstandes vorgeschlagen, die Leiterseitenwände so auszubilden, daß sie in direkten Kontakt zu einem oberen Abschnitt eines Bereichs mit geringer Konzentration in dem LDD-strukturierten MOSFET- Transistor treten. Selbst in MOSFET-Transistoren mit dieser Struktur weist der LDD-strukturierte Bereich mit geringer Konzentration einen hohen Widerstand auf, und die obenerwähnte Leiterseitenwand wirkt sich weder auf den Kurzkanaleffekt noch auf die Stromtreiberfähigkeit aus. Demnach besteht immer noch ein Problem, daß die Verschlechterung der Stromtreiberfähigkeit unvermeidbar ist, wenn versucht wird, den Kurzkanaleffekt einzudämmen.
Ferner wurde, wie in Fig. 22A gezeigt ist, zum Reduzieren des Widerstandes der Gate-Polysiliziumschicht 6 ein Versuch unternommen, dann, wenn die Metallsilizidschicht auf der Source- und der Drain-Elektrode gebildet wird, dieselbe Metallsilizidschicht 4c auch auf der Gatefläche zu bilden. In diesem Fall nimmt jedoch der Widerstand der Metallsilizidschicht bei einer Reduzierung der Breite der Gate-Polysiliziumschicht 6 zu. Die Fig. 22B zeigt ein Beispiel für die Abhängigkeit eines TiSi2 Flächenwiderstandes (= Widerstand/Schichtdicke) von einer Polysiliziumbreite. Es ist zu erkennen, daß dann, wenn die Breite der Polysiliziumschicht 6 2,0 µm oder weniger beträgt, der Flächenwiderstand langsam anzusteigen beginnt, jedoch unterhalb von 0,5 µm abrupt ansteigt.
Dieses Phänomen wird als Feinverdrahtungseffekt bezeichnet und stellt ein großes Problem im Hinblick auf das Bilden der Metallsilizidschicht auf der Siliziumschicht dar, die von einer Gate-Elektrode oder einer Source-/Drain-Elektrode ausgeht.
Zum Vermeiden dieses Feinverdrahtungseffekts wird untersucht, wie sich die Metallschicht anstelle der Metallsilizidschicht in einem Abschnitt mit einer geringen für eine Reaktion zur Verfügung stehenden Größe einsetzen läßt, beispielsweise in einem Gate-Abschnitt. Die Metallschicht weist im Vergleich zu der Polysiliziumschicht einen geringeren Widerstand auf, und es ist wünschenswert, daß im Hinblick auf die Stromtreiberfähigkeit die Metallschicht in der Halbleitervorrichtung eingesetzt wird. Jedoch wird das Metall durch eine Säure geätzt, und demnach besteht ein Problem dahingehend, daß eine Behandlung mit einer Lösung, die eine Säure enthält, so wie in der Sulfat-Wasserstoff-Peroxid- Wasser-Serie zum Abschälen des Resists nach dem Bilden der Metallschicht, nicht durchgeführt werden kann. Aus diesem Grund ist es schwierig, die Metallschicht anstelle der Metallsilizidschicht einzusetzen. Eine erste Aufgabe der vorliegenden Erfindung, die in Hinblick auf diese Umstände konzipiert wurde, besteht darin, eine Halbleitervorrichtung und ein zugeordnetes Herstellungsverfahren zu schaffen, mit der sich ein Kurzkanaleffekt eindämmen läßt und eine größtmögliche Stromtreiberfähigkeit erzielen läßt.
Gemäß dem ersten Aspekt der vorliegenden Erfindung, wird eine Halbleitervorrichtung geschaffen, enthaltend:
  • a) ein Halbleitersubstrat 11,
  • b) eine Gate-Isolationsschicht 13a, die auf der Oberfläche des Substrates 11 gebildet ist;
  • c) eine Gate-Elektrode 13b, 13c, 13d, die auf dem Gate- Isolationsfilm 13a gebildet ist;
  • d) eine Seitenwand-Isolationsschicht 14, die entlang einer Seitenwand der Gate-Isolationsschicht 13a und der Gate- Elektrode 13b, 13c, 13d gebildet ist;
  • e) eine Seitenwand-Leiterschicht 15, die angrenzend zu der Seitenwand-Isolationsschicht 14 gebildet ist;
  • f) einen Source-Drain-Bereich 16, der in den Seitenwand- Leiterfilmen 15 auf beiden Seiten der Gate-Elektrode 13b, 13c, 13d gebildet ist, in einem Oberflächenbereich des Substrates unterhalb der Seitenwand-Leiterschicht 15 und in einem Oberflächenbereich des Substrates 11, das an die Seitenwand-Leiterschicht 15 angrenzt,
Gemäß einem ersten Modus einer Halbleitervorrichtung nach dem ersten Aspekt der vorliegenden Erfindung weist eine Verunreinigungskonzentration eines Source-/Drain-Bereichs in Richtung der Tiefe eines Substrats, wobei die Fläche einer Seitenwand-Leiterschicht als Startpunkt dient, eine derartige Verteilung auf, daß die Verunreinigungskonzentration an einer vorbestimmten Tiefe maximal wird, jedoch in einem Abschnitt abnimmt, der tiefer als ein Punkt liegt, in dem diese maximale Konzentration erzielt wird. Demnach liegen, wobei ein Widerstand zunimmt, Bereiche, in denen die Verunreinigungskonzentration 4 erheblich abnimmt und, die wie bei einer LDD-Struktur durch einen Ionenimplantationsschritt ausgehend von der Substratoberfläche gebildet werden, nicht in einer Seitenwand-Leiterschicht und in einer mit Verunreinigungen diffundierten Schicht in der Nachbarschicht einer Gate-Elektrode unterhalb dieser Leiterschicht. Demnach nimmt die Breite eines Strompfades für einen Drain-Strom ausgehend von einem Bereich mit niedrigem Widerstand aber hoher Verunreinigungskonzentration (Source-/Drain-Bereich) zu einer Seitenwand-Leiterschicht hin zu, und eine Stromtreiberfähigkeit wird erhöht. Ferner wird die Diffusionsschicht in der Nachbarschaft der Gate-Elektrode nicht tief in das Substrat hinein ausgebildet, und ein Kurzkanaleffekt kann eingedämmt werden.
Gemäß einem zweiten Modus wird eine Übergangstiefe, die einen großen Einfluß auf den Kurzkanaleffekt ausübt, auf 100 nm oder weniger eingestellt, und eine Konzentration eines Schnittstellenbereichs zwischen dem Substrat und der Seitenwand-Leiterschicht, der den Kurzkanaleffekt beeinflußt, wird in der Größenordnung von 3 × 1019 cm-3 oder höher eingestellt, was bisher nicht möglich war, wodurch eine hohe Stromtreiberfähigkeit möglich wird, während der Kurzkanaleffekt eingedämmt wird. Ferner nimmt in derselben Weise wie in der Halbleitervorrichtung gemäß dem ersten Modus der Strompfad in seiner Breite zu, und mit dieser Zunahme läßt sich auch die Stromtreiberfähigkeit erhöhen.
Gemäß einem dritten Modus ist es möglich, eine hohe Treiberfähigkeit und eine hohe Geschwindigkeit zu erzielen, die sich nicht mit konventionellen LDD- und SPDD- strukturierten Halbleitervorrichtungen erzielen läßt, und zwar auf Grund der Gewährleistung eines breiten Strompfades mit einem niedrigen spezifischen Widerstand.
Gemäß einem vierten Modus wird ein Source-/Drain-Bereich mit niedrigem Widerstand gebildet, der sich in einen Randabschnitt einer Gate-Isolationsschicht erstreckt.
Gemäß einem fünften Modus wird ein möglicherweise auftretender Leckstrom eingedämmt, und zwar auch in einem Source-Drain- Bereich, der getrennt von einer Gate-Elektrode ausgebildet ist.
Gemäß einem sechsten Modus wird eine monokristalline Halbleiterschicht als Leiterschicht eingesetzt, und durch diesen Einsatz ist eine kristalline Eigenschaft hervorragend, und der Widerstand wird erheblich niedriger. Wird diese monokristalline Schicht auf einer amorphen Siliziumschicht gebildet, so läßt sich eine Übergangstiefe einer Diffusionsschicht ausreichend steuern, und demnach läßt sich eine gewünschte Treiberfähigkeit und ein Widerstandswert erzielen, die einem Kurzkanaleffekt entgegenwirken.
Gemäß einem siebten Modus wird eine polykristalline Halbleiterschicht mit vielfältigen Einsatzmöglichkeiten eingesetzt und eine Vereinfachung des Prozesses wird erzielt.
Gemäß einem achten Modus wird eine Metallschicht als Leiterschicht benützt, und der Widerstand läßt sich weiter reduzieren.
Gemäß einem neunten Modus wird eine Metallsilizidschicht auf der Fläche des Source-/Drain-Bereichs gebildet, und mit dieser Ausbildung läßt sich ein Source-/Drain-Widerstand herabsetzen.
Gemäß einem zehnten und elften Modus kann ein Feinverdrahtungseffekt vermieden werden, und eine Zunahme eines Gate-Widerstands kann eingedämmt werden, wodurch die Stromtreiberfähigkeit zunimmt.
Gemäß einem zwölften und dreizehnten Modus liegt die Gate­ länge der Gate-Elektrode in einem Bereich von 0,6 µm oder darunter, und als Ergebnis eines Tests hat sich gezeigt, daß die Zunahme des Gate-Widerstands eingedämmt werden kann, ohne daß eine Einwirkung aufgrund des Feinverdrahtungseffekts eintritt.
Gemäß dem zweiten Aspekt der vorliegenden Erfindung wird ein Herstellungsverfahren für eine Halbleitervorrichtung geschaffen, die folgende Schritte enthält:
  • a) Bilden einer Gate-Isolationsschicht 51 auf der Oberfläche eines Halbleitersubstrates;
  • b) Bilden einer Gate-Elektrode 53, die auf der Gate- Isolationsschicht 51 gebildet wird;
  • c) Bilden einer Seitenwand-Isolationsschicht 54 entlang einer Seitenwand der Gate-Isolationsschicht 51 und der Gate-Elektrode 53 durch Ausführen eines anisotropen Ätzens nach dem Bilden einer Isolationsschicht auf der gesamten Oberfläche des Halbleitersubstrates;
  • d) Bilden einer Seitenwand-Leiterschicht 55 zentriert (cent) zu der Seitenwand-Isolationsschicht 51 durch Ausführen des anisotropen Ätzens nach Bilden einer Leiterschicht auf der gesamten Oberfläche des Halbleitersubstrates;
Gemäß einem ersten Modus eines Verfahrens zum Herstellen einer Halbleitervorrichtung nach einem zweiten Aspekt der vorliegenden Erfindung wird der Source-/Drain-Bereich unterhalb der Seitenwand-Leiterschicht mit einer Festphasen- Diffusion gebildet, ausgehend von der Seitenwand- Leiterschicht, wobei keine tiefe Ausbildung in der Substrat erfolgt, wodurch es möglich ist, den Kurzkanaleffekt einzudämmen. Weiterhin fließt aufgrund der Tatsache, daß die Seitenwand-Leiterschicht ein Teil des Source-/Drain-Bereichs wird, der elektrische Strom zwischen der Source-Elektrode und der Drain-Elektrode über eine größere Querschittsfläche, wodurch sich eine Reduzierung des Widerstands in dem Source- /Drain-Bereich ergibt. Hierdurch ist wiederum eine Erhöhung der Stromtreiberfähigkeit möglich.
Gemäß einem zweiten Modus wird der Source-/Drain-Bereich mit niedrigem Widerstand so ausgebildet, daß er sich an den Randbereich der Gate-Isolationsschicht erstreckt, wodurch eine besonders hohe Treiberfähigkeit erzielt wird.
Gemäß einem dritten Modus wird eine Dicke der Seitenwand- Isolationsschicht im wesentlichen gleich einer Diffusionslänge entlang der Seitenrichtung gewählt, und demnach wird der Source-/Drain-Bereich mit niedrigem Widerstand so gebildet, daß er sich zu dem Randabschnitt der Gate-Isolationsschicht erstreckt, wodurch eine hohe Stromtreiberfähigkeit erzielt wird.
Gemäß einem vierten Modus wird die Metallsilizidschicht auf der Fläche des Source-/Drain-Bereichs gebildet, mit dem Ergebnis, daß sich ein Source-/Drain-Widerstand reduzieren läßt, während die Stromtreiberfähigkeit zunimmt.
Gemäß einem fünften Modus wird die Leiterschicht auf der gesamten Fläche des Substrats in einem amorphen oder polykristallinen Zustand gebildet. Im Fall des amorphen Zustands können aufgrund der Tatsache, daß sich die Tiefe der Diffusionsschicht ausreichend steuern läßt, sowohl eine gewünschte Treiberfähigkeit als auch ein Widerstand erzielt werden, die gegen den Kurzkanaleffekt wirken. Ferner ergibt sich im Fall des polykristallinen Zustands eine verbesserte Eigenschaft im Hinblick auf die Einfachheit des Prozesses.
Gemäß einem sechsten Modus wird die Verunreinigung der Leiterschicht zugesetzt, bevor ein anisotropes Ätzen durchgeführt wird. Demnach wird dann, wenn Ionen zum Bilden des Source-/Drain-Bereichs implantiert werden, eine Verunreinigungskonzentration in der Leiterschicht viel höher, und reicht aus, um eine Verunreinigungskonzentration in dem Source-/Drain-Bereich unterhalb der Leiterschicht, die durch einen Diffusionsvorgang erzielt wird, zu übersteigen. Demnach läßt sich die hohe Stromtreiberfähigkeit erzielen.
Gemäß einem siebten und achten Modus kann vermieden werden, daß ein Metall-Gate in einer Peroxid-Wasser-Lösungs-Abfolge zum Entfernen eines Resists aufgelöst wird, wobei eine Kohlenstoffschicht als Maske dient. Demnach kann ein Gate- Metall eingesetzt werden, und eine Zunahme des Gate- Widerstands kann vermieden werden. Dies wiederum ermöglicht die Zunahme der Stromtreiberfähigkeit. Da die Ionen über die Kohlenstoffschicht implantiert werden, kann eine Diffusionsschicht mit einem flachen Übergang gebildet werden, ohne eine Implantierungsenergie herabzusetzen, und der Kurzkanaleffekt läßt sich regulieren.
Weitere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung in Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1A und 1B Diagramme, die jeweils einen Aufbau einer ersten Ausführungsform einer Halbleitervorrichtung gemäß einer ersten Erfindung zeigen;
Fig. 2A bis 2D Querschnittsansichten, die den Herstellungsprozeß entsprechend einer ersten Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Erfindung darstellen;
Fig. 3A-3D beispielhafte Hilfsdiagramme für die Erklärung von Problemen, die beim Stand der Technik auftreten;
Fig. 4A-4D kennzeichnende Hilfsdiagramme für die Erklärung eines Defekts bei der in Fig. 2A-2D gezeigten Ausführungsform;
Fig. 5 ein kennzeichnendes Hilfsdiagramm für die Erklärung des Defekts der in Fig. 2A-2D Ausführungsform;
Fig. 6 ein kennzeichnendes Hilfsdiagramm zum Erklären des Defekts bei der in Fig. 2A-2D gezeigten Ausführungsform;
Fig. 7 eine Querschnittsansicht zum Verdeutlichen eines Aufbaus einer zweiten Ausführungsform der Halbleitervorrichtung gemäß der ersten Erfindung;
Fig. 8A-8D Querschnittsansichten gemäß einem Herstellungsprozeß entsprechend der zweiten Ausführungsform des Verfahrens zum Herstellen der Halbleitervorrichtung nach der zweiten Erfindung;
Fig. 9A und 9B grafische Hilfsdarstellungen zum Erläutern eines Defekts bei der Ausführungsform, die das Ergebnis einer Messung einer Verunreinigungsverteilung in Tiefenrichtung zeigen;
Fig. 10 eine Draufsicht zum Darstellen der Halbleitervorrichtung gemäß der in Fig. 7 gezeigten Ausführungsform;
Fig. 11 ein kennzeichnendes Hilfsdiagramm zum Erklären des Effekts bei der in Fig. 7 gezeigten Ausführungsform;
Fig. 12 ein kennzeichnendes Diagramm, das die Abhängigkeit einer Gate-Länge von einem S-Faktor der Halbleitervorrichtung gemäß der in Fig. 7 gezeigten Ausführungform zeigt;
Fig. 13 ein kennzeichnendes Diagramm, das die Abhängigkeit einer Gate-Spannung von einem Drain-Strom und einer wechselseitigen Leitfähigkeit in der Halbleitervorrichtung gemäß der in Fig. 7 gezeigten Ausführungsform darstellt;
Fig. 14A und 14B kennzeichnen die Diagramme zum Darstellen einer Drainspannungs-Abhängigkeit des Drain-Stroms in der Halbleitervorrichtung nach der in Fig. 7 gezeigten Ausführungsform;
Fig. 15 ein kennzeichnendes Diagramm zum Darstellen einer Abhängigkeit des effektiven Kanals von einer Schwellwertspannung in der Halbleitervorrichtung gemäß der in Fig. 7 gezeigten Ausführungsform;
Fig. 16 ein kennzeichnendes Diagramm zum Darstellen der Abhängigkeit des effektiven Kanals von dem Maximalwert des wechselseitigen Leitwerts der Halbleitervorrichtung der in Fig. 7 gezeigten Ausführungsform;
Fig. 17A-17D Querschnittsansichten zum Darstellen eines Herstellungsprozeß in einer dritten Ausführungsform des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der zweiten Erfindung;
Fig. 18A-18C Querschnittsansichten zum Darstellen des Herstellungsprozesses in seiner dritten Ausführungsform für die Halbleitervorrichtung gemäß der ersten Erfindung;
Fig. 19A-19D Querschnittsansichten zum Darstellen eines Herstellungsprozesses in seiner vierten Ausführungsform gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Erfindung;
Fig. 20 eine Querschnittsansicht eines MOSFET-Transistors auf der Grundlage einer gebräuchlichen LDD-Struktur;
Fig. 21 eine Querschnittsansicht eines MOSFET-Transistors auf der Grundlage einer gebräuchlichen SPDD-Struktur;
Fig. 22A und 22B erläutern die Hilfsdiagramme zum Erklären von Problemen, wie sie bei gebräuchlichen MOSFET-Transistoren auftreten.
Die Fig. 1A und 1B zeigen eine Anordnung einer ersten Ausführungsform einer Halbleitervorrichtung gemäß einer ersten Erfindung. Die Halbleitervorrichtung in dieser Ausführungsform wird als ein MOSFET-Transistor klassifiziert. Die Fig. 1A zeigt eine Draufsicht auf diesen. Die Fig. 1B zeigt eine Querschittsansicht der Halbleitervorrichtung, die im wesentlichen entlang der an der Linie A-A in Fig. 1A ausgerichteten Schnittebene geschnitten ist. Die Halbleitervorrichtung dieser Ausführungsform ist so aufgebaut, daß eine Gate-Isolationsschicht 13a auf der Fläche eines Halbleitersubstrats 11 gebildet wird, wobei Isolationselemente aus einer Feldoxidschicht 12 vorgesehen sind und eine Polysiliziumschicht 13b, einer Gate-Elektrode, die aus einer Titansilizidschicht 13c und einer Nitritschicht 13d gebildet ist, auf dieser Gate-Isolationsschicht 13a gebildet werden. Anschließend werden Seitenwand-Isolationsschichten 14 entlang der Seitenabschnitte der Gate-Isolationsschicht 13a und der Gate-Elektrode 13 gebildet, und Seitenwand-Leiterschichten (z. B., Siliziumschichten) 15 werden benachbart zu den Seitenwand-Isolationsschichten 14 gebildet. Weiterhin werden Source-/Drain-Bereiche 16 auf der Fläche des Halbleitersubstrats 11 auf beiden Seiten der Leiterschicht 15 gebildet, sowie entlang der Seitenwand-Leiterschichten 15, so daß die Gate-Elektrode 13 zwischen diesen in Sandwich-Struktur ausgebildet wird. Metallsilizidschichten werden auf der Oberfläche der Source-/Drain-Bereiche gebildet.
Dann weist eine Konzentration von Verunreinigungen in Tiefenrichtung des Substrats 11 einen Maximalwert in einer vorbestimmten Tiefe auf, wobei die Oberfläche der Seitenwand- Leiterschicht 15 als Startpunkt dient, und die Verunreinigung wird so implantiert, daß ihre Konzentration in einem Bereich abnimmt, der tiefer als diese vorbestimmte Tiefe liegt. Es ist zu erwähnen, daß die Source-/Drain-Bereiche 16a in der Nachbarschaft der Gate-Elektrode 13 in dem Halbleitersubstrat 11 durch Diffusion ausgehend von den Leiterschichten 15 gebildet werden, und die Seitenwand-Isolationsschichten 14 werden eng ausgebildet, so daß deren Dicke im wesentlichen mit einer Länge der Seitendiffusion übereinstimmt. Bei dieser Halbleitervorrichtung fließt dann, wenn bei Anschalten des MOSFET-Transistors ein Kanal gebildet wird, ein elektrischer Strom zwischen den Source-/Drain-Bereichen 16 über die Seitenwand-Leiterschichten 15.
Es ist zu erwähnen, daß die in Fig. 1A durch gestrichelte Linien umgebenden Bereiche diejenigen Bereiche sind, in denen dieselben Schichten gebildet wurden, wie die Seitenwand- Leiterschichten 15, die entlang der Seitenwände der Gate- Elektrode vorgesehen sind.
Nach dem Bilden der Seitenwand-Leiterschichten ergibt sich, daß ein leitender Pfad zwischen den Source- und Drain- Bereichen entsteht, da die Seitenwand-Leiterschichten außen umgebend zu dem Gate-Abschnitt 13 gebildet sind. Das Unterbinden dieser Leitung bringt das Entfernen mindestens eines Teils der Seitenwand-Leiterschichten innerhalb der Bereich a, b durch Ätzen, beispielsweise mit einem RIE- Verfahren, usw. mit sich. Ferner kann zum Unterbinden der Leitung auf der Seite eines Gate-Kontaktes zumindest ein Teil eines Teilbereiches c, der unmittelbar gegenüber dem Bereich a liegt, entfernt werden.
Die Halbleitervorrichtung dieser Ausführungsform kann so strukturiert sein, daß die Source-/Drain-Bereiche 16a in der Nähe der Gate-Elektrode 13 in dem Halbleitersubstrat 11 durch Diffusion von Verunreinigungen ausgehend von den Seitenwand- Leiterschichten 15 gebildet werden, und demnach weist die Konzentration der Verunreinigungen ihren Maximalwert bei einer vorgegebenen Tiefe, gemessen von der Fläche der Seitenwand- Leiterschicht 15 auf, wobei diejenigen Abschnitte, die tiefer als die vorbestimmte Tiefe liegen, keinen weiteren Maximalwert aufweisen. Dieses bedeutet, daß in einem Abschnitt, der tiefer als die vorbestimmte Tiefe liegt, die Verunreinigungskonzentration abnimmt oder einen konstanten Wert annimmt. Entsprechend ist es anders als bei einem Ionenimplantationsverfahren möglich, ausgehend von der Substratoberfläche, das bei den gebräuchlichen LDD- strukturierten MOSFET-Transistoren eingesetzt wird, eine flache Übergangsschicht mit hoher Konzentration in unmittelbarer Nähe der Gate-Elektrode zu erhalten. Ferner werden die Seitenwand-Isolationsschichten 14 eng ausgebildet, so daß deren Dicke im wesentlichen der Länge der Breitendiffusion entspricht, und demnach kann eine effektive Kanallänge im wesentlichen mit einer Breite der Gate-Elektrode übereinstimmen. Hierdurch ist es möglich, einen Kurzkanaleffekt einzudämmen. Der diffundierte Schichtbereich 16a in der Nähe der Gate-Elektrode 13 weist eine höhere Konzentration auf als der entsprechende diffundierte Bereich mit niedriger Konzentration bei der gebräuchlichen LDD- Struktur (4b in Fig. 20), und die Seitenwand-Leiterschicht 15 kann auch im Hinblick auf eine Querschnittsflächengröße eines Strompfades vergrößert werden, aufgrund der Ausbildung der Source- und der Drain-Elektrode. Hierdurch läßt sich ein Widerstand reduzieren, und eine Stromtreiberfähigkeit wird größer als beim Stand der Technik.
Ferner ist es durch geeignetes Steuern der Höhe der Seitenwandleiter 15 und der Energie der Ionenimplantation möglich, das Erzeugen eines Leckstromes zwischen dem Substrat 11 und der Silizidschicht 19 zu unterbinden, was dann auftreten kann, wenn die Silizidschicht 19 die Diffusionsschicht 16 ersetzt und in die Diffusionsschicht während der Bildung der Silizidschicht 19 vorsteht. Dies führt zu keiner Einbuße der Stromtreiberfähigkeit.
Es ist zu erwähnen, daß die Gate-Elektrode 13 bei der oben erörterten Ausführungsform eine Stapelstruktur aufweist, die aus der Polysiliziumschicht 13b besteht, sowie der Titansilizidschicht 13c und der Nitridschicht 13d. Derselbe Effekt läßt sich jedoch mit einer Gate-Elektrode auf der Grundlage einer Einlagenstruktur erzielen.
Im folgenden wird eine erste Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Erfindung erörtert, unter Bezug auf die Fig. 2A-2D. Gemäß dem Herstellungsverfahren in dieser Ausführungsform, wird die in Fig. 1 dargestellte Halbleitervorrichtung hergestellt.
Zu Beginn wird, wie in Fig. 2A gezeigt ist, die Feldoxidschicht 12 auf der Oberfläche des Siliziumsubstrates 11 vom n-Typ durch ein LOCOS-Verfahren (Local Oxidation of Silicon) gebildet usw., und die als Gate-Isolationsschicht dienende Oxidschicht 13a, die Polysiliziumschicht 13b, die Titansilizidschicht 13c und die Nitridschicht 13d werden nacheinander auf der Oberfläche des Substrates 11 gebildet. Hiernach wird ein Resist-Muster 3 auf einem Bereich gebildet, in dem eine Gate-Elektrode gebildet werden muß. Hierbei wird die Oxidschicht 13a durch thermische Oxidation gebildet, während die Polysiliziumschicht 13b mit einer Dicke von 350 nm durch ein CVD-Verfahren (Chemical Vapor Deposition) aufgebracht wird. Die Titansilizidschicht 13d wird so gebildet, daß eine nicht gezeigte Titanschicht in einer Dicke von 100 nm auf der Oberfläche der Polysiliziumschicht 13b durch ein Sputter-Verfahren aufgebracht wird, wobei die Polysiliziumschicht 13 und die Titanschicht miteinander durch ein RTA-Verfahren reagieren (Rapid Thermal Anneal). Die Nitridschicht 13d wird durch das CVD-Verfahren oder dergleichen gebildet, nachdem die Titanschicht entfernt wurde, die nicht reagierte und bei der Silizifikation zurückblieb. Weiterhin wird das Resist-Muster 3 durch einen fotolithographischen Prozeß auf einer vorgegebenen Gate-Fläche gebildet.
Nachfolgend durchlaufen, wie in Fig. 2B gezeigt ist, mit dem Resist-Muster 3 als Maske die Nitridschicht 13d, die Titansilizidschicht 13c, die Polysiliziumschicht 13b und die Gate-Isolationsschicht 13a der Reihe nach eine Strukturierung, so daß der Gate-Abschnitt 13 entsteht. Dann werden nach dem Entfernen des Resist-Musters 3 die aus Siliziumnitrid aufgebauten Gate-Seitenwandschichten 14 entlang der Seitenwände des Gate-Abschnittes 13 gebildet, und die als Seitenwand-Leiterschichten dienenden monokristallinen Siliziumschichten werden benachbart zu den Gate- Seitenwandschichten 14 gebildet. Die Gate-Seitenwandschicht 14 werden entlang der Gate-Seitenwände durch anisotropes Ätzen gebildet, beispielsweise einem RIE-Verfahren (Reactive Ion Etching), indem eine Nitridschicht mit einer Dicke von 20 nm auf der Oberfläche des Substrates 11 durch das CVD-Verfahren oder dergleichen gebildet wird. Ferner einhält das Bilden der monokristallinen Siliziumschicht 15 die Schritte des Entfernens einer natürlichen Oxidschicht auf der Substratoberfläche durch eine Behandlung mit verdünnter Flußsäure, wonach eine amorphe Siliziumschicht mit einer Dicke von 200 nm durch ein LPCVD-Verfahren (Niederdruck-CVD- Verfahren) aufgebracht wird und hiernach das anisotrope Ätzen, beispielsweise das RIE-Verfahren, durchgeführt wird, wonach eine thermische Behandlung bei 600°C über zwei Stunden in einer inaktiven Gasatmosphäre erfolgt, z. B. ein Nitrikgas oder dergleichen, wodurch diese monokristallin von einer Kontaktfläche mit dem Substrat wird.
Die Dicke der Seitenwand-Leiterschicht 15 wird geeignet gewählt, so daß sie optimal einer gewünschten MOSFET- Charakteristik entspricht. Der Kurzkanaleffekt kann auch durch das Erhöhen der Dicke derselben eingedämmt werden.
Anschließend werden nach dem Implantieren von BF2-Ionen in die Oberfläche des Halbleitersubstrates 11 und weiterhin in die monokristalline Siliziumschicht 15 die implantierten Ionen aktiviert, indem die thermische Behandlung durch ein RTA- Verfahren bei 1000°C über 10 sek. erfolgt, wodurch die Source-/Drain-Diffusionsschichten 16 gebildet werden. Hierbei werden die Implantierungsenergie und eine Dosis beim Implantieren der Ionen auf vorgegebenen Werten gehalten, um die Erzeugung des Leckstroms im Zusammenhang mit einer Dicke der Silizidschicht zu vermeiden, so daß ein Fließen des Leckstroms zwischen der nachfolgend gebildeten Silizidschicht 19 und dem Substrat aufgrund des Vorstehens der Silizidschicht 19 in die Diffusionsschicht 16 vermieden wird. Beispielsweise beträgt die Implantierungsenergie 30 keV, die Dosis 4 × 1015 cm-2 und die Tiefe der Diffusionsschicht 100 nm. Nachfolgend wird die Titanschicht mit 20 nm auf der gesamten Fläche durch das Sputter-Verfahren aufgebracht. Bei dieser Gelegenheit wird, obgleich eine Flußsäure-Serienbehandlung als Vorbehandlung durchgeführt wird, die Titansilizidschicht der Gate-Elektrode durch die mit Nitridsiliziumschicht 13d und die Seitenwand 14 geschützt, und demnach wird sie nicht geätzt. Nachfolgend reagieren die Titanschicht und das Siliziumsubstrat wechselseitig durch das RTA-Verfahren, wodurch die Titan-Silizidschicht 19 mit einer Dicke in der Größenordnung von 50 nm (Fig. 2C) gebildet wird. Demnach wird die Source-Elektrode und die Drain-Elektrode so gebildet, daß sie nicht in der Nähe der Titansilizidschicht der Gate- Elektrode liegen, und die Erzeugung des Leckstroms läßt sich hierdurch vermeiden.
Nachfolgend wird, wie in Fig. 2C gezeigt ist, eine Zwischenschicht-Isolationsschicht 17 auf der Oberfläche aufgebracht, und Kontaktöffnungen für die Source-Elektrode und die Drain-Elektrode werden gebildet. Anschließend werden Verbindungen 18 für die Source-Elektrode und die Drain- Elektrode gebildet, wodurch der MOSFET-Transistor dieser Ausführungsform fertiggestellt wird. Es ist zu erwähnen, daß die Seitenwand-Isolationsschicht 14 so gebildet werden, daß deren Dicken im wesentlichen mit der Länge der Seitendiffusion übereinstimmen.
Gemäß dem Herstellungsverfahren dieser Ausführungsform, kann eine solche Struktur geschaffen werden, daß die Diffusionsschicht 16a in der Nähe der Gate-Elektrode durch Verunreinigungs-Diffusion ausgehend von den Seitenwand- Leiterschichten 15 gebildet werden, und demnach weist die Konzentration von Verunreinigungen den Maximalwert bei der vorbestimmten Tiefe, ausgehend von der Oberfläche der Seitenwand-Leiterschicht 15 auf, wobei in dem Abschnitt, der tiefer als der vorbestimmte Wert liegt, kein anderer Maximalwert auftritt. Demnach exsistieren, anders als bei dem für gebräuchliche LDD-strukturierte MOSFET-Transistoren eingesetzten Ionenimplantations-Verfahren, keine Bereich mit niedriger Konzentration an der Substratoberfläche in der Nähe der Gate-Elektrode. Dies bedeutet, daß die flache Übergangsschicht 16a mit der hohen Konzentration gebildet werden kann, und die Seitenwand-Isolationsschichten 14 werden eng gebildet, so daß deren Dicken im wesentlichen gleich der Länge der Seitendiffusion sind. Demnach kann die effektive Kanallänge im wesentlichen gleich der Breite der Gate- Elektrode sein, und es ist möglich, den Kurzkanaleffekt einzudämmen und die hohe Treiberfähigkeit zu erhalten. Ferner weist der Diffusionsschicht-Bereich 6a in der Nähe der Gate- Elektrode 13 eine höhere Konzentration auf als der Diffusionsschicht-Bereich (4b in Fig. 20) mit niedriger Konzentration bei gebräuchlichen LDD-Strukturen, und die Seitenwand-Leiterschicht 14 kann auch im Hinblick auf die Querschnittsflächengröße des Strompfades verbreitert werden, aufgrund der Ausbildung der Source-Elektrode und der Drain- Elektrode. Der Widerstand läßt sich hierdurch reduzieren, und die elektrische Stromtreiberfähigkeit kann verbessert werden.
Ferner werden die Höhe der Seitenwand-Leiterschicht 15 und Ionenimplantierungsenergie geeignet angepaßt, und es ist demnach möglich, das Entstehen des Leckstromes zwischen dem Substrat 11 und der Silizidschicht 19 aufgrund der Tatsache, daß die Silizidschicht 19 beim Bilden der Silizidschicht 19 in die Diffusionsschicht vorsteht, vermieden werden.
Es ist zu erwähnen, daß die Gate-Elektrode die Schichtstruktur aufweist, die in der oben beschriebenen Ausführungsform aus der Polysiliziumschicht 13b, der Titansilizidschicht 13c und der Nitridschicht 13d besteht. Es ist jedoch möglich, den bei der obigen Drain-Struktur auftretenden Effekt zu erzielen, wenn eine Gate-Elektrode mit einer Einlagenstruktur aufgebaut wird.
Es ist zu erwähnen, daß die Bildung der monokristallinen Seitenwand 15, die in Fig. 2B gezeigt ist, den Gebrauch der amorphen Siliziumschicht in der oben beschriebenen Ausführungsform bedingt, jedoch kann ein Eindämmeffekt des oben erwähnte Kurzkanaleffektes selbst dann erzielt werden, wenn anstelle dieses amorphen Siliziums das Polysilizium benützt wird.
Weiterhin können die Source-/Drain-Diffusionsschichten auch dadurch gebildet werden, daß die Verunreinigungen implantiert werden, wenn die amorphe Siliziumschicht zum Bilden der Seitenwände 15 aufgebracht wird, wobei die Diffusion durch das Durchführen der Wärmebehandlung ausgelöst wird. In diesem Fall nehmen dann, wenn die Ionen in den Source-/Drain- Diffusionsschichten aktiviert werden, die von den Seitenwandsiliziumschichten 15 ausgehenden Diffusionen durch das Durchführen der Wärmebehandlung durch den Einsatz des RTA- Verfahrens zu, und der Eindämmeffekt für den Kurzkanaleffekt wird, wie sich beobachten läßt, reduziert, wenn sich die Diffusionen hierbei tief in das Substrat erstrecken. Andererseits läßt sich jedoch das Ausbreiten der Diffusion durch das Durchführen der folgenden Prozesse vermeiden. Dies bedeutet, daß nach dem Aufbringen einer nicht dotierten Siliziumschicht 15 auf der gesamten Oberfläche die Ionen mit einer Dosis in der Größenordnung 1016 cm-2 und einer Beschleunigungsspannung von 30 keV implantiert werden. Nachfolgend wird die Wärmebehandlung durchgeführt, wobei als Bedingungen eine thermische Behandlungstemperatur auf eine vergleichsweise niedrige Temperatur von 900°C oder weniger eingestellt wird und eine thermische Behandlungszeit auf eine vergleichsweise lange Zeit von 20 sek. oder mehr eingestellt wird. Somit läßt sich unter derartigen Niedertemperatur- Langzeit-Bedingungen ein Verteilen der Verunreinigungskonzentration in der Siliziumschicht 15 vereinheitlichen, ohne daß eine Diffusion der Verunreinigungen in das Substrat auftritt. Hiernach werden die Seitenwandsiliziumschichten 15 durch das RIE-Verfahren und dergleichen gebildet, und nachfolgend werden die Ionen in deren Außenseitenabschnitte implantiert, wodurch die Source- und die Drain-Elektrode zusammen mit den flachen Bereichen unter den Seitenwänden durch die thermischen Prozesse bei einer hohen Temperatur im Rahmen des RTA-Verfahrens oder dergleichen innerhalb einer kurzen Zeitdauer gebildet werden. Hierdurch wird die Verunreinigung beim Aufbringen der amorphen Siliziumschicht zum Bilden der Seitenwände 15 implantiert, und die Diffusion wird durch die Wärmebehandlung ausgelöst. In diesem Fall ist es möglich, daß die Diffusionsschichten in der nähe der Gate-Elektrode flache Übergänge aufweisen, und demnach wird kein Lecken im Hinblick auf das Substrat erzeugt, selbst wenn die Verunreinigungen mit einer hohen Konzentration implantiert werden. Weiterhin wird eine Übergangstiefe durch das Bilden der Diffusionsschichten auf der frei zugänglichen Substratoberfläche nur durch das Ionenimplantieren gesteuert, wodurch es möglich ist, das Lecken im Hinblick auf das Substrat ausreichend zu regulieren.
Entsprechend dem Prozeß der oben beschriebenen Ausführungsform werden die Ionen nach dem Kristallisieren der amorphen Siliziumschicht 15 implantiert, jedoch können die Schichten 15 nach dem Ionenimplantieren kristallisiert werden. Bei dieser Behandlung wird ein Verunreinigungsprofil der Seitenwand- Siliziumschichten nach dem Implantieren der Ionen flacher ausgebildet als in dem Fall, in dem die Ionen nach dem Kristallisieren implantiert werden. Dann entsteht auch ein flacher Übergang desjenigen Bereiches, der durch eine Festphasendiffusion ausgehend von der Seitenwand- Siliziumschicht gebildet wird, und demnach ist diese Vorgehensweise wirkungsvoll im Hinblick auf das Eindämmen des Kurzkanaleffektes. Dies ist auf die Tatsache zurückzuführen, daß die Gitterstrukturen des amorphen Siliziums irregulär angeordnet sind, und demnach dringen die implantierten Ionen nicht tief in die Schicht ein. Weiterhin werden gemäß dem Verfahren zum Herstellen des MOSFET-Transistors dieser Ausführungsform wie sie oben beschrieben ist die Titansilizidschicht 13c und der Gate-Abschnitt 13 anders als im Stand der Technik, zunächst der Strukturierung in eine Gate-ähnliche Anordnung unterworfen, nachdem sie auf der gesamten Oberfläche des Substrats 11 gebildet wurden, und demnach läßt sich das Auftreten des Feinverdrahtungseffekts vermeiden, wobei zudem eine Qualität der Titansilizidschicht 13c gleichmäßig gehalten wird. Demnach läßt sich der Widerstand reduzieren, und die Stromtreiberfähigkeit kann auch angehoben werden. Ferner ist es möglich, die Silizidschichtdicke auf der Gate-Elektrode festzulegen, ohne auf die Restriktion Rücksicht nehmen zu müssen, die sich aus der Zunahme des Leckstroms ergibt, so wie in dem Fall, in dem die Silizidschicht dick auf den flachen Source-/Brain- Diffusionsschichten gebildet wird.
Der Grund, warum das Auftreten des Feinverdrahtungseffekts gemäß dem Stand der Technik bei der oben beschriebenen Ausführungsform eingedämmt wird, soll anhand einer Vielzahl von Tests erklärt werden, die von den Erfindern dieser Anmeldung durchgeführt wurden, und nachfolgend erfolgt eine genaue Beschreibung.
Zunächst zeigen die Fig. 3A, 3B, 3C Übersichtsdiagramme, die jeweils die Oberfläche der TiSi2-Schicht der Gate- Elektrode während des Beobachtens der Oberfläche unter Einsatz des Transmissions-Elektronenmikroskops darstellen, wobei sich die Gate-Länge des in Fig. 22A gezeigten üblichen MOSFET- Transistors gemäß der Folge 0,4 µm, 0,2 µm, 0,1 µm verändert. Wie in den Fig. 3A-3C gezeigt ist, nehmen bei einer Reduktion der Breite der Polisiliziumschicht kleinere Teilchen unter den kristallinen Partikeln aus TiSi2 zu. Es ist auch bekannt, daß die Dicke der auf dem Polysilizium 6 gebildeten TiSi2-Schicht in dem Randabschnitt zu dem Polysilizium kleiner ist, als in dem mittleren Abschnitt. Die nachfolgende Tatsache ist auch aus einem Beugungsterz von Elektronenstrahlen bekannt. Die kristallinen Partikel mit einer kleinen Partikelgröße führen zu einer Phase mit hohem Widerstand, die durch C49 dargestellt ist, und die kristallinen Partikel mit einer großen Partikelgröße führen zu einer Phase mit niedrigem Widerstand, die durch C54 dargestellt ist. Ist die Breite der Polysiliziumschicht groß, so verändert sich der Widerstand der TiSi2-Schicht zu einem niedrigen Wert hin, bei einer Veränderung von der C49-Phase zu der C54-Phase aufgrund des thermischen Prozesses. Anders erfolgt dann, wenn sich die Breite der Polysiliziumschicht reduziert, kaum ein Übergang von der C49-Phase zu der C54- Phase. Eine Zunahme sowohl eines Anteils mit dieser C49-Phase mit hohem Widerstand und der Dichte der kristallinen Partikelgrenze führen zu einer Zunahme des spezifischen Widerstands in dem TiSi2. Zusätzlich ist die Dicke der CiSi2- Schicht in dem Randabschnitt zu dem Polysilizium relativ zu derjenigen in dem mittleren Abschnitt kleiner. Dies ergibt sich aus der Tatsache, daß eine Ti-zu-Si-Reaktion in der Ti- Schicht bewirkt wird, nachdem Silizium in die Ti-Schicht diffundiert wurde. Der Effekt der Reduzierung der Dicke der TiSi2-Schicht an deren Randabschnitt wird größer, wenn eine miniaturisierte Anordnung der Gate-Elektrode, wie sie in Fig. 3C gezeigt ist, gebildet wird, und reicht aus, um eine Reduktion der durchschnittlichen Dicke des zu bildenden TiSi2 zu bewirken. Dies führt auch zu einer Zunahme im Hinblick auf den Widerstand. Aus den obigen Effekten ergibt sich, daß der Widerstand in Polysilizium mit einer Breite von 0,6 µm oder weniger abrupt zunimmt.
In diesem Zusammenhang werden entsprechend der oben erörterten Ausführungsform der zweiten Erfindung die Siliziumschicht und die Metallschicht wechselseitig durch den thermischen Prozeß reaktiv gemacht, und nachdem eine gestapelte Schicht gebildet ist, die aus der Siliziumschicht und der Metallsilizidschicht aufgebaut ist, läßt sich ein Feinverdrahtungseffekt bei miniaturisierter Verdrahtung mit einer Gate-Länge von 0,6 µm oder weniger durch das Ausführen der Strukturierung vermeiden.
Die obigen Aussagen werden beispielhaft anhand von TiSi2 erklärt.
Wie in Fig. 4a gezeigt ist, wird eine Ti-Schicht in einer Dicke von 40 nm auf dem Polysilizium durch das Sputter- Verfahren aufgebracht. Nach dem Bilden der TiSi2-Schicht durch das RTA-Verfahren werden die Teile, die einer Strukturierung in eine Vielzahl von Leiterbreiten mit Hilfe des RIE- Verfahrens unterzogen werden, durch das Transmissions- Elektronenmikroskop beobachtet. Die Fig. 4B, 4C und 4D zeigen Hilfsdiagramme eines Falles, in dem die Leiterbreiten 1,0 µm, 0,6 µm und 0,2 µm betragen.
Betrachtet man die Fig. 4B, 4C und 4D genauer, so zeigt sich, so daß keine Reduktion der kristallinen Partikel mit einer Abnahme der Breite der Polysiliziumschicht oder der Zunahme der kristallinen Partikel beobachtbar ist, wie sich dies offensichtlich beim Stand der Technik gezeigt hat, sondern es mit lediglich die C54-Phase auf, als Phase mit niedrigem Widerstand wie in dem Fall bei einer Strukturierung mit großer Breite ersichtlich, selbst wenn eine Miniaturisierung durchgeführt wird. Es bestätigt sich auch, daß keine Abnahme der durchschnittlichen Dicke der TiSi2- Schicht bei einer Reduktion der Struktur auftritt, wie dies bei dem in Fig. 5 beim gezeigten Stand der Technik der Fall ist, sondern die Schicht wird so gebildet, daß sie selbst bei miniaturisierter Struktur genauso wie bei dem breiten Muster dieselbe Dicke aufweist. Aus dem oben Erwähnten ergibt sich, daß sich in Abhängigkeit einer in Fig. 6 gezeigten Flächenwiderstand-Abhängigkeit die Dicke der TiSi-Schicht zu 40 nm, 80 nm und 120 nm verändert, und die einzelnen Leiterbreiten werden weiterhin in vielerlei Hinsicht verändert. Jedoch tritt der aus dem Stand der Technik bekannte Feinverdrahtungseffekt nicht auf, und es ist möglich, eine Verdrahtung zu erzielen, die einen niedrigen Widerstandswert aufweist und miniaturisiert ist.
Demnach erzeugt gemäß der ersten Ausführungsform der zweiten Erfindung die Silizidschicht, die mit einer Gate-Länge von 0,6 µm oder weniger geformt wird, keinen Feinverdrahtungseffekt, und außerordentlich vorteilhafte MOS-Transistor-Merkmale können erzielt werden. Die gestapelte Struktur läßt sich auch auf eine Gate-Elektrode eines in Fig. 2 gezeigten gewöhnlichen MOSFET-Transistor anwenden, der keine Leiterschicht 15 entlang der Gate-Seitenwand aufweist. Diese gestapelte Struktur läßt sich ferner auf die andere Verdrahtung für die Source-/Drain-Anschlußelektroden und eine Emitter-Elektrode eines Bipolar-Transistors anwenden.
Es ist zu erwähnen, daß die gestapelte Schicht, die als Verbindung für die Gate-Elektrode benützt wird und in Fig. 4A gezeigt ist, wie folgt spezieller gebildet werden kann. Zu Beginn wird nach dem Bilden einer Struktur auf dem Nitritfilm auf der Titansilizidschicht ein Ätzen mit Hilfe eines Gases durchgeführt, das einen Fluor-Anteil oder einen Chlor-Anteil oder beide Anteile enthält mit einem hohen Energiegehalt und einem niedrigen Druck, wobei dieses Muster als Maske dient. Das Ätzen wird unterbrochen, wenn feststeht, daß das Ätzen der Polysiliziumschicht beginnt, nachdem die Titansilizidschicht vollständig geätzt ist. Hiernach wird die Polysiliziumschicht durch ein Gas mit einem Brom-Anteil geätzt. Durch den Einsatz des Gases mit einem Brom-Anteil ist es möglich, zu verhindern, daß die Seitenflächen der Titansilizidschicht geätzt werden, und zudem kann vermieden werden, daß das Substrat durch das Ätzen nach dem Ätzen der Oxidschicht unterhalb der Polysiliziumschicht abgetragen wird. Eine in vorteilhafter Weise bearbeitete Anordnung wie sie in Fig. 4A gezeigt ist kann durch die oben erwähnten Verarbeitungsschritte weiterbearbeitet werden.
Weiter lassen sich dieselben Effekte, wie oben beschrieben, erzielen, wenn die Polysiliziumschicht 13b eine amorphe Siliziumschicht ist. Die amorphe Siliziumschicht kann auch dadurch gebildet werden, daß der amorphe Zustand durch das Implantieren der Ionen mit einer hohen Dosis im Polysilizium erzeugt wird, zusätzlich zu dem Verfahren zum Bilden der amorphen Siliziumschicht durch das Abscheiden von amorphem Silizium.
Das Verfahren zum Bilden der miniaturisierten Verbindungen, die aus der gestapelten Schicht bestehen, die die Silizidschicht mit niedrigem Widerstand und das Polysilizium enthält, gemäß den oben erörterten Ausführungsformen, ist nicht auf die Gate-Elektrode beschränkt, sondern kann auch für die Emitter-Elektrode des Bipolar-Transistors eingesetzt werden. Weiterhin ist das obige Verfahren breit einsetzbar für Vorrichtungen, die beim Vermeiden des Feinverdrahtungseffekts erforderlich sind.
Im folgenden sei auf Fig. 7 Bezug genommen, die den Aufbau einer zweiten Ausführugsform der Halbleitervorrichtung gemäß der ersten Erfindung zeigt. Die Halbleitervorrichtung dieser Ausführungsform ist so aufgebaut, daß eine Gate- Isolationsschicht 53a auf der Oberfläche des Halbleitersubstrats 51 gebildet wird, das eine Gate-Elektrode aus einer Polysiliziumschicht 53b einer SiO2-Schicht 53c und einer SiN-Schicht auf dieser Gate-Isolationsschicht 53a gebildet ist, und aus Si3N4 aufgebaute Seitenwände 54 werden entlang der Seitenflächen der Gate-Elektrode 53 gebildet. Dann werden die Seitenwand-Leiterschichten 55 angrenzend zu den Seitenwänden 54 gebildet. Weiterhin werden Source-/Drain- Bereiche 56 auf der Oberfläche des Halbleitersubstrats 51 auf beiden Seiten der Leiterschicht 55 sowie entlang der Seitenwand-Leiterschichten 55 gebildet, so daß die Gate- Elektrode in einer Sandwich-Struktur zwischen diesen eingefaßt ist. Metallsilizidschichten 59 werden auf den Oberflächen der Source-/Drain-Bereiche 56 gebildet. Es ist zu erwähnen, daß die Source-/Drain-Bereiche 56a in der Nähe der Gate-Elektrode 53 innerhalb des Halbleitersubstrats 51 durch Diffusion ausgehend von den Seitenwand-Leiterschichten 55 gebildet werden.
Die an die Gate-Elektrode angrenzenden Source-/Drain-Bereiche 56a der Halbleitervorrichtung gemäß der zweiten Ausführungsform werden auch durch Diffusion gebildet, und demnach weist die zweite Ausführungsform dieselben Effekte wie die in Fig. 1 gezeigte erste Ausführungsform auf.
Im folgenden wird eine zweite Ausführungsform des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der zweiten Erfindung unter Bezug auf die Fig. 8A-8D erörtert. Gemäß dem Herstellungsverfahren dieser Ausführugnsform ist die in Fig. 7 gezeigte Halbleitervorrichtung gemäß der zweiten Ausführungsform der ersten Erfindung herzustellen. Zu Beginn werden, wie in Fig. 8A gezeigt ist, Element- Isolationsbereiche 53 gebildet. In Folge werden auf dem Siliziumsubstrat 51 eine Gate-Oxidschicht 53a, eine Polysiliziumschicht (mit Bor dotiert) 53b, eine SiO2-Schicht 53c und eine Si3N4-Schicht 53d gebildet, und das Strukturieren wird durchgeführt, wodurch die Gate-Elektrode gebildet wird. Hiernach wird eine Si3N4-Schicht 54 in einer Dicke von 20 nm auf der gesamten Oberfläche des Substrats aufgebracht, und anschließend erfolgt ein Ätzen durch das RIE-Verfahren, wodurch die Si3N4-Seitenwände 54 gebildet werden.
Anschließend erfolgt, wie in Fig. 8B gezeigt ist, nach dem Entfernen der natürlichen Oxidschicht auf der Substratoberfläche durch eine Behandlung mit verdünnter Fluorsäure, ein Aufbringen der mit Bor dotierten amorphen Siliziumschicht in einer Dicke von 150 nm auf die gesamte Oberfläche des Substrats 51, und das Ätzen wird durch Einsatz des RIE-Verfahrens durchgeführt, wodurch amorphe Siliziumseitenwände 55 mit einer Breite von 150 nm gebildet werden, die an die Si3N4-Seitenwand 54 entlang der Seitenfläche der Gate-Elektrode 53 auf beiden Seiten angrenzt. Beim Bilden der Seitenwände 55 wird die Polysiliziumschicht 53b der Gate-Elektrode 53 durch die SiO2-Schicht 53c, die Si3N4-Schicht 53d und die Si3N4-Seitenwände 54 geschützt und wird keinem Ätzvorgang unterzogen. Anschließend werden die amorphen Siliziumseitenwände 55 in monokristalline Form umgeformt, indem ein Erwärmen in einer Stickstoffatmosphäre bei 600°C über 30 Minuten hinweg erfolgt, wodurch monokristalline Seitenwände 55 gebildet werden.
Anschließend wird, wie in Fig. 8C gezeigt ist, eine mit Verunreinigungen implantierte Schicht 53 gebildet, indem BF2- Ionen implantiert werden, und zwar bei Bedingungen in denen die Beschleunigungsspannung 30 keV beträgt und eine Dosis in der Größenordnung von 1 × 1016 cm-3 liegt. Hiernach werden, wie in Fig. 8D gezeigt ist, die Verunreinigungen innerhalb der mit Verunreinigungen implantierten Schicht 53 durch das RTA- Verfahren bei 1000°C über 10 Sekunden hinweg aktiviert, wodurch die Source-/Drain-Diffusionsschichten 56 entstehen. Bei dieser Gelegeneit diffundiert das Bor der monokristallinen Seitenwände in das Substrat 51, und diffundierte Schichtbereiche 56a mit einer hohen Konzentration und geringer Übergangstiefe werden hierdurch gebildet. Anschließend wird die Ti-Schicht auf der gesamten Oberfläche des Substrats in einer Dicke von 100 nm durch das Sputter-Verfahren aufgebracht. Diese Ti-Schicht wird dann in ein Silizid umgewandelt, wodurch TiSi2-Schichten 59 auf den monokristalinen Seitenwänden und den Source-/Drain-Schichten 56 gebildet werden. Anschließend werden die Verbindungen gebildet, indem dasselbe Verfahren wie beim Stand der Technik eingesetzt wird, wodurch der MOSFET-Transistor fertiggestellt wird.
Die Fig. 9A zeigt ein Ergebnis einer SIMS-Analyse (Secondary- Zon Mass Spectroscopy) einer Verteilung der Bor-Konzentration in der Tiefenrichtung ausgehend von der Oberfläche der Seitenwand 55 vor und nach dem Bilden der Diffusionsschichten 56A, die durch Diffusion in dem durch den in den Fig. 8A-8D gezeigten Prozeß gebildeten MOSFET-Transistor gebildet werden. Die Fig. 9B zeigt ein Ergebnis einer SIMS-Analyse einer Verteilung einer Sauerstoffkonzentration in Tiefenrichtung ausgehend von der Oberfläche der Seitenwand 55, wobei die Seitenwand durch Aufbringen des amorphen Siliziums gebildet ist, das mit Bor bei 350°C und 480°C dotiert ist. Wie die Fig. 9A zeigt, verläuft die Borkonzentration vor dem Bilden der Diffusionsschichten 56A im wesentlichen einheitlich in den Seitenwänden (0-0,25 µm in der Tiefe), jedoch tritt nach dem Bilden der Diffusionsschichten 56A der Maximalwert (4 × 1020 cm-3) in der Seitenwand 55 auf. Jedoch ist ersichtlich, daß die Bor-Konzentration bei einer im Vergleich zur Position mit dem Maximalwert größeren Tiefe abrupt abnimmt. Dann beträgt die Oberflächenkonzentration der Diffusionsschicht 56A in diesem Zeitpunkt 2 × 1020 cm-3, wohingegen die Übergangstiefe gering ist, in dem Bereich von 50 nm.
Im Gegensatz hierzu liegt die Verunreinigungskonzentration der gebräuchlichen LDD-strukturierten Diffusionsbereiche mit niedriger Konzentration in dem Bereich von 1,5 × 1019 cm-3, und die Übergangstiefe beträgt 55 nm (Ionenimplantierungsbedingungen Dosis von 4 × 1013 cm-2 und 15 keV). Die Verunreinigungskonzentration der Diffusionsbereiche in der Nähe der SPDD-strukturierten Gate-Elektrode liegt in dem Bereich von 2 × 1019 cm-3 und die Übergangstiefe beträgt 34 nm (RTA-Bedingungen: 1000°C, 15 sek.). Demnach weisen die Diffusionsbereiche in der Nähe der Gate-Elektrode der Halbleitervorrichtung, die gemäß dem Herstellungsverfahren dieser Ausbildungsform hergestellt sind, eine höhere Konzentration als in der SPDD-Struktur und einen flacheren Übergang als in der LDD-Struktur auf.
Ferner betragen, wie in Fig. 9B gezeigt ist, die durchschnittlichen Konzentrationen von Sauerstoff an der Grenzfläche bei Abscheidung mit 250°C und 480°C jeweils 2 × 1012 cm-2 und 3,7 × 1012 cm-2. Hierbei existiert fast keine Oxidschicht an der Grenzfläche zwischen der Seitenwand 55 und dem Substrat 51 bei der Abscheidung mit 350°C. Demnach ist die Abscheidung bei ungefähr 350°C im Hinblick auf das Absenken des Widerstandes eher vorzuziehen.
Es ist anzumerken, daß ein durch eine gestrichelte Linie gekennzeichneter Bereich der Seitenwand 54, die die Gate- Elektrode 53 vollständig umgibt, wie in Fig. 10 gezeigt ist, durch Ätzen mit RIE-Verfahren entfernt wird, um die Source- Drain-Bereiche 56 elektrisch voneinander zu trennen.
Im folgenden werden die elektrischen Eigenschaften der Halbleitervorrichtung der zweiten Ausführungsform der ersten Erfindung, die in Fig. 7 gezeigt ist, unter Bezug auf die Fig. 11-16 erläutert. Die Fig. 11 zeigt eine Abhängigkeit einer Gate-Spannung von einem Widerstand einer um den Kanal des MOSFET-Transistors lediglich flach diffundierten Schicht von jeweils der Ausführungsform (vgl. Fig. 7), der gebräuchlichen LDD-Struktur (vgl. Fig. 20) und der SPDD-Struktur (vgl. Fig. 21). Diese Charakteristik ergibt sich bei einer Drain-Spannung von 50 mV, und der Widerstand der um den Kanal lediglich flach diffundierten Schicht wird durch ein Verfahren von Chang et al extrahiert. Wie die in Fig. 11 gezeigte Charakteristik zeigt, ist ein spezifischer Widerstand des MOSFET-Transistors dieser Ausführungsform 100 Ωµm oder weniger im Vergleich zu ungefähr 400 Ωµm, der sich als minimaler Wert bei anderen Strukturen ergibt. Im übrigen ist es im Hinblick auf die Charakteristik vorzuziehen, daß der spezifische Widerstand der flach diffundierten Schicht des MOSFET-Transistors 300 Ωµm oder weniger beträgt, was sich aus der Kenntnis der Erfinder der vorliegenden Anmeldung ergibt. In dem Fall, in dem die Halbleitervorrichtung gemäß dieser Ausführung vorgestellt wird, ist dies jedoch erreichbar, indem die Verunreinigungskonzentration, die beim Implantieren der Ionen oder beim Aufbringen der amorphen Siliziumschicht implantiert werden, gesteuert wird.
Ferner zeigt die Fig. 12 eine Abhängigkeit der Gate-Länge Lg von einem S-Faktor des MOSFET-Transistors für jeweils diese Ausführungsform, die gebräuchliche LDD-Struktur und die SPDD- Struktur. Wie sich aus dieser Charakteristik ergibt, ist dann, wenn eine Gate-Länge Lg 0,1 µm oder weniger beträgt, der S- Faktor des MOSFET-Transistors dieser Ausführung kleiner als der anderen, und der Kurzkanaleffekt wird eingedämmt. Dies ergibt sich zusätzlich zu der Tatsache, daß die Übergangstiefe der Diffusionsschicht um den Kanal des MOSFET-Transistors dieser Ausführungsform kleiner als diejenige der anderen ist, oder daß eine effektive Kanallänge groß ist.
Weiterhin zeigt die Fig. 13 eine Abhängigkeit einer Gate- Spannung Vg von einer wechselseitigen Leitfähigkeit und einem Drain-Strom des gemäß dieser Ausführungsform aufgebauten MOSFET-Transistors. Diese Charakteristik entspricht derjenigen bei einer Gate-Länge LG von 75 nm und eine Drain-Spannung Vd beträgt -2,0 V, -1,5 V, -0,5 V und -50 mV. Es ist zu erkennen, daß der Maximalwert der wechselseitigen Leitfähigkeit bei einer Drain-Spannung Vd von -2,0 V ungefähr 342 nS/mm beträgt, genug, um eine gute Schwellwertcharakteristik aufzuweisen. Es ist zu erwähnen, daß der Maximalwert des wechselseitigen Leitwertes bei einem Betrieb von -0,5 V 210 nS/mm beträgt.
Ferner zeigen die Fig. 14A und 14B eine Abhängigkeit einer Drain-Spannung von dem Drain-Strom des MOSFET-Transistors in Abhängigkeit von der Struktur dieser Ausführungsform, wobei die Gate-Länge 75 nm beträgt. Ein Drain-Strom in der Größenordnung von 0,58 mA/µm wird bei Vg = Vd = -2,0 V erzielt. Ein Drain-Strom bis zu 53 µA/µm wird auch bei dem Niederspannungsbetrieb mit Vg = Vd = -0,5 V erzielt.
Ferner zeigen die Fig. 15 und 16 die Abhängigkeit der Verschiebung der Schwellwertspannung von einer effektiven Kanallänge und einem Maximalwert des gegenseitigen Leitwertes des MOSFET-Transistors auf der Grundlage der Struktur dieser Ausführungsform und der gebräuchlichen LDD-Struktur. Es ist zu erkennen, daß die Eigenschaft des MOSFET-Transistors in dieser Ausführungsform der LDD-Struktur vorzuziehen ist, wenn diese Kanallänge 0,1 µm oder weniger beträgt.
Wie oben erläutert, kann gemäß der Halbleitervorrichtung nach der zweiten Ausführungsform der ersten Erfindung die Diffusionsschicht 56 der zweiten Ausführungsform der ersten Erfindung die Diffusionsschicht 56A mit einer Flachheit von 50 nm für die Übergangstiefe und mit einer hohen Konzentration gebildet werden, und demnach läßt sich eine hohe Stromtreiberfähigkeit erzielen, während der Kurzkanaleffekt eingedämmt wird. Es ist zu erwähnen, daß die hohe Stromtreiberfähigkeit soweit wie möglich erzielt wird, während der Kurzkanaleffekt bei Bedingungen eingedämmt wird, bei denen die Oberflächenkonzentration der Diffusionsschicht 56 in der Größenordnung von 3 × 1019 cm-3 liegt und die Übergangstiefe bis zu ungefähr 100 nm beträgt, gemäß dem Kenntnisstand der Erfinder der vorliegenden Erfindung.
Im übrigen wird bei dem in Fig. 8 gezeigten Herstellungsprozeß die Seitenwand 55, die aus dem mit Bor dotierten amorphen Silizium besteht, in monokristalline Form angeführt und anschließend der Ionenimplantierung unterzogen, und die Source-Drain-Bereiche 56, 56A werden durch die Diffusionen gebildet. Bevor jedoch die Seitenwand 55 monokristallin ausgebildet wird, wird der Verunreinigungsbereich durch Implantierung der Ionen in die gesamte Oberfläche des Substrates gebildet, und danach erfolgt die thermische Behandlung zum Ausbilden der monokristallinen Form bei 600°C über 30 min. hinweg. Anschließend wird das Bor in die Seitenwände diffundiert und es erfolgt die Diffusion der Verunreinigung in den oben erwähnten Verunreinigungsbereich mit Hilfe des RTA-Verfahrens und die Source-/Drain-Bereiche 56, 56A lassen sich so bilden. In diesem Fall werden die Seitenwände 55 monokristallin nach dem Implantieren der Ionen in diese ausgebildet und demnach ist es möglich, ein Phänomen einzudämmen, bei dem eine Verteilung von Ionenteilchen bei tieferwerdender Implantierung entlang einer Richtung des Siliziumkristalls auftritt. Demnach werden Bereiche 56A mit geringem Widerstand und einer Verunreinigungskonzentration gebildet, die noch flacher als im Fall des im Zusammenhang des mit Fig. 8 erörterten Herstellungsprozesses sind, und der Kurzkanaleffekt kann eingedämmt werden.
Im folgenden wird eine dritte Ausführungsform des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der zweiten Erfindung unter Bezug auf die Fig. 17A-17D beschrieben. Gemäß diesem Herstellungsverfahren wird der MOSFET-Transistor der zweiten Ausführungsform der ersten Erfindung hergestellt, der in Fig. 7 gezeigt ist.
Die Gate-Installationsschicht 53, die Gate-Elektrode 53 und die Seitenwände 54, die aus Si3N4 bestehen, werden auf dem Siliziumsubstrat 51 bis hierhin in der selben Weise wie bei dem in Fig. 8 erläuterten Herstellungsprozeß gebildet. Anschließend werden die BF2-Ionen in die gesamte Oberfläche des Substrates implantiert, unter solchen Bedingungen, daß die Beschleunigungsspannung 15 keV beträgt und die Dosis in der Größenordnung von 1 × 1013 cm-2 liegt, wodurch die Source- /Drain-Verunreinigungsbereiche 56 gebildet werden (vgl. Fig. 17A).
Anschließend wird, wie in Fig. 17B gezeigt ist, die mit Br dotierte amorphe Siliziumschicht in einer Dicke von 150 nm auf der gesamten Oberfläche des Substrates gebildet, und dann erfolgt das Ätzen mit dem RIE-Verfahren, wodurch die amorphen Siliziumseitenwände 55 mit einer Breite von 150 nm angrenzen zu den Si3N4-Seitenwänden 54 entlang der Seitenoberfläche und der Gate-Elektroden 53 auf beiden Seiten gebildet werden. Bei dieser Gelegenheit wird die mit Bor dotierte Polysiliziumschicht 53B durch die SiO2-Schicht 53C und die Si3N4-Schicht 53D geschützt und nicht geätzt. Anschließend werden die amorphen Siliziumseitenwände 55 in monokristalline Form durch ein Erwärmen auf 600°C über 30 min. hinweg in der Stickstoffatmosphäre gebracht, wodurch die monokristallinen Siliziumseitenwände 55 gebildet werden.
Anschließend werden, wie in Fig. 17C gezeigt ist, die Ionen unter Bedingungen implantiert, bei denen die Beschleunigungsspannung 30 keV beträgt und die Dosis in der Größenordnung von 1 × 1016 cm-2 liegt. Anschließend wird die Verunreinigung, wie in Fig. 17C gezeigt ist, durch das RTA- Verfahren bei 1000°C über 10 sek. hinweg aktiviert, wie in Fig. 17D gezeigt ist, wodurch die Source-/Drain- Diffusionsschichten 56 gebildet werden. Bei dieser Gelegenheit diffundiert das Bor der Seitenwände 55 in das Substrat, und die Diffusionsschichten 56, die eine hohe Konzentration und eine kleine Übergangstiefe aufweisen, werden hierdurch gebildet. Anschließend wird die Ti-Schicht mit 100 nm auf der gesamten Oberfläche des Substrates durch Sputter-Verfahren aufgebracht. Diese Ti-Schicht wird dann in Silizidform überführt, wodurch die TiSi2-Schichten 59 auf den monokristallinen Seitenwänden sowie auf die Source-/Drain- Schichten 56 gebildet werden. Anschließend erfolgt die Verdrahtung in der selben Weise wie beim Stand der Technik, wodurch der MOSFET-Transistors fertiggestellt wird.
Gemäß den Herstellungsverfahren nach der zweiten und dritten Ausführungsform kann dann, wenn eine Erhöhung der Stromtreiberfähigkeit erforderlich ist, die Steuerung so erfolgen, daß die Breite der monokristallinen Siliziumseitenwand 55 abnimmt, d. h. die Dicke der amorphen Siliziumschicht, wobei die Breite der monokristallinen Siliziumseitenwand 55 erhöht wird, wenn eine Eindämmung des Kurzkanaleffektes erforderlich ist.
Weiterhin wird gemäß dem Herstellungsverfahren nach der zweiten und dritten Ausführungsform die Leiterseitenwand 55 dadurch gebildet, daß die amorphe Siliziumschicht in eine monokristalline Form gebracht wird. Jedoch kann die Seitenwand in eine monokristalline Form gebracht werden, in dem die Polysiliziumschicht oder dergleichen anstelle der amorphen Siliziumschicht benützt wird. Es ist jedoch möglich, durch den Gebrauch der amorphen Silizumschicht, wenn diese in monokristalline Form gebracht wird, eine bessere Kristallbildung zu erzielen.
Zu dem bringt gemäß den Herstellungsverfahren nach der zweiten und dritten Ausführungsform die Leiterseitenwand 55 noch den Gebrauch der monokristallinen Siliziumschicht mit sich. Ansonsten läßt sich jedoch eine Metallschicht, beispielsweise eine SWi-Schicht auch benützen. Ein Herstellungsverfahren im Fall der Anwendung der Metallschicht als Leiterseitenwand 55 stimmt im wesentlichen mit den in den Fig. 8A-8D gezeigten Herstellungsprozeß überein. Wie die Fig. 8B zeigt, wird jedoch die WSi-Schicht aufgebracht, anstelle der mit Bor dotierten amorphen Siliziumschicht 55, und die aus Wsi bestehende Leiterseitenwand kann durch einen Ätzvorgang auf der Basis des RIE-Verfahrens gebildet werden. Anschließend werden dieselben Prozesse, wie sie in den Fig. 8C und 8D gezeigt sind, durchgeführt. Es ist zu erwähnen, daß die in Fig. 8 gezeigte Metallsilizidschicht 59 nicht gebildet wird. In diesem Fall wird auch in dem Fall, in dem die Source-/Drain- Diffusionsschicht 56 durch das RTA-Verfahren aktiviert wird, das Bor in das Substrat, ausgehend vor der Leiterseitenwand 55 diffundiert, wodurch die Diffusionsschicht 56A mit hoher Konzentration und geringer Übergangstiefe erhalten wird. Das diffundierte Bor ist dasjenige, das in den Leiterseitenwänden 55 durch die Ionenimplantierung zum Bilden der Source-Drain- Bereiche angesammelt ist.
Demnach wird durch den Gebrauch der Metallschicht für die Leiterseitenwand 55 der Widerstand der Seitenwand 55, d. h. derjenige des Source-/Drain-Bereiches, auf einen niedrigeren Wert herabgesetzt, und die Stromtreiberfähigkeit kann weiter erhöht werden.
Es ist zu erwähnen, daß die Herstellungsverfahren nach der zweiten und dritten Ausführungsform die Herstellung der P- Kanal-MOSFET-Transistoren betreffen. Ein N-Kanal-MOSFET- Transistor kann jedoch entsprechend durch Umkehren der Leitfähigkeit der Verunreinigungen hergestellt werden.
Nun wird eine dritte Ausführungsform der Halbleitervorrichtung gemäß der ersten Erfindung unter Bezug auf die Fig. 18A-18C erötert. Die Halbleitervorrichtung dieser Ausführungsform ist so aufgebaut, daß die Gate-Elektrode eine gestapelte Struktur aufweist, mit einer Polysilizumschicht, einer aus hochschmelzendem Metall oder einem hochschmelzendem Metallsilizid aufgebauten Schicht und einer Polysiliziumschicht. Die Fig. 18C zeigt diese gestapelte Struktur. Prozesse zum Herstellen der Halbleitervorrichtung dieser Ausführungsform werden erläutert.
Zunächst wird, wie in Fig. 18A gezeigt ist, eine Gate- Isolationsschicht 73A auf einem Siliziumsubstrat 71 gebildet, in das elementartige Isolations-Bereiche 72 eingeformt sind, und anschließend wird eine Polysiliziumschicht 73B mit einer Dicke von 300 nm gebildet. Hiernach wird beispielsweise eine Ti-Schicht mit einer Dicke von 100 nm auf ihrer gesamten Oberfläche aufgebracht. Anschließend wird eine TiSi2-Schicht 73c auf der Polysiliziumschicht 73 gebildet, indem eine thermische Behandlung bei 750°C über 30 min. hinweg mit dem RTA-Verfahren erfolgt. Anschließend wird eine Polysiliziumschicht 73d mit einer Dicke von 200 nm auf ihrer gesamten Oberfläche gebildet.
Anschließend wird, wie in Fig. 18B gezeigt ist, eine Gate- Elektrode 73 durch Ausführen einer Strukturierung mit dem RIE- Verfahren gebildet, und nachfolgend werden As-Ionen implantiert unter Bedingungen, bei denen die Beschleunigungsspannung 20 keV und die Dosis in der Größenordnung von 1 × 1014 cm-2 beträgt, wodurch eine Diffusionsschicht 74 vom N-Typ gebildet wird. Anschließend wird eine SiN-Schicht in einer Dicke von 200 nm auf der gesamten Oberfläche des Substrates aufgebracht, und hiernach werden Si3N4-Seitenwände 75 entlang der Seitenwände der Gate- Elektrode 73 gebildet, indem ein anisotropes Ätzen auf der Grundlage des RIE-Verfahrens durchgeführt wird. Anschließend werden die As-Ionen implantiert unter Bedingungen, bei denen die Beschleunigungsspannung 40 keV beträgt und die Dosis in der Größenordnung von 3 × 1015 cm-2, wobei die Gate-Elektroden 73 und die SiN-Seitenwand 75 als Masken dienen. Anschließend wird die ionenimplantierte Verunreinigung aktiviert, indem eine Wärmebehandlung mit dem RTA-Verfahren erfolgt, wodurch die Source-/Drain-Diffusionsschichten 76, 74 gebildet werden.
Anschließend wird, wie in Fig. 18C gezeigt ist, eine Ti- Schicht mit einer Dicke von 20 nm auf der gesamten Oberfläche des Substrates durch Einsatz des Sputter-Verfahrens gebildet. Dann reagieren die Ti-Schicht, das Substrat 71 und das Silizium der Polysiliziumschicht 73D der Gate-Elektrode wechselseitig aufgrund der thermischen Behandlung mit dem RTA- Verfahren, wodurch eine TiSi2-Schicht 19 gebildet wird. Anschließend wird eine TiSi2-Schicht 9 so geformt, daß sie selektiv lediglich auf der Source-Drain-Diffusionsschicht 76 und auf der Polysiliziumschicht 73d der Gate-Elektrode 73 zurückbleibt, und zwar durch das Ausführen einer Sulfat- Wasserstoff-Peroxid-Wasser-Serienbehandlung.
In der oben beschriebenen Ausführungsform wird die Metallsilizidschicht 73C vor dem Strukturieren der Gate- Elektrode 73 gebildet, und demnach ist es möglich, den Teilverdrahtungseffekt zu vermeiden, den Gate-Widerstand herabzusetzen und die Stromtreiberfähigkeit anzuheben. Weiterhin kann der Kurzkanaleffekt aufgrund der LDD-Struktur eingedämmt werden.
Zusätzlich wird die hochschmelzende Silizidschicht 79 auf der obersten Oberfläche der Gate-Elektrode 73 gebildet, und der Gate-Widerstand wird demnach reduziert, wohingegen die Stromtreiberfähigkeit angehoben wird.
Es ist zu erwähnen, daß andere hochschmelzende Metallschichten anstelle der TiSi2-Schicht 73C in der Halbleitervorrichtung nach der oben beschriebenen Ausführungsform eingesetzt werden können.
Nun wird eine vierte Ausführungsform des Verfahrens zum Herstellen der Halbleitervorrichtung gemäß der zweiten Erfindung unter Bezug auf die Fig. 19A-19C erörtert.
Zunächst wird, wie in Fig. 19A gezeigt ist, eine Feldoxidschicht 32 auf der Oberfläche des Siliziumsubstrates 31 vom N-Typ durch ein LOCOS-Verfahren oder dergleichen gebildet. Anschließend wird eine Oxidschicht 37 gebildet, und die Ionen werden durch diese Oxidschicht 37 implantiert, wodurch ein P-Wannen-Bereich 34 und um N-Wannen-Bereich 35 gebildet wird.
Nach dem Entfernen der Oxidschicht 87 wird dann, wie in Fig. 19B gezeigt ist, nach dem Bilden eines Gate-Abschnittes, der aus einer Gate-Oxidschicht 33a, einer Wolframschicht 33b und einer Nitridschicht 33c aufgebaut ist, eine Kohlenstoffschicht 39 mit einer Dicke von 40 nm auf ihrer Oberfläche durch das Sputter-Verfahren gebildet.
Hiernach werden, wie in Fig. 19C gezeigt ist, nach dem Bilden einer Resistmaske 38 aus der Kohlenstoffschicht 38 in einem NMOS-Bereich die Bf2-Ionen in das Substrat durch die Kohlenstoffschicht 39 implantiert, unter Bedingungen, bei denen die Beschleunigungsspannung 30 keV beträgt und die Dosis in der Größenordnung von 4 × 1015 cm-2 liegt. Hiernach wird der Resist 38 durch die Sulfat-Wasserstoff-Peroxid-Serien- Wasserbehandlung entfernt. Bei dieser Gelegenheit wird jedoch die Wolframschicht 33b mit der Kohlenstoffschicht und 39 und der Nitridschicht 33c abgedeckt demnach im Rahmen der Sulfat- Wasserstoff-Peroxid-Serien-Wasserbehandlung nicht geätzt. Entsprechend werden nach dem Bilden der Resistmaske auf dem Kohlenstoffbereich 39 in einem PMOS-Bereich die As-Ionen implantiert, unter Bedingungen, bei denen die Beschleunigungsspannung 30 keV beträgt und die Dosis in der Größenordnung von 4 × 1015 cm-2 liegt. Die bei der Ionenimplantierung eingebrachte Verunreinigung weist ein flaches Profil auf, da die Ionen durch die Kohlenstoffschicht 39 implantiert werden, und der Kurzkanaleffekt kann vermieden werden. Hiernach erfolgt, wie in Fig. 19D gezeigt ist, ein Aschen in einem Sauerstoffplasma, wodurch die Kohlenstoffschichten 39 vollständig entfernt werden. Diese Behandlung beschädigt die Wolframschicht 33b nicht.
Anschließend wird die Source-/Drain-Diffusionsschicht 36 durch Ausführen des TRA(RTA)-Verfahrens bei 1000°C über 20 sek. hinweg gebildet.
Gemäß dieser Ausführungsform wird vor dem Bilden des Resist 38 für die Ionenimplantierung die Oberfläche des Substrates 31 mit der Kohlenstoffschicht 39 bedeckt, und diese wird nach dem Implantieren der Ionen entfernt. Demnach kann vermieden werden, daß die Wolframschicht 33 durch die Sulfat- Wasserstoff-Peroxid-Serienlösung aufgelöst wird, wobei die Kohlenstoffschicht 39 als Maske dient.
Im allgemeinen kann davon ausgegangen werden, daß die Implantierungsenergie auf einem niedrigen Wert gehalten wird, damit eine flache Diffusionsschicht in dem MOSFET-Transistor erhalten wird. Ein Absenken der Implantierungsenergie führt jedoch zu Problemen dahingehend, daß eine Überwachungszuverlässigkeit abnimmt, und es wird ein Intra- Substrat-Oberflächen-Streuen im Hinblick auf die Dosis erzeugt. Unter diesen Umständen ist es, wie bei dieser Ausführungsform, möglich, die Diffusionsschicht mit flachem Übergang ohne Absenken der Implantierungsenergie zu bilden und zudem den Kurzkanaleffekt einzudämmen.
Weiterhin wird Wolfram als ein Material für die Gate-Elektrode 33 eingesetzt, und demnach ist es möglich, den Widerstand herabzusetzen und die Stromleiterfähigkeit anzuheben.
Im übrigen kann gemäß dieser Ausführungsform, obgleich Wolfram als ein Material für die Metallelektrode des Gates benützt wird, die oben erläuterte Ausführungsform unter Erzielung desselben Effektes selbst in einem Fall durchgeführt werden, indem das Metall mit einem niedrigen Widerstandswert als anderes Metallelektrodenmaterial eingesetzt wird.
Wie oben erörtert, kann gemäß der vorliegenden Erfindung der Kurzkanaleffekt eingedämmt werden, und gleichzeitig ist es möglich, die größtmögliche Stromtreiberfähigkeit zu erzielen.
Es ist offensichtlich, daß im Rahmen dieser Erfindung, ein breiter Bereich von unterschiedlichen Ausführungsmoden auf der Grundlage der Erfindung ausgeführt werden kann, ohne von dem Grundgedanken und dem Bereich der Erfindung abzuweichen. Diese Erfindung ist nicht durch ihre speziellen Ausführungsformen begrenzt, sondern lediglich durch die nachfolgenden Patentansprüche.

Claims (21)

1. Halbleitervorrichtung, enthaltend:
  • a) ein Halbleitersubstrat (11),
  • b) eine Gate-Isolationsschicht (13a), die auf der Oberfläche des Substrates 11 gebildet ist;
  • c) eine Gate-Elektrode (13b, 13c, 13d), die auf dem Gate-Isolationsfilm (13a) gebildet ist;
  • d) eine Seitenwand-Isolationsschicht (14), die entlang einer Seitenwand der Gate-Isolationsschicht (13a) und der Gate-Elektrode (13b, 13c, 13d) gebildet ist;
  • e) eine Seitenwand-Leiterschicht (15), die angrenzend zu der Seitenwand-Isolationsschicht (14) gebildet ist;
  • f) einen Source-Drain-Bereich (16), der in den Seitenwand-Leiterfilmen (15) auf beiden Seiten der Gate-Elektrode (13b, 13c, 13d) gebildet ist, in einem Oberflächenbereich des Substrates unterhalb der Seitenwand-Leiterschicht (15) und in einem Oberflächenbereich des Substrates (11), das an die Seitenwand-Leiterschicht (15) angrenzt,
dadurch gekennzeichnet, daß
  • a) eine Verunreinigungs-Konzentration in einer Tiefenrichtung des Substrates (11) einen Maximalwert bei einer vorbestimmten Tiefe aufweist, wobei die Oberfläche der Seitenwand-Leiterschicht (15) als Ausgangspunkt dient und die Konzentration in einem Abschnitt, der tiefer als die vorbestimmte Tiefe liegt, abnimmt oder einen konstanten Wert annimmt.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungs-Konzentration in einem Grenzflächenbereich zwischen der Seitenwand-Leiterschicht (15) und dem Substrat (11) 3 × 1019 cm-2 oder höher ist und eine Übergangstiefe des Source-Drain-Bereiches (16) in dem Substrat (11) in der Nähe der Gate-Isolationsschicht (13a) 10 nm oder weniger beträgt.
3. Halbleitervorrichtung an Anspruch 1, dadurch gekennzeichnet, daß ein spezifischer Widerstand des Source-Drain-Bereiches, der auf der Seitenwand-Leiterschicht (15) und auf dem Oberflächenbereich des Substrates (11) gebildet ist, unter der Seitenwand-Leiterschicht (15) 300 Ωµm oder weniger beträgt.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Source-/Drain-Bereich so gebildet ist, daß er sich in einen Randabschnitt der Gate-Isolierungsschicht (13a) auf der Substratoberfläche erstreckt.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Verunreinigungskonzentration des Source-/Drain- Bereichs, der auf der Seitenwand-Leiterschicht (15) und auf dem Substrat (11) unterhalb der Seitenwand- Leiterschicht (15) gebildet ist, gleich oder höher ist, als eine Verunreinigungs-Konzentration des Source-/Drain- Bereiches, der auf dem Substratbereich auf dem Substrat (11) gebildet ist, der an die Seitenwand-Leiterschicht (15) angrenzt.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Seitenwand-Leiterschicht (15) eine monokristalline Halbleiterschicht ist.
7. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Seitenwand-Leiterschicht 15 eine polykristalline Halbleiterschicht ist.
8. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Seitenwand-Leiterschicht (15) eine Metallschicht ist.
9. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Metallsilizidschicht (19) auf der Oberfläche des Source-/Drain-Bereiches (16) gebildet ist.
10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (13b, 13c, 13d) eine gestapelte Struktur aufweist, bestehend aus einer Siliziumschicht (13b) und einer Metallsilizidschicht (13d), die auf dem Oberflächenbereich der auf der Siliziumschicht gebildeten Siliziumschicht gebildet ist oder eine auf der Siliziumschicht gebildete Metallschicht.
11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß sie zusätzlich eine Halbleiterschicht aufweist, die auf der Metallsilizidschicht oder auf der Metallschicht gebildet ist.
12. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Gate-Elektrode eine Gate-Länge von 0,6 µm oder weniger nach der Silizifikation einer gestapelten Schicht, bestehend aus einer auf der Gate- Isolationsschicht (13a) gebildeten Siliziumschicht und einer auf der Siliziumschicht gebildeten Metallschicht, aufweist.
13. Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß sie ferner eine Halbleiterschicht enthält, die auf der als Silizid ausgebildeten gestapelten Schicht gebildet ist.
14. Verfahren zum Herstellen einer Halbleitervorrichtung, enthaltend die Schritte:
  • a) Bilden einer Gate-Isolationsschicht (51) auf der Oberfläche eines Halbleitersubstrates
  • b) Bilden einer Gate-Elektrode (53), die auf der Gate- Isolationsschicht (51) gebildet wird;
  • c) Bilden einer Seitenwand-Isolationsschicht (54) entlang einer Seitenwand der Gate-Isolationsschicht (51) und der Gate-Elektrode (53) durch Ausführen eines anisotropen Ätzens nach dem Bilden einer Isolationsschicht auf der gesamten Oberfläche des Halbleitersubstrates;
  • d) Bilden einer Seitenwand-Leiterschicht (55) zentriert (cent) zu der Seitenwand-Isolationsschicht (51) durch Ausführen des anisotropen Ätzens nach Bilden einer Leiterschicht auf der gesamten Oberfläche des Halbleitersubstrates;
dadurch gekennzeichnet, daß das Verfahren ferner folgende Schritte enthält:
  • a) Bilden eines Source-/Drain-Bereiches (57) in Leiterschichten auf beiden Seiten der Gate-Elektrode (53) und in einem an die Seitenwand-Leiterschicht (55) angrenzenden Oberflächenbereich des Substrates durch Implantieren von Ionen;
  • b) Bilden eines Teils des Source-/Drain-Bereiches (57) durch Aktivieren einer Verunreinigung innerhalb des Source-/Drain-Bereiches während der Durchführung einer Wärmebehandlung und der gleichzeitigen Durchführung einer Diffusion.
15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß ein Teil des Source-/Drain-Bereiches auf dem Oberflächenbereich des Substrates gebildet wird, der sich von unterhalb der Leiterschicht zu einem Randabschnitt der Gate-Isolationsschicht (51) erstreckt, durch den Diffusionsschritt.
16. Verfahren zum Herstellen einer Halbleiter-Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß eine Dicke der Seitenwand-Isolationsschicht (54) im wesentlichen gleich zu einer Länge der Diffusion in einer lateralen Richtung ist.
17. Verfahren zum Herstellen einer Halbleiter-Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß daß es ferner einen Schritt zum Bilden einer Metallsilizidschicht auf der Oberfläche des Source- /Drain-Bereiches (57) enthält.
18. Verfahren zum Herstellen einer Halbleiter-Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Leiterschicht auf der gesamten Oberfläche des Substrates in einem amorphen Zustand oder einem polykristallinen Zustand gebildet wird.
19. Verfahren zum Herstellen einer Halbleiter-Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Leiterschicht in einen verunreinigungs-angereicherten Zustand vor dem Durchführen des anisotropen Ätzens versetzt wird.
20. Verfahren zum Herstellen einer Halbleiter-Vorrichtung nach Anspruch 14, 9, gekennzeichnet durch die Schritte:
Bilden einer Kohlenstoffschicht (39) aus der Oberfläche eines Halbleitersubstrates, die mit einer Metallschicht (33b) auf der Oberfläche versehen ist;
Bilden einer Maske (38) aus einer Resistschicht auf einem Oberflächenbereich des Substrates; und
Implantieren von Ionen in das Substrat durch die Kohlenstoffschicht.
21. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß es ferner die folgenden Schritte enthält:
  • a) Bilden einer Gate-Isolationsschicht (33a) auf der Oberfläche eines Halbleitersubstrates (31) mit einem Bereich einer ersten Leitfähigkeit und einem Bereich einer zweiten Leitfähigkeit;
  • b) Bilden von metallischen Gate-Elektroden (33b) jeweils über den Bereichen der ersten und der zweiten Leitfähigkeit und eingeschoben zwischen der Gate-Isolationsschicht (33a) und dem Bereich der ersten Leitfähigkeit und dem Bereich einer zweiten Leitfähigkeit;
  • c) Bilden eines Source-/Drain-Bereiches nach dem Schritt des Bildens einer Kohlenstoffschicht (39) auf der Oberfläche des Halbleitersubstrates mit Seitenwänden der metallischen Gate-Elektroden (33b) und nach dem Schritt des Bildens der Maske auf einem Oberflächenbereich des Halbleitersubstrates und auf der Oberfläche der Gate-Elektrode, die auf einem der Bereiche mit der ersten und der zweiten Leitfähigkeit gebildet ist, wobei der Source-/Drain- Bereich durch den Schritt des Implantierens von Ionen in beide Seitenbereiche der Gate-Elektrode (33b) entsprechend dem anderen Bereich von den Bereichen mit einer ersten und zweiten Leitfähigkeit gebildet wird; und wobei
  • d) das Verfahren ferner den Schritt des Entfernens der Resistschicht durch eine Lösung, die nicht die Kohlenstoffschicht (39) entfernt, enthält; und
  • e) Entfernen der Kohlenstoffschicht (39) durch Karbonisation der Kohlenstoffschicht (39).
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