近年、半導体装置の高速化及び高集積化に対する要求はますます強くなり、III−V族化合物半導体によるヘテロ接合バイポーラトランジスタ(HBT)に対する期待が高くなっている。
例えば、NPN型のHBTの作製方法としては、通常、分子線エピタキシー法(MBE法)や有機金属気相成長法(MOCVD)法等を用いて、ガリウム砒素(GaAs)基板或いはインジウム燐(InP)基板上に、例えば、サブコレクタ層、コレクタ層、ベース層及びエミッタ層を順次エピタキシャル成長させ、この積層体を更に加工してHBTを作製する。
このように、HBTでは、各半導体層を基板上に積層して形成した縦型構造を取っているので、半導体層に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、例えば、後述の特許文献1に示されているように、一旦各半導体層を形成した後に、フォトリソグラフィと、ウェットエッチング又はドライエッチングとによって上部層の一部を除去し、上記の積層体を、階段状の断面を有するメサ構造にパターニングすることが多い。
図13は、従来のメサ構造の積層体からなるヘテロ接合バイポーラトランジスタ(HBT)100を説明するための断面図である。
図13(A)に示すように、このHBT100を作製するには、MBE法やMOCVD法等を用いたエピタキシャル成長法によって、半絶縁性の基板101の上に、サブコレクタ層102、コレクタ層103、ベース層104、エミッタ層105、及びエミッタキャップ層106を順次積層して積層体を形成する。
そして、フォトリソグラフィとエッチングとによって、積層体を階段状の断面を有するメサ構造にパターニングした後、サブコレクタ層102上に接してコレクタ電極107を設け、ベース層104上に接してベース電極108を設け、更に、エミッタキャップ層106上に接してエミッタ電極109を設ける。これらの電極の材料としては、各半導体層にオーミック接触を形成できる材料を用いる。
更に、ポリイミドやベンゾシクロブテン(BCB)等に代表される有機膜を塗布する等の方法で、HBT100の上部に表面全面が平坦になるように絶縁膜110を形成し、その表面上に図示省略した配線を形成する。絶縁膜110の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるlow k材料がよい。
また、各半導体層上の電極107、108及び109と、これに対応するコレクタ配線電極114、ベース配線電極115及びエミッタ配線電極116との間は、それぞれ、絶縁膜110に開孔したスルーホール117h、118h及び119hに充填した接続プラグ117、118及び119を介して接続する。
このようなHBT100で問題が生じるのは、図13(A)に示すように、通常、半導体装置の耐電圧性能を確保するために、コレクタ層103の膜厚が非常に厚くなっていることによる。一例を挙げると、各層の膜厚は、エミッタキャップ層106が50nm、エミッタ層105が125nm、ベース層104が75nmであるのに対し、コレクタ層103は500nm、サブコレクタ層102は300nmである。
このため、上記のように各電極107、108及び109を設けると、積層方向における電極位置の高低差は、ベース電極108とエミッタ電極109とでは175nmと小さいが、コレクタ電極107とエミッタ電極109とでは750nmにもなる。
上記の例のように、エミッタトップ構造のHBT100では、コレクタ電極107とエミッタ電極109との高低差が1μm程度になることも珍しくない。微細化が要求されている半導体装置において、コレクタ電極107の上部からエミッタ電極109の上部までの間に1μm程度、或いはそれ以上の段差が存在すると、配線工程等の加工プロセスに重大な困難を生じることになり、その後のプロセス難易度に大きな影響を及ぼすことになる。
例えば、絶縁膜110を介して各配線を形成する際、各電極107、108及び109への接続プラグ117、108及び119を形成する位置の絶縁膜110に、例えば、ドライエッチングでスルーホール117h、118h及び119hを形成する必要があるが、上記の高低差が存在すると、適正なスルーホールを形成することが非常に難しくなる。
即ち、コレクタ電極107とエミッタ電極109及びベース電極108との高低差に対応して、スルーホール117hとスルーホール119h及び118hとでは開孔する絶縁膜110の膜厚が大きく異なるため、例えば、エッチング条件をスルーホール117hに適合させると、スルーホール119h及び118hを過剰にエッチングすることになる。この結果、ホール径がばらつくだけでなく、異常エッチングやエッチング副生物の堆積物が発生するなどの問題が生じる。
次に、図13(B)は、HBT100上部の絶縁膜110に、深さが大きく異なる各スルーホール117h、118h及び119hを形成する際の問題点を説明するための断面図である。なお、図13(B)は、図13(A)に破線で示した領域の部分拡大断面図であり、各配線電極114、115及び116並びに接続プラグ117、118及び119を形成する前の状態を示している。
ここで、スルーホール117h、118h及び119hの深さを、それぞれ、h11、h12、h13とし、h11とh13との差をΔhとする。スルーホール117hと119hとを一括して形成すると、スルーホール117hを完成するためには、スルーホール119hが完成した後も、Δhの深さのホールを形成する必要がある。
このようにスルーホール117h側でΔhの深さのホールを下方向へ形成している間に、スルーホール119hの側では、エミッタ電極109によって下方向へのエッチングが阻止されているため、反応活性種によるエッチングが横方向に進行する。このため、図中の破線で示すように、スルーホール119の下部では、ホール径が大きくなる。
また、深いスルーホールを形成するため、速いエッチング速度を選択すると、絶縁膜110がエッチングオフされた膜材料がスルーホール117h、118及び119h上のレジストマスクの側面に付着し易くなる。
上記の、スルーホール117hにおける下方向へのエッチング速度と、スルーホール119hにおける横方向へのエッチング速度との関係は、エッチング方法に依存する。ラジカル反応による等方性エッチングであるプラズマエッチングを用いる場合には、両者の速度はほぼ同じと考えてよい。
この場合、通常、エミッタ電極109の主面の大きさは、スルーホール119hとの位置合わせ誤差を考慮して、片側の幅Wのマージンをもって作られているが、Δh>Wが成り立つ場合には、スルーホール117hが完成する時点で、スルーホール119hの下部はエミッタ電極109の主面からはみ出して広がってしまうことになり、これは不都合である。
このような不都合を生じさせないためには、Δh<Wであることが必要であり、Wが500nm程度であることを考慮すると、Δhは500nm以下であることが必要である。ここではスルーホール117hと119hとの関係について述べたが、スルーホール117hと118hとの関係もほぼ同様である。
なお、イオンアシストによる異方性エッチングである反応性イオンエッチング(RIE)を用いる場合には、基板下方向へのエッチングである垂直性が高くなり、サイドエッチングをほとんど生じない。
しかしながら、この場合にはイオンで衝撃を加えることによってエッチングが進行していくため、下地層にダメージが生じるおそれがある。HBT100等のHBTでは、電極材料として金を用いているため、スルーホール117h、118h及び119hの形成にRIEを用いると、イオンで衝撃された電極の金がスルーホール117h、118h及び119hの側面に再付着する異常エッチングが生じる可能性が高くなる。
この点では、スルーホール117h、118h及び119hの形成には、RIEによる異方性エッチングを用いるよりも、プラズマエッチングによる等方性エッチングを用いる方が好ましい。
上記の問題点は、深さが大きく異なる各スルーホールを、それぞれ別工程で形成するようにすれば回避することができるが、このようにすると、工程数が増加し、生産性が低下する。
また、図13(A)及び図13(B)に一点鎖線で示すように、HBT100の各電極107、108及び109間の大きな段差を絶縁膜110が吸収しきれず、実際の絶縁膜表面112の形状は、理想的な絶縁膜表面111の完全な平坦面から外れ、大きな凹凸を有する形状になる。このため、絶縁膜表面112に形成される配線が断線する恐れが高くなると共に、配線工程において、絶縁膜表面112の上に形成するフォトレジストの露光精度が低下し、所定のパターン通りの配線を形成できないといった問題が生じる。
また、図14(A)に示すように、エッチング条件をスルーホール117hに適合させると、例えば、エミッタ電極109上のスルーホール119hを過剰にエッチングするため、下地層であるエミッタ電極109にダメージが生じる恐れがある。
結果として、HBT100等のHBTでは、電極材料として金を用いているために、スルーホール117h、118h及び119hの形成にRIEを用いると、オーバーエッチングとなり、イオンで衝撃されたエミッタ電極109の構成材料である金が、スルーホール119hの側面及びフォトレジスト121の側面に付着物120として連続して再付着し易くなる。
更に、図14(b)に示すように、フォトレジスト121を除去した後でも付着物120が金クラウンとして絶縁膜110上に突起して残留してしまう恐れがある。
そこで後述の特許文献2〜4には、積層方向(高さ方向)における電極形成位置を変更して、電極位置の高低差を緩和あるいは解消する構造をもつHBTが提案されている。
特開平6−333935号公報(第3頁、図2)
特開昭61−59774号公報(第2及び3頁、図1)
特開平5−129322号公報(第2及び3頁、図1)
特開平5−275634号公報(第3及び4頁、図1)
特許文献2に示されているHBTでは、半絶縁性のガリウム砒素基板の上に、n+型ガリウム砒素層(コレクタ引き出し層)、n型ガリウム砒素層(コレクタ層)、n+型ガリウム砒素層(ベース層)、n型アルミニウムガリウム砒素層(エミッタ層)125およびn+型ガリウム砒素層(エミッタキャップ層)を、順次、MBE法またはMOCVD法を用いたエピタキシャル成長法によって形成する。
そして、ベース電極及びエミッタ電極を、それぞれ、図13に示したHBT100と同様、n+型ガリウム砒素層(ベース層)及びn+型ガリウム砒素層(エミッタキャップ層)に接して設けるが、コレクタ電極は膜厚方向における形成位置を変更する。すなわち、基板の面方向におけるコレクタ電極の形成位置において、エッチングによってn+型GaAs層(コレクタ引き出し層)122を露出させた後、この露出面上に、MBE法を用いたエピタキシャル成長法によってn+型GaAs層(第2の引き出し層)を形成し、この新しく追加された第2の引き出し層に接してこの上にコレクタ電極を設ける。第2の引き出し層132の厚さ(高さ)は、特に限定されるものではないが、例えば、上面がn+型GaAs層(ベース層)と同程度の高さになる厚さとする。
このHBTでは、コレクタ電極とベース電極およびエミッタ電極との、積層方向における電極位置の高低差を緩和あるいは解消することはできるものの、第2の引き出し層を追加形成する方法をとっているため、工程数が増加する問題点がある。また、エッチングによって形成したn+型GaAs層(コレクタ引き出し層)の露出面上に、所望の電気的特性をもつ第2の引き出し層132をエピタキシャル成長させることができるのかという懸念も存在する。
特許文献3に示されているHBTでは、半絶縁性基板にサブコレクタ領域及びコレクタ領域を、それぞれ、イオン注入法およびエピタキシャル成長法によって形成した後、基板の面方向におけるコレクタ電極の形成位置においてイオン注入を行い、コレクタ領域と同じ導電型を有し、サブコレクタ領域に達する導電領域を形成する。
その後、ベース層およびエミッタ層をエピタキシャル成長法によって形成し、エミッタ層の一部をエッチング除去して、ベース電極及びエミッタ電極を、それぞれ、ベース層及びエミッタ層に接して設ける。そして、ベース層の一部をエッチング除去して、コレクタ電極を導電領域に接してその上に設ける。この後、イオン注入により絶縁領域を形成し、素子間を分離する。
このHBTでは、コレクタ領域を除去せず、コレクタ領域を改変した導電領域の上にコレクタ電極を設けるので、コレクタ電極とベース電極及びエミッタ電極との、積層方向における電極位置の高低差は、それぞれ、ベース層の厚さ及びベース層とエミッタ層とを合わせた厚さにすぎず、大幅に小さくなる。しかし、エピタキシャル成長法による成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層およびエミッタ層を所定の品質で形成できないのではないかという懸念も存在する。
また、コレクタ領域と導電領域とが直接接触しているため、コレクタ領域からサブコレクタ領域を経ずに導電領域へ流れる電流の存在が耐電圧性など、HBTの電気特性に悪影響を与える可能性も懸念される。
特許文献4に示されているHBTでは、MOCVD法またはGaAs半導体基板にn+型GaAs層(サブコレクタ層)およびn型GaAs層(コレクタ層)を形成した後、基板の面方向におけるコレクタ電極の形成位置においてSi+イオン注入を行い、コレクタ層と同じ導電型を有し、サブコレクタ層に達するディープn+層を形成する。
その後、MBE法を用いたエピタキシャル成長法によって、コレクタ層の上に薄いグレーディング層を挟んでp+型AlGaAs層(ベース層)を形成し、選択的エッチングによってパターニングする。さらに、その上にMBE法を用いたエピタキシャル成長法によって、薄いグレーディング層を挟んでn型AlGaAs層(エミッタ層)及びn+型GaAs層(エミッタキャップ層)を形成する。次に、基板の面方向におけるコレクタ電極の形成位置においてSi+イオン注入を行い、エミッタ層及びエミッタキャップ層の導電性を変更して、ディープn+層を延長する。また、Be+イオン注入を行い、エミッタ層及びエミッタキャップ層の導電型を変更して、ベース層に達するp+層を形成する。
この後、Be+及びH+イオンの注入を行いアイソレーション層を形成し、さらに窒化シリコン層及びオーミック電極を形成する。
このHBTでは、イオン注入法によってエミッタキャップ層の最上部までディープn+層及びp+層を形成し、その上にオーミック電極を形成するので、スルーホールを形成する必要はなく、すべてのオーミック電極の高さが揃う。また、メサ構造を形成せず、最上部にエミッタキャップ層が平坦なまま残されるので、HBT作製後の配線の形成も容易である。
しかし、特許文献3に基づくHBTと同様、成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層、エミッタ層およびエミッタキャップ層を所定の品質で形成できないのではないかという懸念も存在する。
また、エミッタキャップ層及びエミッタ層とp+層とが直接接触しているため、エミッタキャップ層及びエミッタ層からベース層を経ずにp+層へ流れる電流の存在が、増幅率の低下など、HBTの電気特性に悪影響を与える可能性も懸念される。また、ディープn+層は、別々に行われる2回のイオン注入によって下部層と上部層とがそれぞれ形成されるので、両者の位置ずれなどの影響で導電性などの特性が低下するおそれがある。
このような問題点を解消するため、本出願人は既に、特願2004−310285において、積層方向における電極位置の高低差を緩和或いは解消し、かつ、製造工程の増加や生産性の低下を抑え、また、電気的特性の悪化を招き難い構造を有するヘテロ接合半導体装置及びその製造方法を提起した。
この先願に係る発明を図15〜図16について例示的に説明する。
まず、図15(a)に示すように、半絶縁性基板101として鉄Feをドープしたインジウム燐基板を用意し、その上に、MBE法又はMOCVD法を用いたエピタキシャル成長法によって、サブコレクタ層構成材料層102a、コレクタ層構成材料層103a、ベース層構成材料層104a、エミッタ層構成材料層105a、そしてエミッタキャップ層構成材料層106aを積層形成する。
次に、図15(b)に示すように、エミッタキャップ層構成材料層106aの上にエミッタ電極109を形成する。エミッタ電極109の電極材料は、n+導電領域71にイオン注入した後の活性化アニール処理の処理温度に耐える必要性があるため、アニール温度に応じて高融点の金属材料、具体的にはタングステンWやモリブデンMoを用いる。電極9は、これらの電極材料層を形成した後、その上にフォトレジスト52aをパターニングして形成し、フォトレジスト52aをマスクとして電極材料層を選択的にエッチングして形成する。
次に、図15(c)に示すように、フォトレジスト52bをパターニングして形成し、このフォトレジスト52bをマスクとしてエミッタキャップ層構成材料層106aとエミッタ層構成材料層105aとを選択的にエッチングして、エミッタキャップ層106とエミッタ層105とからなるエミッタメサを形成し、ベース層構成材料層104aを露出させる。
次に、図15(d)に示すように、水平方向におけるコレクタ電極107の形成領域に、ベース層構成材料層104aの表面から、酸化シリコンSiO2等のハードマスク67を用いたイオン注入法によって、n+型の導電領域71を形成する。その後、アニールを行い、注入したドーパントを活性化する。以上の工程でn+型の導電領域71の不純物濃度が1×1019/cm3以上になるようにする。
次に、図16(e)に示すように、蒸着マスク68を用いて選択的な蒸着を行い、コレクタ電極107及びベース電極108を形成する。
次に、図16(f)に示すように、フォトレジスト52cをパターニングして形成し、このフォトレジスト52cをマスクとしてベース層構成材料層104aとコレクタ層構成材料層103aとを選択的にエッチングして、ベース層104からなるベースメサ及びコレクタ層103とからなるコレクタメサを形成するとともに、HBT130のコレクタ層103と導電領域71との間に分離溝72を形成する。
次に、図16(g)に示すように、フォトレジスト52dをパターニングして形成し、このフォトレジスト52dをマスクとしてサブコレクタ層構成材料層102aを選択的にエッチングして、サブコレクタ層102からなるサブコレクタメサを形成し、素子間の分離(アイソレーション)を行う。
次に、図16(h)に示すように、フォトレジスト52dを除去する。この後、引き続いて配線工程等の後工程を行うことによって、HBT90を作製する。
なお、コレクタ電極100、ベース電極108およびエミッタ電極107のいずれか、またはすべてをリフトオフ法で形成してもよい。
以上の工程を経て作製したHBT90はエミッタ電極トップとコレクタ電極トップあるいはベース電極トップとの段差が200nm程度と非常に平坦化されており、配線工程のプロセス難易度を軽減させることができる。
しかも、このヘテロ接合半導体装置であるHBT90では、ベース構成材料層104aに接して、その上にコレクタ電極107を設けるので、エミッタ電極109及びベース電極108とコレクタ電極107との積層方向における高低差が、従来のメサ構造の例(図13参照。)に比べて小さくなる。
この結果、HBT90の上部に配線用の層間絶縁膜を形成した場合、電極107〜109との接続のために設けるスルーホールの深さがよく揃うので、スルーホールを一括して形成することができ、生産性が向上する。また、層間絶縁膜の表面の平坦性が向上するので、配線形成工程の生産性が向上し、配線が断線するおそれが減少する。また、配線工程において形成されるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、所定のパターンどおりの配線を形成できるようになり、HBT90の性能が向上する。
しかし、この作製方法においては、イオン注入(イオンインプランテーション)法によってn+型の領域71を形成してサブコレクタ層102とのコンタクトを取っているので、高濃度のp型にドープされたベース層構成材料層104a(ベース領域)中の不純物が活性化しない可能性が高く、コンタクトが取れない場合が考えられる。
本発明は、このような状況に鑑みてなされたものであって、その目的は、積層方向における電極位置の高低差を緩和或いは解消し易く、製造工程の増加や生産性の低下を抑え易く、また、コンタクト不良などの電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置及びその製造方法を提供することにある。
即ち、本発明は、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順 に基体上に積層されてなるヘテロ接合半導体装置において、
前記ベース層と同レベル位置のベース層構成材料層上、前記コレクタ層と同レベル位 置のコレクタ層構成材料層上、前記コレクタ層の途中レベル位置のコレクタ層構成材料 層上、又は、前記エミッタ層又はエミッタキャップ層と同レベル位置のエミッタ層又は エミッタキャップ層構成材料層上に前記コレクタ電極が形成され、
このコレクタ電極と前記サブコレクタ層とが、オーミックアロイ法によって形成され た導電領域を介して電気的に接続されていること
を特徴とする、ヘテロ接合半導体装置に係るものである。
本発明は又、請求項1に記載のヘテロ接合半導体装置の製造方法であって、
サブコレクタ層構成材料層、コレクタ層構成材料層、ベース層構成材料層及びエミッ タ層構成材料層をこの順に基体上に積層する工程と、
この積層体を加工して、前記基体の面方向における前記コレクタ電極の形成位置にお いて、前記サブコレクタ層構成材料層の上部に、前記ベース層と同レベル位置のベース 層構成材料層、前記コレクタ層と同レベル位置のコレクタ層構成材料層、前記コレクタ 層の途中レベル位置のコレクタ層構成材料層、又は、前記エミッタ層又はエミッタキャ ップ層と同レベル位置のエミッタ層又はエミッタキャップ層構成材料層を残す工程と、
前記コレクタ電極の構成金属を前記の残された構成材料層へ熱拡散させてオーミック アロイ化させ、少なくとも前記サブコレクタ層構成材料層に達する導電領域を形成する 工程と
を有する、ヘテロ接合半導体装置の製造方法に係わるものである。
本発明によれば、前記ベース層と同レベル位置のベース層構成材料層上、前記コレクタ層と同レベル位置のコレクタ層構成材料層上、前記コレクタ層の途中レベル位置のコレクタ層構成材料層上、又は、前記エミッタ層又はエミッタキャップ層と同レベル位置のエミッタ層又はエミッタキャップ層構成材料層上に前記コレクタ電極を形成しているので、前記サブコレクタ層の上部の、前記サブコレクタ層以外の活性層に接してその上に設けられるエミッタ電極及びベース電極と、前記コレクタ電極との、積層方向における電極位置の高低差は、コレクタ電極を前記サブコレクタ層構成材料層に接してその上に設ける従来のメサ構造に比べて小さくなる。
この際、すでに形成されている前記構成材料層を利用して前記コレクタ電極を設けるので、工程が簡略になり易い。また、半導体装置を形成するのに必要な全ての前記構成材料層を一挙に形成してしまってから、それらの前記積層体の加工を行うので、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造することができる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染が少なく、最良の条件下で形成された前記構成材料層を、劣化させることなく前記活性層とすることができ易く、前記活性層の膜質および前記ヘテロ接合半導体装置の性能が向上し易くなる。
このように、製造工程の増加を抑え、生産性の低下や電気的特性の悪化を招くことなく、積層方向における電極位置の高低差を緩和或いは解消することができる。その結果、前記ヘテロ接合半導体装置の上部に絶縁膜を形成し、この絶縁膜表面上に配線を形成した場合、前記電極と前記配線との電気的接続のために前記絶縁膜に形成するスルーホールの深さがよく揃う。このため、すべてのスルーホールを一括して精度良く容易に形成することができ、工程数の減少により生産性が向上する。また、比較的浅いスルーホールを形成すればよいので、適切なエッチング速度を選択することができ、絶縁膜がエッチングオフされた膜材料がスルーホール上のレジストマスクの側面に付着することを防止できる。
また、前記絶縁膜の表面の平坦性が向上するので、配線が断線するおそれが減少し、配線形成工程を容易に生産性良く行えるとともに、配線工程におけるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、絶縁膜表面の上に所定のパターンどおりの配線を形成できるようになる。このように、段差における配線の断線、並びに露光やエッチングのばらつきなど、配線形成工程の問題点を一括して解決することができるため、更なる素子の微細化が可能になり、寄生容量の低減による使用可能周波数帯域の高周波化、コンタクト不良の改善によるパワーアンプデバイスとしての利得の向上等が可能になる。
しかも、前記コレクタ電極と前記サブコレクタ層とを、オーミックアロイ法によって形成された導電領域を介して電気的に接続しているので、前記コレクタ電極の構成金属を前記の残された構成材料層へ高濃度で熱拡散させてオーミックアロイ化させ、低抵抗の前記導電領域を容易かつ確実に形成することができる。これにより、前記コレクタ電極と前記サブコレクタ層との電気的な接続を十分に行うことができ、電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置を提供することができる。
本発明においては、前記コレクタ電極と前記サブコレクタ層とを電気的に十分に接続するために、前記コレクタ電極の構成金属とその下部の半導体層の構成材料との前記オーミックアロイ化によって形成された前記導電領域が、少なくとも前記サブコレクタ層まで達しているのが望ましい。
この場合に、前記コレクタ電極を構成する最下層金属が熱拡散して前記半導体層と合金化することによって前記導電領域が形成されているのが、前記コレクタ電極と前記サブコレクタ層とを電気的に十分に接続するために望ましい。
この場合、前記最下層金属が白金又はパラジウムからなるのが望ましい。
更に、前記コレクタ電極が、パラジウム、白金及び金がこの順に積層されたPd/Pt/Auの3層構造からなるか、又は、白金、チタン、白金及び金がこの順に積層されたPt/Ti/Pt/Auの4層構造からなるのが望ましい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することが可能となる。
また、前記エミッタ電極及び/又は前記ベース電極において、電極形成後に前記導電領域の形成(アロイ化)が行われる場合には、電極材料は、アロイ化時に下層へ拡散しないか或いは拡散し難い必要があるため、アロイ化温度に耐える高融点金属材料を用いることが望ましい。例えば、前記高融点金属がタングステン又はモリブデンからなるのが望ましい。
また、前記コレクタ電極及び前記導電領域が、前記サブコレクタ層のみを介して前記コレクタ層と電気的に接続されるためには、前記導電領域と、前記コレクタ層及び前記ベース層との間が絶縁分離されているのがよい。このようにすると、前記コレクタ層から前記サブコレクタ層を経ずに前記導電領域へ流れる電流が生じ、前記ヘテロ接合半導体装置の電気的特性に悪影響を与える可能性を除くことができる。
また、前記基体が化合物半導体からなるのがよく、更に具体的には、前記基体がインジウム燐(InP)又はガリウム砒素(GaAs)からなるのがよい。インジウム燐又はガリウム砒素はIII−V族化合物半導体に好適に用いられる代表的な基板材料である。
また、前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタとして構成されているのがよく、このヘテロ接合バイポーラトランジスタはNPN型であれば、動作の高速性に優れた構造となる。しかし、NPN型に限定するものではなく、PNP型でもよい。
但し、本発明のヘテロ接合半導体装置の機能はトランジスタに限るものではなく、例えば、構成要素はバイポーラトランジスタと同じであっても、動作としてダイオード的な機能や、単純な抵抗や容量としての機能を利用するものであってよい。
また、前記各構成材料層、特に各層間のヘテロ接合の変動(濃度分布の変動)等を防ぐために、前記オーミックアロイ化を前記各構成材料層のエピタキシャル成長温度以下で行うか、或いはRTA(Rapid Thermal Anneal)によって行うのが望ましい。
次に、本発明の好ましい実施の形態を図面参照下に詳細に説明する。
第1の実施の形態
図1〜図6は、本発明の第1の実施の形態を示すものである。
図1は、実施の形態1に基づくヘテロ接合バイポーラトランジスタ(HBT)10a(ヘテロ接合半導体装置)の構造を示す断面図である。
このHBT10では、MBE法やMOCVD法を用いたエピタキシャル成長法によって、半絶縁性の基板1(例えば、InP)の上に、サブコレクタ層12(例えば、n+型InGaAs)、コレクタ層13(例えば、n-型InP)、ベース層14(例えば、p+型InGaAs)、エミッタ層15(例えば、n-型InP)及びエミッタキャップ層16(例えば、n+型InGaAs)が、順次積層して形成されている構造である。
そして、エミッタキャップ層16及びエミッタ層15はメサ構造にパターニングされ、エミッタキャップ層16上に接してエミッタ電極9が設けられ、ベース層14上に接してベース電極8が設けられている。
ここで、従来構造のようにサブコレクタ層12に接してコレクタ電極7が設けられていると、コレクタ電極7と、ベース電極8及びエミッタ電極9との間に大きな高低差が生じることになる。従って、各電極間に大きな高低差を生じさせない構造として、サブコレクタ層12よりも上部の層上にコレクタ電極7が設けられていることが必要になる。
本実施の形態では、上記の必要条件を満たす構造の1つとして、コレクタ電極7をベース層14と同レベル位置のベース層構成材料層14aの上に設けている。更に、コレクタ電極7とサブコレクタ層12とを電気的に接続する導電領域21(例えば、n+型)が形成されている。また、この導電領域21の上にコレクタ電極7が形成されているが、この導電領域21は、後述するようにコレクタ電極7の構成金属をベース層構成材料層14a及びコレクタ層構成材料層13aを順次通して熱拡散させ、アロイ化することによってサブコレクタ層12に達するように形成されている。
更に、HBT10aの表面には、ポリイミド等の有機膜を塗布する等の方法で表面全面が平坦になるように、絶縁膜23が形成され、この絶縁膜23中の各電極上に設けられたスルーホール27、28及び29を介して配線30が形成されている。更に、ベース層14からなるベースメサ構造、及び、コレクタ層構成材料層13aからなるコレクタメサ構造が形成されていると共に、コレクタ層13及びベース層14と導電領域21との間には分離溝22が形成されている。なお、ベース電極上のスルーホールは図示省略した(以下、同様)。
図2〜図5について、HBT10aの作製工程を順次説明する。
まず、図2(a)に示すように、半絶縁性の基板1として、例えば、鉄Feをドープしたインジウム燐からなる基板1を用意する。その上に、MBE法又はMOCVD法を用いたエピタキシャル成長法によって、サブコレクタ層構成材料層12a、コレクタ層構成材料層13a、ベース層構成材料層14a、エミッタ層構成材料層15a、そしてエミッタキャップ層構成材料層16aを順次積層する。
各層の詳細については、例えば、サブコレクタ層構成材料層12aは、1×1019/cm3以上のn型不純物濃度を有するn+型インジウムガリウム砒素層で、厚さ300nmである。コレクタ層構成材料層13aは、1×1016/cm3のn型不純物濃度を有するインジウム燐層で、厚さ500nmである。ベース層構成材料層14aは、1×1019/cm3以上のp型不純物濃度を有するインジウムガリウム砒素層で、厚さ75nmである。エミッタ層構成材料層15aは、1×1017/cm3のn型不純物濃度を有するインジウム燐層で、厚さ125nmである。エミッタキャップ層構成材料層16aは、1×1019/cm3以上の不純物濃度を有するインジウムガリウム砒素層で、厚さ50nmである。
ここで、各層の膜厚や不純物濃度や材料の相違は、特に限定されることはない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした薄い層等が挿入されている構造についても、本実施の形態に含まれるものとする。
次に、図2(b)に示すように、フォトレジスト2aをパターニングして形成し、このフォトレジスト2aをマスクとしてエッチングすることにより、エミッタ電極9をエミッタキャップ層構成材料層16a上に形成する。このエミッタ電極9の電極材料は、後述するオーミックアロイ化温度に耐える必要があるために、アロイ化温度等を考慮した高融点の金属材料、具体的にはタングステンWやモリブデンMoを用いる。このタングステンやモリブデンは、必要ならば、ベース電極8の電極材料に適用してもよい。
次に、図2(c)に示すように、フォトレジスト2bをパターニングして形成し、このフォトレジスト2bをマスクとして、エミッタキャップ層構成材料層16aとエミッタ層構成材料層15aとを選択的にエッチングして、エミッタキャップ層16とエミッタ層15からなるエミッタメサ構造を形成し、ベース層構成材料層14aを露出させる。
次に、図3(d)に示すように、フォトレジストをマスクとして用い、ベース層14と同レベル位置のベース層構成材料層14a上に真空蒸着後のエッチング(又はリフトオフ等のパターニング)によってコレクタ電極7を形成する。このコレクタ電極7は、例えば、パラジウム、白金及び金がこの順に積層されたPd/Pt/Auの3層構造(構成金属)、或いは、白金、チタン、白金及び金がこの順に積層されたPt/Ti/Pt/Auの4層構造(構成金属)からなるのがよい。この際に、コレクタ電極7の最下層電極を、オーミックアロイ化反応係数の大きな白金又はパラジウムとする。このような積層構造にすることで、下地の半導体層に対するアロイ化を十分に実現でき、またコレクタ電極の密着性とオーミック接触性とを実現し易くなる。
即ち、コレクタ電極(メタル)7には、サブコレクタ層12までオーミックアロイ化(合金化)する必要性があるため、通常、電極の最下層として半導体層と密着性の良いチタンに替えて、チタンよりもオーミックアロイ化反応係数(金属拡散係数)の大きな金属でなければならない。例えば、上述のようにPtやPdが用いられる。
なお、電極7〜9をリフトオフ法によって形成するのもよい。このリフトオフ法では、例えば、電極7については、ベース層構成材料層14aの全面に、塗布法等によってフォトレジストを形成し、このフォトリソグラフィ及びエッチングによって、電極7を形成する領域以外を被覆するパターンにパターニングし、次に、真空蒸着法等によって電極材料層を全面に形成した後、溶解処理によってフォトレジストを除去する。この時、フォトレジストの上に堆積していた電極材料層も取り除かれ、ベース層構成材料層14aに密着して形成されていた電極材料層のみが電極7として残されることになる。
次に、図3(e)に示すように、コレクタ電極7の形成後に、熱処理して、コレクタ電極7とベース層構成材料層14a及びコレクタ層構成材料層13aとをオーミックアロイ化反応(合金化)させ、サブコレクタ層12に達するオーミックコンタクト領域(導電領域)21を形成する。
このオーミックアロイ化工程における処理時間と処理温度とについては、用いる電極材料、電極厚及びオーミックアロイ反応深さ等の条件に大きく依存するが、上記の各構成材料層のエピタキシャル成長温度以上の熱処理では、加熱によってヘテロ接合の変動等が生じてエピプロファイルに影響を与え、ノッチと称される障壁が生じる恐れがあるため、エピタキシャル成長温度以下、特に350〜400℃での熱処理が望ましい。
しかしながら、通常650℃程度のエピタキシャル成長温度で積層されるInP系のヘテロ構造の場合、850℃までの高速高温のRTA(Rapid Thermal Anneal)であれば、エピプロファイルは崩れないことが報告されている(Material Chemistry and Physics 85 (2004) 263-265)。従って、エピタキシャル成長温度以上でもRTAによってオーミックアロイ化し、導電領域21を形成することもできる。不純物の活性化のための加熱処理であるアニール処理とオーミックアロイ化(合金化)のための加熱処理とは、異なるものである。
こうしたオーミックアロイ化処理によって得られるサブコレクタ層12と導電領域21とのコンタクト抵抗は0.1Ωmm以下であることが望ましい。
このオーミックアロイ化は、コレクタ電極7を構成する最下層金属であるPt又はPdが熱拡散して、ベース層構成材料層14a及びコレクタ層構成材料層13aと合金化するものであるが、これによって形成された導電領域21はベース層構成材料層14aを十分に低抵抗化し、コレクタ電極7とサブコレクタ層12とを電気的に十分に接続することができるものとなる。また、このアロイ化時には、既に形成されているエミッタ電極9は高融点金属からなるために、下層へ拡散することはない。
なお、コレクタ層構成材料層13aの膜厚があまりに大きいと、オーミックアロイ化(金属拡散)が不足してサブコレクタ層12に導電領域21が十分に到達しないことが予想される。
この時には、例えば、コレクタ層構成材料(エピタキシャル材料)13aの組成を変更して伝導帯と価電子帯とのバンドギャップを大きくすることによりコレクタ層構成材料13aの耐圧を大きくすれば、その膜厚を薄くしても耐圧を保持できるので、薄いコレクタ層構成材料層13aを通してサブコレクタ層12に達するオーミックアロイ化を容易に行うことができる。なお、耐圧を必要としないトランジスタにおいては、通常のエピタキシャル材料を薄く成膜すればよい。
次に、図3(f)に示すように、例えば、蒸着マスク等を用いた選択的な蒸着又はリフトオフ法により、ベース層構成材料層14a上にベース電極8を形成する。
次に、図4(g)に示すように、フォトレジスト2cをパターニングして形成し、このフォトレジスト2cをマスクとして、ベース層構成材料層14aとコレクタ層構成材料層13aとを選択的にエッチングして、ベース層14及びコレクタ層13からなるベースメサ構造、並びに、ベース層構成材料層14a及びコレクタ層構成材料層13aからなるコレクタメサ構造を形成すると共に、ベース層14及びコレクタ層13と導電領域21との間に、絶縁分離のための分離溝22を形成する。
次に、図4(h)に示すように、フォトレジスト2dをパターニングして形成し、このフォトレジスト2dをマスクとして、図4(i)に示すように、サブコレクタ層構成材料層12aを選択的にエッチングして、サブコレクタ層12からなるサブコレクタメサ構造を形成し、素子間の分離(アイソレーション)を行う。
なお、上記したエミッタメサ構造、ベースメサ構造、コレクタメサ構造及びサブコレクタメサ構造の形成、分離溝22の形成は、例えば、ドライエッチングによる異方性エッチングで形成するのが望ましい。
次に、図5(j)に示すように、各電極等の上にポリイミド等の絶縁膜構成材料層23aを形成した後、図5(k)に示すように、各電極の上部にスルーホール27、28及び29を形成する。
その後、図1に示したように、絶縁膜23のスルーホール27、28及び29内等に導電プラグ及び配線30をそれぞれ形成して、HBT10aを作製する。
以上の工程を経て作製したHBT10aは、コレクタ電極7とベース電極8及びエミッタ電極9との高さの差が比較的小さく、200nm程度となるために、絶縁膜23の表面が平坦化され、スルーホール27、28及び29の形成工程やその後の配線工程のプロセス難度を軽減させることができる。
図6は、HBT10aの上部に、有機膜を塗布するなどの方法で表面全面が平坦になるように、絶縁膜23を形成した状態を示す断面図である。
この絶縁膜23の材料としては、寄生容量を減らすために、ポリイミドやBCBに代表される有機膜等、誘電率の小さい、いわゆるlow k材料がよい。
ここで重要なことは、コレクタ電極7がベース層構成材料層14a上に接して設けられているために、積層方向における電極位置の高さについては、コレクタ電極7とエミッタ電極9とでは高低差Δh11が比較的小さくなっていることである。また、コレクタ電極7とベース電極8との高低差Δh10も比較的小さくなっている。
このため、電極7、8及び9に対応して、絶縁膜23に形成したスルーホール27、28及び29の深さをそれぞれh1、h2及びh3とすると、h1とh3との差が比較的小さくなっている。このために、スルーホール27、28及び29を形成する工程を一括して生産性良く行うことができ、既述した従来例のようなスルーホール29の拡大などは生じず、信頼性良く高精度に各スルーホールの加工が可能となる。
この際に、ベース電極8上のスルーホール28が形成終了する時点では、スルーホール27と29とは既に形成終了しており、横方向へのエッチングが幾分か進行するものの、その程度は小さくなり、コレクタ電極7及びエミッタ電極9の主面の通常のマージンW(500nm程度)内に十分に収まり、問題が生じ難い。
また、各層構成材料層12a、13a、14a、15a及び16aは、各メサ構造の活性層12、13、14、15及び16を形成するために一部が除去されているが、大部分は残されている。このために、HBT10の上部に形成する絶縁膜23の表面24の平坦性が向上し、絶縁膜23の表面に配線を形成する工程を非常に容易に行うことができる。
なお、HBT10aのコレクタ層13と導電領域21とが直接接触していると、コレクタ層13からサブコレクタ層12を経ずに導電領域21へ直接流れる電流が生じ、HBT10aの電気特性に悪影響を与える可能性も懸念される。そこでHBT10aでは、コレクタ層13と導電領域21との間に分離溝22が設けられ、コレクタ層13からサブコレクタ層12を経ずに導電領域21へ流れる電流が生じることがないように構成されている。
また、基板1の材質には、例えば、鉄Feをドープしたインジウム燐からなる基板1であるのがよい。インジウムガリウム砒素系の半導体層では、ガリウム砒素からなる基板も用いることができるが、ここでインジウム燐基板を用いるのは、HBT10aの動作速度の高速化を重視したためである。
即ち、インジウムガリウム砒素系の半導体層では、ガリウムに比べてインジウムの割合が大きい方が、電子移動度が大きくなる。HBT10aの高速動作には、例えば、インジウムとガリウムとのモル比が、53:47であるのが望ましい。この場合、インジウムのイオン半径が大きいため、格子定数が0.56nmであるガリウム砒素基板は適合せず、格子定数が0.58nmとより大きいインジウム燐基板が適合する。このため、インジウム燐基板を用いることで、動作速度の大きいインジウムガリウム砒素系半導体のエピタキシャル成長層を、欠陥少なく形成することができる。鉄Feをドープするのは、基板の絶縁性を確保するためである。なお、インジウムの割合が小さい場合には、ガリウム砒素基板を好適に用いることができる。
上記したように、本実施の形態によれば、HBT10aの上部に絶縁膜23を形成し、この絶縁膜23の表面上に配線30を形成した場合に、各電極と各配線との電気的接続のために絶縁膜23に形成するスルーホール27、28及び29のそれぞれの深さの差が少なくなる。
このために、全てのスルーホール27、28及び29を一括して精度良く容易に形成することができ、スルーホール27、28及び29の形成工程数の減少により生産性が向上する。また、比較的深さの浅いスルーホールを形成できるので、適切なエッチング速度を選択し易くなり、絶縁膜23がエッチングオフされた時に生じる膜材料がスルーホール27、28及び29上のレジストマスクの側面に付着することも防止することができる。
また、絶縁膜23の表面24の平坦性が向上するので、配線30が断線する恐れが減少し、配線の形成工程を容易に生産性良く行えると共に、配線の形成工程におけるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、絶縁膜23の表面24上に所定のパターン通りの配線30を形成できるようになり、微細な電極を高精度に形成することができる。
このように、段差における配線30の断線、並びに、露光やエッチングのばらつき等の配線の形成工程における問題点を一括して解決することができるため、更なる素子の微細化が可能になり、ヘテロ接合面積の低減に伴う寄生容量の低減による使用可能周波数帯域の高周波化、パワーアンプデバイスとしての利得(Gain)の向上、及びコンタクト不良の解消によるパワーアンプデバイスの電力効率の改善が可能になる。なお、スルーホール(コンタクトホール)の開口サイズが微細化すると、一般に、エッチングされた絶縁膜の残渣によるコンタクト不良が生じて高抵抗化と電力の上昇を招き易く、これは加工のばらつきによって解消困難であるが、本実施の形態では、加工のばらつきがないため、確実に微細開口サイズのコンタクトホールを開けることができ、コンタクト不良が生じることはない。
しかも、コレクタ電極7とサブコレクタ層12とが、オーミックアロイ法によって形成された導電領域21を介して電気的に接続されており、この接続を実現するために、コレクタ電極7のオーミックアロイ化に適した構成金属をベース層構成材料層14aの十分な低抵抗化の下で高濃度で熱拡散させてオーミックアロイ化させるので、導電領域21である合金化エリアを拡散形成し易く、かつ、この合金化エリアを制御性良く形成できるので、合金化エリアのパターン精度を出し易い。
従って、比較的低抵抗の導電領域21を比較的容易に形成することができる。また、構成金属を熱拡散させるので、内部に深く熱拡散することにより、コレクタ電極7とサブコレクタ層12との電気的な接続を十分に行うことができ、電気的特性の悪化を招かないオーミックコンタクト構造を有するHBT10aを作製することができる。
第2の実施の形態
図7〜図8は、本発明の第2の実施の形態を示すものである。
本実施の形態は、図7に示すように、コレクタ電極7がコレクタ層13と同レベル位置のコレクタ層構成材料層13a上に形成され、導電領域21がコレクタ層構成材料層13aのみを熱拡散してサブコレクタ層12に達していること以外は、上述の第1の実施の形態と同様である。
図8について、本実施の形態によるHBT10bの作製工程を説明する。
まず、図8(a)に示すように、図2(a)〜図2(c)に示したものと同様の作製工程を経ることにより、ベース層構成材料層14a上にエミッタ電極9と、エミッタキャップ層16及びエミッタ層15からなるエミッタメサ構造を形成する。
次に、図8(b)に示すように、ベース層構成材料層14a上に所定パターンのフォトレジスト2eを形成し、このフォトレジスト2eをマスクとしたエッチングによってベース層構成材料層14aの一部を除去し、ベース層14を形成すると共に、コレクタ層構成材料層13aの一部を露出させる。
次に、図8(c)に示すように、露出したコレクタ層構成材料層13a上にコレクタ電極7を形成する。
次に、図3(e)〜図5(k)に示したものとほぼ同様の作製工程を経ることにより、HBT10bの作製工程を終了することができる。
本実施の形態によれば、コレクタ電極7がコレクタ層13と同レベル位置のコレクタ層構成材料層13a上に形成されていると共に、導電領域21がコレクタ層構成材料層13aのみを熱拡散してサブコレクタ層12に達するアロイ化反応で形成されているために、ベース層構成材料層14aがない分だけコレクタ電極7とサブコレクタ層12との間の距離が減少し、熱拡散も容易となり、導電領域21の形成が容易になる。
その他、本実施の形態においては、上述した第1の実施の形態で述べたのと同様の作用及び効果が得られる。
第3の実施の形態
図9〜図10は、本発明の第3の実施の形態を示すものである。
本実施の形態は、図9に示すように、コレクタ電極7がコレクタ層13の途中レベル位置のコレクタ層構成材料層13a上に形成され、導電領域21が厚さの減少したコレクタ層構成材料層13aのみを熱拡散してサブコレクタ層12に達していること以外は、上述の第1の実施の形態と同様である。
図10について、本実施の形態によるHBT10cの作製工程を説明する。
まず、図10(a)に示すように、図2(a)〜図2(c)に示したものと同様の作製工程を経ることにより、ベース層構成材料層14a上にエミッタ電極9と、エミッタキャップ層16及びエミッタ層15からなるエミッタメサ構造を形成する。
次に、図10(b)に示すように、ベース層構成材料層14a上に所定パターンのフォトレジスト2eを形成し、このフォトレジスト2eをマスクとしたエッチングによってコレクタ層構成材料層13aの一部及びベース層構成材料層14aの一部を除去することによって、ベース層14を形成すると共に、コレクタ層構成材料層13aの一部をその途中レベル位置で露出させる。
次に、図10(c)に示すように、その途中レベル位置で露出したコレクタ層構成材料層13a上にコレクタ電極7を形成する。
次に、図3(e)〜図5(k)に示したものとほぼ同様の作製工程を経ることにより、HBT10cの作製工程を終了することができる。
本実施の形態によれば、コレクタ電極7がコレク構成材料層13aの途中レベル位置上に形成されていると共に、導電領域21が厚さの減少したコレクタ層構成材料層13aのみを熱拡散してサブコレクタ層12に達するアロイ化反応で形成されているために、コレクタ電極7とサブコレクタ層12との距離が更に減少し、導電領域21の形成がより容易になる。
その他、本実施の形態においては、上述した第1の実施の形態で述べたのと同様の作用及び効果が得られる。
第4の実施の形態
図11〜図12は、本発明の第4の実施の形態を示すものである。
本実施の形態は、図11に示すように、コレクタ電極7がエミッタキャップ層16と同レベル位置のエミッタキャップ層構成材料層16a上に形成され、導電領域21がエミッタキャップ層構成材料層16a、エミッタ層構成材料層15a、ベース層構成材料層14a及びコレクタ層構成材料層13aを熱拡散してサブコレクタ層12に達していること以外は、上述の第1の実施の形態と同様である。
図12について、本実施の形態によるHBT10dの作製工程を説明する。
まず、図12(a)に示すように、図2(a)〜図2(c)に示したものとほぼ同様の作製工程を経ることにより、基板1上に、サブコレクタ層構成材料層12a、コレクタ層構成材料層13a、ベース層構成材料層14a、エミッタ層構成材料層15a及びエミッタキャップ層構成材料層16aを順次形成した後、エミッタキャップ層構成材料層16a上に、所定パターンのフォトレジスト2aをマスクとするエッチング等によって、エミッタ電極9及びコレクタ電極7を形成する。
次に、図12(b)に示すように、エミッタキャップ層構成材料層16a上に所定パターンのフォトレジスト2bを形成し、このフォトレジスト2bをマスクとするエッチングによってエミッタキャップ層構成材料層16aの一部及びエミッタ層構成材料層15aの一部を除去することによって、エミッタキャップ層16及びエミッタ層15からなるエミッタメサ構造を形成すると共に、エミッタキャップ層構成材料層16a及びエミッタ層構成材料層15aからなるメサ状の構造を形成する。
次に、図3(f)〜図5(k)に示したものとほぼ同様の作製工程を経ることにより、HBT10dの作製工程を終了する。
本実施の形態によれば、コレクタ電極7がエミッタキャップ層16の同レベル位置のエミッタキャップ層構成材料層16a上に形成されているために、スルーホール27、28及び29の深さを等しくすることができる。従って、上述した高さの差が存在しないことになり、スルーホールの加工精度を一層向上させることができる、
その他、本実施の形態においては、上述した第1の実施の形態で述べたのと同様の作用及び効果が得られる。
以上に説明した本発明の実施の形態は、本発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、コレクタ電極7の形成位置を、エミッタ層15と同レベル位置のエミッタ層構成材料層15a上に形成してもよい。また、上述したオーミックアロイ化の条件や、電極構成金属、半導体層の材質等は種々変更することができる。