JPH05129322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05129322A JPH05129322A JP28846491A JP28846491A JPH05129322A JP H05129322 A JPH05129322 A JP H05129322A JP 28846491 A JP28846491 A JP 28846491A JP 28846491 A JP28846491 A JP 28846491A JP H05129322 A JPH05129322 A JP H05129322A
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Abstract
(57)【要約】
【目的】 素子製造プロセスが容易で、ヘテロ接合型ト
ランジスタのバイポーラ動作を妨げることなく電極配線
の際に問題となるメサエッチング段差を小さくすること
が可能となる半導体装置の製造方法を提供する。 【構成】 ＮＰＮ型ヘテロ接合バイポーラトランジスタ
の場合、半絶縁性基板に、サブコレクタ領域を形成し、
コレクタ層をエピタキシャル成長し、サブコレクタ領域
およびコレクタ層に高濃度ｎ型導電領域を形成し、ベー
ス層およびベース層より電子親和力と禁制帯幅の和の大
きいエミッタ層を設け、イオン注入等により素子間に位
置するコレクタ層及びベース層を絶縁化し、ｎ型導電領
域にコレクタ電極を形成する工程より構成される。
ランジスタのバイポーラ動作を妨げることなく電極配線
の際に問題となるメサエッチング段差を小さくすること
が可能となる半導体装置の製造方法を提供する。 【構成】 ＮＰＮ型ヘテロ接合バイポーラトランジスタ
の場合、半絶縁性基板に、サブコレクタ領域を形成し、
コレクタ層をエピタキシャル成長し、サブコレクタ領域
およびコレクタ層に高濃度ｎ型導電領域を形成し、ベー
ス層およびベース層より電子親和力と禁制帯幅の和の大
きいエミッタ層を設け、イオン注入等により素子間に位
置するコレクタ層及びベース層を絶縁化し、ｎ型導電領
域にコレクタ電極を形成する工程より構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層半導体層を含むヘテロ接合型バイポー
ラトランジスタに関する。
に関し、特に多層半導体層を含むヘテロ接合型バイポー
ラトランジスタに関する。
【０００２】
【従来の技術】半導体装置において近年ますます高集積
化，高速化が進んでおり、特にIII −Ｖ族化合物のヘテ
ロ接合型バイポーラトランジスタにおいてはその高速化
集積化が重要であり、素子サイズの縮小化やベース抵抗
の低減化をはかり特性の向上がはかられている。III −
Ｖ族化合物のヘテロ接合型バイポーラトランジスタ（Ｈ
ＢＴ）たとえばエミッタ，コレクタがｎ型、ベースがｐ
型半導体層よりなる場合、エミッタ層の電子親和力と禁
制帯幅の和はベース層のそれよりも大きくとり、ベース
中の正孔がエミッタへ流れるのを防ぐ構造をとる。した
がって、エミッタ注入効率を高く保ちつつベースの不純
物濃度を大きくとれ、ベース抵抗を下げることができ
る。
化，高速化が進んでおり、特にIII −Ｖ族化合物のヘテ
ロ接合型バイポーラトランジスタにおいてはその高速化
集積化が重要であり、素子サイズの縮小化やベース抵抗
の低減化をはかり特性の向上がはかられている。III −
Ｖ族化合物のヘテロ接合型バイポーラトランジスタ（Ｈ
ＢＴ）たとえばエミッタ，コレクタがｎ型、ベースがｐ
型半導体層よりなる場合、エミッタ層の電子親和力と禁
制帯幅の和はベース層のそれよりも大きくとり、ベース
中の正孔がエミッタへ流れるのを防ぐ構造をとる。した
がって、エミッタ注入効率を高く保ちつつベースの不純
物濃度を大きくとれ、ベース抵抗を下げることができ
る。
【０００３】このような構造の作製は、分子線エピタキ
シャル（ＭＢＥ）法や有機金属気相成長（ＭＯＣＶＤ）
法等を用いて、たとえばサブコレクタ層，コレクタ層，
ベース層，エミッタ層を順次エピタキシャル成長させる
手法がとられる。さらにベース層およびエミッタ層への
電極は、メサエッチングと電極蒸着により形成される。
シャル（ＭＢＥ）法や有機金属気相成長（ＭＯＣＶＤ）
法等を用いて、たとえばサブコレクタ層，コレクタ層，
ベース層，エミッタ層を順次エピタキシャル成長させる
手法がとられる。さらにベース層およびエミッタ層への
電極は、メサエッチングと電極蒸着により形成される。
【０００４】
【発明が解決しようとする課題】しかしながら上述のよ
うなＭＢＥ法等によりエピタキシャル成長法のみを用い
てサブコレクタ層，コレクタ層，ベース層，エミッタ層
を形成する場合、不要なエミッタ層，ベース層，コレク
タ層をエッチング除去し、エミッタ電極，ベース電極，
コレクタ電極を形成する。
うなＭＢＥ法等によりエピタキシャル成長法のみを用い
てサブコレクタ層，コレクタ層，ベース層，エミッタ層
を形成する場合、不要なエミッタ層，ベース層，コレク
タ層をエッチング除去し、エミッタ電極，ベース電極，
コレクタ電極を形成する。
【０００５】このとき、エミッタ層は約４０００オング
ストローム、ベース層は８００オングストローム、コレ
クタ層は５０００オングストロームであり、メサエッチ
ングによって全ての段差は１μｍ近くにもなる。エミッ
タ電極を引き出す場合、１μｍの段差をへて電極のパッ
ド部分に達するが、この段差部分で、電極の厚みは薄く
なり、切れやすくなる。
ストローム、ベース層は８００オングストローム、コレ
クタ層は５０００オングストロームであり、メサエッチ
ングによって全ての段差は１μｍ近くにもなる。エミッ
タ電極を引き出す場合、１μｍの段差をへて電極のパッ
ド部分に達するが、この段差部分で、電極の厚みは薄く
なり、切れやすくなる。
【０００６】本発明の目的は、段差部分で電極が切れる
ことなく電極配線することが可能となる半導体装置の製
造方法を提供することにある。
ことなく電極配線することが可能となる半導体装置の製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半絶縁性基板に、ｎ型（またはｐ型）サ
ブコレクタ領域，ｎ型（またはｐ型）コレクタ領域を形
成し、前記サブコレクタ領域およびコレクタ領域に高濃
度ｎ型（またはｐ型）領域を形成し、ｐ型（またはｎ
型）ベース層を順次設け、前記ｐ型ベース層より電子親
和力と禁制帯幅の和の大きいｎ型（または前記ｎ型ベー
ス層よりも電子親和力の小さいｐ型）のエミッタ層を設
け、エミッタ層の一部、もしくはエミッタ層およびベー
ス層の一部をエッチング除去し、イオン注入等により素
子間に位置するコレクタ層およびベース層を絶縁化し、
前記高濃度ｎ型（またはｐ型）領域にコレクタ電極を形
成することを特徴とする。
の製造方法は、半絶縁性基板に、ｎ型（またはｐ型）サ
ブコレクタ領域，ｎ型（またはｐ型）コレクタ領域を形
成し、前記サブコレクタ領域およびコレクタ領域に高濃
度ｎ型（またはｐ型）領域を形成し、ｐ型（またはｎ
型）ベース層を順次設け、前記ｐ型ベース層より電子親
和力と禁制帯幅の和の大きいｎ型（または前記ｎ型ベー
ス層よりも電子親和力の小さいｐ型）のエミッタ層を設
け、エミッタ層の一部、もしくはエミッタ層およびベー
ス層の一部をエッチング除去し、イオン注入等により素
子間に位置するコレクタ層およびベース層を絶縁化し、
前記高濃度ｎ型（またはｐ型）領域にコレクタ電極を形
成することを特徴とする。
【０００８】第２の発明の半導体装置の製造方法は、半
絶縁性基板に、ｎ型（またはｐ型）サブコレクタ領域、
ｎ型（またはｐ型）コレクタ領域を形成し、前記サブコ
レクタ領域およびコレクタ領域に高濃度ｎ型（またはｐ
型）領域を形成し、イオン注入等により素子間に位置す
るコレクタ層およびベース層を絶縁化し、ｐ型（または
ｎ型）ベース層を順次設け、前記ｐ型ベース層より電子
親和力と禁制帯幅の和の大きいｎ型（または前記ｎ型ベ
ース層よりも電子親和力の小さいｐ型）のエミッタ層を
設け、エミッタ層の一部およびベース層の一部をエッチ
ング除去し、前記高濃度ｎ型（またはｐ型）領域にコレ
クタ電極を形成することを特徴とする。
絶縁性基板に、ｎ型（またはｐ型）サブコレクタ領域、
ｎ型（またはｐ型）コレクタ領域を形成し、前記サブコ
レクタ領域およびコレクタ領域に高濃度ｎ型（またはｐ
型）領域を形成し、イオン注入等により素子間に位置す
るコレクタ層およびベース層を絶縁化し、ｐ型（または
ｎ型）ベース層を順次設け、前記ｐ型ベース層より電子
親和力と禁制帯幅の和の大きいｎ型（または前記ｎ型ベ
ース層よりも電子親和力の小さいｐ型）のエミッタ層を
設け、エミッタ層の一部およびベース層の一部をエッチ
ング除去し、前記高濃度ｎ型（またはｐ型）領域にコレ
クタ電極を形成することを特徴とする。
【０００９】
【作用】本発明では、たとえばＮＰＮ型バイポーラトラ
ンジスタの場合、半絶縁性基板上のサブコレクタ領域，
コレクタ領域中に、イオン注入によって選択的に高濃度
ｎ型領域が形成される。サブコレクタ領域にコレクタ電
極を形成する場合、高濃度ｎ型領域に直接電極を形成す
ればよく、コレクタ層のエッチング工程は必要ない。し
たがって、段差はエミッタ層，ベース層のエッチングか
ら生じるのみで、従来の場合の１μｍより、０．５μｍ
程度に減少する。この程度の段差では電極の切れは生じ
ない。
ンジスタの場合、半絶縁性基板上のサブコレクタ領域，
コレクタ領域中に、イオン注入によって選択的に高濃度
ｎ型領域が形成される。サブコレクタ領域にコレクタ電
極を形成する場合、高濃度ｎ型領域に直接電極を形成す
ればよく、コレクタ層のエッチング工程は必要ない。し
たがって、段差はエミッタ層，ベース層のエッチングか
ら生じるのみで、従来の場合の１μｍより、０．５μｍ
程度に減少する。この程度の段差では電極の切れは生じ
ない。
【００１０】
【実施例】次に第１の発明の実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は実施例を説明するためのＮＰＮ型ヘ
テロ接合型バイポーラトランジスタの断面図である。
テロ接合型バイポーラトランジスタの断面図である。
【００１２】ガリウム砒素（以下ＧａＡｓ）半絶縁基板
１にイオン注入により形成されたサブコレクタ領域２上
に、エピタキシャル成長により形成されたＧａＡｓコレ
クタ層３，ＧａＡｓベース層５，アルミニウムガリウム
砒素（以下ＡｌＧａＡｓ）エミッタ層６があり，金ゲル
マニウム・エミッタ電極７，金マンガン・ベース電極
８，金ゲルマニウムニッケル・コレクタ電極９が形成さ
れている。コレクタ電極９はサブコレクタ領域２および
コレクタ層３中に形成された高濃度ｎ型領域４が配置さ
れており、エミッタ電極７より注入された電子はベース
層５、コレクタ層６を通り、サブコレクタ層２に到達す
る。そしてｎ型領域４を通り、コレクタ電極９に達す
る。また素子の外部の不必要なベース層５，コレクタ層
６は、イオン注入により絶縁化されており（領域１
０）、良好な素子間分離が施されている。
１にイオン注入により形成されたサブコレクタ領域２上
に、エピタキシャル成長により形成されたＧａＡｓコレ
クタ層３，ＧａＡｓベース層５，アルミニウムガリウム
砒素（以下ＡｌＧａＡｓ）エミッタ層６があり，金ゲル
マニウム・エミッタ電極７，金マンガン・ベース電極
８，金ゲルマニウムニッケル・コレクタ電極９が形成さ
れている。コレクタ電極９はサブコレクタ領域２および
コレクタ層３中に形成された高濃度ｎ型領域４が配置さ
れており、エミッタ電極７より注入された電子はベース
層５、コレクタ層６を通り、サブコレクタ層２に到達す
る。そしてｎ型領域４を通り、コレクタ電極９に達す
る。また素子の外部の不必要なベース層５，コレクタ層
６は、イオン注入により絶縁化されており（領域１
０）、良好な素子間分離が施されている。
【００１３】図２（ａ）〜（ｇ）は、本発明の実施例を
説明するための工程順に配列した半導体チップの断面図
である。
説明するための工程順に配列した半導体チップの断面図
である。
【００１４】まず図２（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上にイオン注入および熱処理によりｎ型サ
ブコレクタ領域２を形成する。次に図２（ｂ）に示すよ
うに、コレクタ層３をエピタキシャル成長し、図２
（ｃ）に示すように、珪素等のイオン注入によりサブコ
レクタ領域２およびコレクタ層３中に高濃度ｎ型導電領
域４を形成する。次に図２（ｄ）に示すように、ベース
層５，エミッタ層６をエピタキシャル成長し、図２
（ｅ）に示すように、エッチングによりエミッタ層６の
一部を除去する。さらに図２（ｆ）に示すように、イオ
ン注入により素子を分離し、ベース層５の一部をエッチ
ング除去し、エミッタ電極７，ベース電極８，コレクタ
電極９を順次形成する。
ａＡｓ基板１上にイオン注入および熱処理によりｎ型サ
ブコレクタ領域２を形成する。次に図２（ｂ）に示すよ
うに、コレクタ層３をエピタキシャル成長し、図２
（ｃ）に示すように、珪素等のイオン注入によりサブコ
レクタ領域２およびコレクタ層３中に高濃度ｎ型導電領
域４を形成する。次に図２（ｄ）に示すように、ベース
層５，エミッタ層６をエピタキシャル成長し、図２
（ｅ）に示すように、エッチングによりエミッタ層６の
一部を除去する。さらに図２（ｆ）に示すように、イオ
ン注入により素子を分離し、ベース層５の一部をエッチ
ング除去し、エミッタ電極７，ベース電極８，コレクタ
電極９を順次形成する。
【００１５】このような工程により、サブコレクタ領域
２にコレクタ電極９を形成する場合、高濃度ｎ型領域に
直接電極を形成すればよく、コレクタ層３のエッチング
工程は必要ない。したがって、段差はエミッタ層６，ベ
ース層５のエッチングから生じるのみで、従来の場合に
比較し大きく減少する。この程度の段差では、電極の切
れは生じない。
２にコレクタ電極９を形成する場合、高濃度ｎ型領域に
直接電極を形成すればよく、コレクタ層３のエッチング
工程は必要ない。したがって、段差はエミッタ層６，ベ
ース層５のエッチングから生じるのみで、従来の場合に
比較し大きく減少する。この程度の段差では、電極の切
れは生じない。
【００１６】次に第２の発明の実施例について図面を参
照して説明する。
照して説明する。
【００１７】図３（ａ）〜（ｇ）は第２の本発明の実施
例を説明するための工程順に配列した半導体チップの断
面図である。
例を説明するための工程順に配列した半導体チップの断
面図である。
【００１８】まず図３（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上にイオン注入および熱処理によりｎ型サ
ブコレクタ領域２を形成する。次に図３（ｂ）に示すよ
うに、コレクタ層３をエピタキシャル成長し、図３
（ｃ）に示すように、珪素等のイオン注入によりサブコ
レクタ領域２およびコレクタ層３中に高濃度ｎ型導電領
域４を、さらにボロン等のイオン注入により絶縁領域１
０を形成する。次に図３（ｄ）に示すように、ベース層
５，エミッタ層６をエピタキシャル成長し、図３（ｅ）
に示すように、エッチングによりエミッタ層６の一部を
除去する。さらに図３（ｆ）に示すように、ベース層５
の一部をエッチング除去し、エミッタ電極７，ベース電
極８，コレクタ電極９を順次形成する。
ａＡｓ基板１上にイオン注入および熱処理によりｎ型サ
ブコレクタ領域２を形成する。次に図３（ｂ）に示すよ
うに、コレクタ層３をエピタキシャル成長し、図３
（ｃ）に示すように、珪素等のイオン注入によりサブコ
レクタ領域２およびコレクタ層３中に高濃度ｎ型導電領
域４を、さらにボロン等のイオン注入により絶縁領域１
０を形成する。次に図３（ｄ）に示すように、ベース層
５，エミッタ層６をエピタキシャル成長し、図３（ｅ）
に示すように、エッチングによりエミッタ層６の一部を
除去する。さらに図３（ｆ）に示すように、ベース層５
の一部をエッチング除去し、エミッタ電極７，ベース電
極８，コレクタ電極９を順次形成する。
【００１９】このような工程により、サブコレクタ領域
２にコレクタ電極９を形成する場合、高濃度ｎ型領域に
直接電極を形成すればよく、コレクタ層３のエッチング
工程は必要ない。
２にコレクタ電極９を形成する場合、高濃度ｎ型領域に
直接電極を形成すればよく、コレクタ層３のエッチング
工程は必要ない。
【００２０】第１の発明の実施例との違いは、素子間分
離のためのイオン注入の工程がベース層，コレクタ層の
エピタキシャル成長後になるか、前になるかであり、本
発明の主旨には影響しない。ただし、素子間分離のため
の注入後、エピタキシャル成長の熱工程がはいるが、そ
の熱工程により、絶縁特性が劣化したり、また絶縁領域
上に良好なエピタキシャル成長が起こらない場合、第１
の発明の実施例の工程がより好ましい。
離のためのイオン注入の工程がベース層，コレクタ層の
エピタキシャル成長後になるか、前になるかであり、本
発明の主旨には影響しない。ただし、素子間分離のため
の注入後、エピタキシャル成長の熱工程がはいるが、そ
の熱工程により、絶縁特性が劣化したり、また絶縁領域
上に良好なエピタキシャル成長が起こらない場合、第１
の発明の実施例の工程がより好ましい。
【００２１】第１および第２の実施例はサブコレクタ層
をイオン注入により形成したが、エピタキシャル成長に
よって形成してもよい。このとき、素子間分離のための
注入量を多くする必要があるが、エピタキシャル成長，
イオン注入等の工程数が少なくなる。
をイオン注入により形成したが、エピタキシャル成長に
よって形成してもよい。このとき、素子間分離のための
注入量を多くする必要があるが、エピタキシャル成長，
イオン注入等の工程数が少なくなる。
【００２２】以上の実施例は本発明を制限するものでは
ない。すなわち実施例ではｎ型ＧａＡｓからなるＧａＡ
ｓコレクタ層，ｐ型からなるＧａＡｓベース層，ｎ型か
らなるＡｌＧａＡｓエミッタ層を備えたＮＰＮ型ヘテロ
バイポーラトランジスタを用いて説明したが、他の半導
体材料，他の不純物，適切な構造を用いて任意に変更し
てもよい。また電極形成の工程は先行して行ってもよ
い。またその順序も任意に変更してもよい。
ない。すなわち実施例ではｎ型ＧａＡｓからなるＧａＡ
ｓコレクタ層，ｐ型からなるＧａＡｓベース層，ｎ型か
らなるＡｌＧａＡｓエミッタ層を備えたＮＰＮ型ヘテロ
バイポーラトランジスタを用いて説明したが、他の半導
体材料，他の不純物，適切な構造を用いて任意に変更し
てもよい。また電極形成の工程は先行して行ってもよ
い。またその順序も任意に変更してもよい。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
を用いることにより、ヘテロ接合型トランジスタの場
合、イオン注入によって選択的に高濃度ｎ型領域が形成
され、サブコレクタ領域にコレクタ電極を形成する場
合、高濃度ｎ型領域に直接電極を形成すればよく、コレ
クタ層のエッチング工程は必要ない。したがって、段差
はエミッタ層，ベース層のエッチングから生じるので、
段差での電極の切れは生じない。したがって、歩留りの
高い半導体装置の製造方法であり、高制御性を維持し、
単体素子及び集積回路素子として広い応用分野を利用で
きる。
を用いることにより、ヘテロ接合型トランジスタの場
合、イオン注入によって選択的に高濃度ｎ型領域が形成
され、サブコレクタ領域にコレクタ電極を形成する場
合、高濃度ｎ型領域に直接電極を形成すればよく、コレ
クタ層のエッチング工程は必要ない。したがって、段差
はエミッタ層，ベース層のエッチングから生じるので、
段差での電極の切れは生じない。したがって、歩留りの
高い半導体装置の製造方法であり、高制御性を維持し、
単体素子及び集積回路素子として広い応用分野を利用で
きる。
【図１】本発明による半導体装置の構造を示す断面図で
ある。
ある。
【図２】第１の発明の半導体装置の製造方法を示す図で
ある。
ある。
【図３】第２の発明の半導体装置の製造方法を示す図で
ある。
ある。
【符号の説明】 １ 半絶縁型ガリウム砒素基板 ２ サブコレクタ領域 ３ コレクタ層 ４ ｎ型導電領域 ５ ベース層 ６ エミッタ層 ７ エミッタ電極 ８ ベース電極 ９ コレクタ電極 １０ 絶縁領域
Claims (2)
- 【請求項１】半絶縁性基板に、ｎ型（またはｐ型）サブ
コレクタ領域，ｎ型（またはｐ型）コレクタ領域を形成
し、前記サブコレクタ領域およびコレクタ領域に高濃度
ｎ型（またはｐ型）領域を形成し、ｐ型（またはｎ型）
ベース層を順次設け、前記ｐ型ベース層より電子親和力
と禁制帯幅の和の大きいｎ型（または前記ｎ型ベース層
よりも電子親和力の小さいｐ型）のエミッタ層を設け、
エミッタ層の一部、もしくはエミッタ層およびベース層
の一部をエッチング除去し、イオン注入等により素子間
に位置するコレクタ層およびベース層を絶縁化し、前記
高濃度ｎ型（またはｐ型）領域にコレクタ電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】半絶縁性基板に、ｎ型（またはｐ型）サブ
コレクタ領域、ｎ型（またはｐ型）コレクタ領域を形成
し、前記サブコレクタ領域およびコレクタ領域に高濃度
ｎ型（またはｐ型）領域を形成し、イオン注入等により
素子間に位置するコレクタ層およびベース層を絶縁化
し、ｐ型（またはｎ型）ベース層を順次設け、前記ｐ型
ベース層より電子親和力と禁制帯幅の和の大きいｎ型
（または前記ｎ型ベース層よりも電子親和力の小さいｐ
型）のエミッタ層を設け、エミッタ層の一部およびベー
ス層の一部をエッチング除去し、前記高濃度ｎ型（また
はｐ型）領域にコレクタ電極を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28846491A JPH05129322A (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28846491A JPH05129322A (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129322A true JPH05129322A (ja) | 1993-05-25 |
Family
ID=17730551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28846491A Pending JPH05129322A (ja) | 1991-11-05 | 1991-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129322A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| CN103137471A (zh) * | 2011-11-23 | 2013-06-05 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的自隔离型寄生PNP器件的制造方法 |
| CN103137677A (zh) * | 2011-11-30 | 2013-06-05 | 上海华虹Nec电子有限公司 | 锗硅hbt工艺中的寄生横向型pnp三极管及制造方法 |
-
1991
- 1991-11-05 JP JP28846491A patent/JPH05129322A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| CN103137471A (zh) * | 2011-11-23 | 2013-06-05 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的自隔离型寄生PNP器件的制造方法 |
| CN103137677A (zh) * | 2011-11-30 | 2013-06-05 | 上海华虹Nec电子有限公司 | 锗硅hbt工艺中的寄生横向型pnp三极管及制造方法 |
| CN103137677B (zh) * | 2011-11-30 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt工艺中的寄生横向型pnp三极管及制造方法 |
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