JPH05259077A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【目的】無欠陥で熱的に安定であり、かつ格子不整合が
大きい半導体結晶膜が基板となる半導体結晶上に形成さ
れた、ヘテロ構造を有する半導体装置及びその製造方法
を提供すること。 【構成】Ｓｉ基板７０に、面積が０．０１μｍ2以上４
μｍ2以下のメサ上部７３又は幅が０．０１μｍ以上１
μｍ以下のストライプ状の凸部が設けられている。この
メサ上部７３に、Ｓｉ基板７０と格子定数が好ましくは
０．５％以上異なる半導体結晶層をチャネル層７１とし
て設けた半導体装置。この半導体装置は、基板に凸部を
形成し、分子線エピタキシー法を用いて半導体結晶層を
形成する等の方法で形成できる。
大きい半導体結晶膜が基板となる半導体結晶上に形成さ
れた、ヘテロ構造を有する半導体装置及びその製造方法
を提供すること。 【構成】Ｓｉ基板７０に、面積が０．０１μｍ2以上４
μｍ2以下のメサ上部７３又は幅が０．０１μｍ以上１
μｍ以下のストライプ状の凸部が設けられている。この
メサ上部７３に、Ｓｉ基板７０と格子定数が好ましくは
０．５％以上異なる半導体結晶層をチャネル層７１とし
て設けた半導体装置。この半導体装置は、基板に凸部を
形成し、分子線エピタキシー法を用いて半導体結晶層を
形成する等の方法で形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ構造を利用した
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子のより一層の高速化、
高性能化を目的として、基板材料とバンド構造、格子定
数の異なる半導体材料を結晶成長させる、いわゆるヘテ
ロエピタキシャル成長技術が注目を集めている。当初
は、高い移動度を持つＧａＡｓ等の化合物半導体系でそ
の研究は盛んであり、変調ドープ電界効果トランジスタ
（ＭＯＤＦＥＴ）、高電子移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等
の高速素子が試作され、発表されている。最近は、Ｓｉ
1-xＧｅx（０＜ｘ≦１）、ＳｉＣ、ＧａＡｓのようにＳ
ｉとバンド構造、格子定数の異なった半導体材料をＳｉ
基板上にエピタキシャル成長させる技術や、その技術を
用いて形成するヘテロ構造デバイスの研究が活発化して
いる。
高性能化を目的として、基板材料とバンド構造、格子定
数の異なる半導体材料を結晶成長させる、いわゆるヘテ
ロエピタキシャル成長技術が注目を集めている。当初
は、高い移動度を持つＧａＡｓ等の化合物半導体系でそ
の研究は盛んであり、変調ドープ電界効果トランジスタ
（ＭＯＤＦＥＴ）、高電子移動度トランジスタ（ＨＥＭ
Ｔ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等
の高速素子が試作され、発表されている。最近は、Ｓｉ
1-xＧｅx（０＜ｘ≦１）、ＳｉＣ、ＧａＡｓのようにＳ
ｉとバンド構造、格子定数の異なった半導体材料をＳｉ
基板上にエピタキシャル成長させる技術や、その技術を
用いて形成するヘテロ構造デバイスの研究が活発化して
いる。
【０００３】このような基板と格子定数が異なる材料を
結晶成長させる場合、大きな問題があった。Ｓｉ基板上
に、バンド構造、格子定数の異なるＳｉ1-xＧｅx混晶を
結晶成長する場合を例にとって考える。ＳｉとＧｅは格
子定数が異なるため、ＳｉとＳｉ1-xＧｅx混晶の間にも
格子不整合が生じる。その値は、Ｓｉ1-xＧｅx混晶中の
Ｇｅの割合ｘによって、０％から４％の範囲で異なる。
従って、Ｓｉ基板上に結晶成長したＳｉ1-xＧｅx混晶膜
は下地のＳｉ基板の格子定数に従って成長するため、圧
縮応力を受ける。この応力はＳｉ基板とＳｉ1-xＧｅx混
晶間のバンド不連続値を大きくしたり、正孔の有効質量
を小さくする等の電気物性に与える利点がある。しか
し、この条件で形成したヘテロ構造は不安定な状態にあ
る。例えばＳｉ1-xＧｅx混晶の膜厚が大きくなると、Ｓ
ｉとの格子不整合を緩和しようとして膜中に結晶欠陥が
発生し、この発生した欠陥のためデバイスの特性は悪化
する。この結晶欠陥が発生する膜厚を臨界膜厚と呼ぶ。
さらに、成長膜の歪みも緩和されるため、ヘテロ構造の
特徴を十分に利用することができない。臨界膜厚以下の
条件でも、熱処理等の高温プロセスによって結晶欠陥を
発生し、成長膜は、歪みが緩和され、安定な状態に移り
やすい。従って、ヘテロ構造そのものの特徴を十分利用
した素子を作製するためには、無欠陥であることはもち
ろん、熱的にも安定であり、なおかつ大きな歪みを有す
る膜を結晶成長する技術の確立が重要である。
結晶成長させる場合、大きな問題があった。Ｓｉ基板上
に、バンド構造、格子定数の異なるＳｉ1-xＧｅx混晶を
結晶成長する場合を例にとって考える。ＳｉとＧｅは格
子定数が異なるため、ＳｉとＳｉ1-xＧｅx混晶の間にも
格子不整合が生じる。その値は、Ｓｉ1-xＧｅx混晶中の
Ｇｅの割合ｘによって、０％から４％の範囲で異なる。
従って、Ｓｉ基板上に結晶成長したＳｉ1-xＧｅx混晶膜
は下地のＳｉ基板の格子定数に従って成長するため、圧
縮応力を受ける。この応力はＳｉ基板とＳｉ1-xＧｅx混
晶間のバンド不連続値を大きくしたり、正孔の有効質量
を小さくする等の電気物性に与える利点がある。しか
し、この条件で形成したヘテロ構造は不安定な状態にあ
る。例えばＳｉ1-xＧｅx混晶の膜厚が大きくなると、Ｓ
ｉとの格子不整合を緩和しようとして膜中に結晶欠陥が
発生し、この発生した欠陥のためデバイスの特性は悪化
する。この結晶欠陥が発生する膜厚を臨界膜厚と呼ぶ。
さらに、成長膜の歪みも緩和されるため、ヘテロ構造の
特徴を十分に利用することができない。臨界膜厚以下の
条件でも、熱処理等の高温プロセスによって結晶欠陥を
発生し、成長膜は、歪みが緩和され、安定な状態に移り
やすい。従って、ヘテロ構造そのものの特徴を十分利用
した素子を作製するためには、無欠陥であることはもち
ろん、熱的にも安定であり、なおかつ大きな歪みを有す
る膜を結晶成長する技術の確立が重要である。
【０００４】インターナショナル・エレクトロンデバイ
ス・ミーティング、テクニカルダイジェスト（１９８７
年）第８７４頁から第８７６頁（ＩＥＤＭ．Ｔｅｃ．Ｄ
ｉｇ．，８７４〜８７６（１９８７））に、ヘテロ構造
を利用したＳｉ／Ｓｉ1-xＧｅx／ＳｉＨＢＴの典型的な
例が記載されている。このＨＢＴの断面図を図２に示
す。この場合、ベース層２１にＳｉよりもバンドギャッ
プの小さいＳｉ0.88Ｇｅ0.12を、エミッタ層２２にｎ型
のＳｉをそれぞれ分子線エピタキシー法で形成し、保護
膜としてＳｉＯ2膜２６をＣＶＤ法で、エミッタ電極２
３、コレクタ電極２４、ベース電極２５を真空蒸着法で
形成している。このベース層２１に用いた Ｓｉ
0.88Ｇｅ0.12はＳｉ基板２０上に歪み成長しているた
め、Ｓｉのエミッタ層２２との間の接合部に０．１ｅＶ
の価電子帯のバンド不連続が形成される。この価電子帯
のバンド不連続のため、ベース層２１からエミッタ層２
２への正孔の注入を抑制され、高いエミッタ注入効率が
得られている。
ス・ミーティング、テクニカルダイジェスト（１９８７
年）第８７４頁から第８７６頁（ＩＥＤＭ．Ｔｅｃ．Ｄ
ｉｇ．，８７４〜８７６（１９８７））に、ヘテロ構造
を利用したＳｉ／Ｓｉ1-xＧｅx／ＳｉＨＢＴの典型的な
例が記載されている。このＨＢＴの断面図を図２に示
す。この場合、ベース層２１にＳｉよりもバンドギャッ
プの小さいＳｉ0.88Ｇｅ0.12を、エミッタ層２２にｎ型
のＳｉをそれぞれ分子線エピタキシー法で形成し、保護
膜としてＳｉＯ2膜２６をＣＶＤ法で、エミッタ電極２
３、コレクタ電極２４、ベース電極２５を真空蒸着法で
形成している。このベース層２１に用いた Ｓｉ
0.88Ｇｅ0.12はＳｉ基板２０上に歪み成長しているた
め、Ｓｉのエミッタ層２２との間の接合部に０．１ｅＶ
の価電子帯のバンド不連続が形成される。この価電子帯
のバンド不連続のため、ベース層２１からエミッタ層２
２への正孔の注入を抑制され、高いエミッタ注入効率が
得られている。
【０００５】また、アイ・イー・イー・エレクトロン・
デバイス レターズＥＤＬ−７（１９８６）第３０８ペ
ージ〜第３１０ページ（ＩＥＥＥ Ｄｅｖ．Ｌｅｔｔ．
ＤＬ−７ｐｐ３０８〜３１０（１９８６））には、Ｓｉ
基板上に成長した歪ＳｉＧｅ混晶膜をチャネル層とし、
バンド不連続に形成された２次元ホールガスを利用した
ＭＯＤＦＥＴが示されている。図３にその断面図を示
す。この素子は、分子線エピタキシー法によってＳｉ基
板３０上にＳｉ0.8Ｇｅ0.2チャネル層３１と、ｐ型Ｓｉ
エミッタ層３２を順次エピタキシャル成長させ、その後
ＣＶＤ法によって保護膜としてＳｉＯ2膜３７を形成
し、ソース電極３４、ゲート電極３５、ドレイン電極３
６を真空蒸着法で形成している。なお、３３は高濃度ｐ
型Ｓｉ層である。本素子はＳｉ0.8Ｇｅ0.2チャネル層３
１とｐ型Ｓｉエミッタ層３２のヘテロ界面のバンド不連
続に発生した二次元正孔ガスによって、ＭＯＤＦＥＴと
して動作することが確認されている。なお、Ｓｉ0.8Ｇ
ｅ0.2チャネル層３１の膜厚は、Ｓｉ基板３０に対する
歪み成長の臨界膜厚以下である２５ｎｍとしている。
デバイス レターズＥＤＬ−７（１９８６）第３０８ペ
ージ〜第３１０ページ（ＩＥＥＥ Ｄｅｖ．Ｌｅｔｔ．
ＤＬ−７ｐｐ３０８〜３１０（１９８６））には、Ｓｉ
基板上に成長した歪ＳｉＧｅ混晶膜をチャネル層とし、
バンド不連続に形成された２次元ホールガスを利用した
ＭＯＤＦＥＴが示されている。図３にその断面図を示
す。この素子は、分子線エピタキシー法によってＳｉ基
板３０上にＳｉ0.8Ｇｅ0.2チャネル層３１と、ｐ型Ｓｉ
エミッタ層３２を順次エピタキシャル成長させ、その後
ＣＶＤ法によって保護膜としてＳｉＯ2膜３７を形成
し、ソース電極３４、ゲート電極３５、ドレイン電極３
６を真空蒸着法で形成している。なお、３３は高濃度ｐ
型Ｓｉ層である。本素子はＳｉ0.8Ｇｅ0.2チャネル層３
１とｐ型Ｓｉエミッタ層３２のヘテロ界面のバンド不連
続に発生した二次元正孔ガスによって、ＭＯＤＦＥＴと
して動作することが確認されている。なお、Ｓｉ0.8Ｇ
ｅ0.2チャネル層３１の膜厚は、Ｓｉ基板３０に対する
歪み成長の臨界膜厚以下である２５ｎｍとしている。
【０００６】また、特表昭６３−５０３１０４（国際公
開番号 ＷＯ ８７／０６３９２）には、微細なパター
ンが設けられた基板上に基板と異なる格子定数を持つエ
ピタキシャル層が形成され、このエピタキシャル層中に
半導体デバイスが製造されたことが記載されている。
開番号 ＷＯ ８７／０６３９２）には、微細なパター
ンが設けられた基板上に基板と異なる格子定数を持つエ
ピタキシャル層が形成され、このエピタキシャル層中に
半導体デバイスが製造されたことが記載されている。
【０００７】
【発明が解決しようとする課題】上記従来のＭＯＤＦＥ
Ｔは、Ｓｉ0.8Ｇｅ0.2からなるチャネル層３１の厚みを
臨界膜厚以下にしているため、チャネル層としての十分
な厚みを得られず、キャリアの散乱のため高速動作が妨
げられるという問題があった。
Ｔは、Ｓｉ0.8Ｇｅ0.2からなるチャネル層３１の厚みを
臨界膜厚以下にしているため、チャネル層としての十分
な厚みを得られず、キャリアの散乱のため高速動作が妨
げられるという問題があった。
【０００８】さらに、上記従来のＨＢＴ、ＭＯＤＦＥＴ
は、ヘテロ成長膜中の欠陥の発生を抑えるためＧｅの割
合を大きくすることができず、Ｓｉ0.88Ｇｅ0.12からな
るベース層２１とＳｉ基板２０とのヘテロ界面又はＳｉ
0.8Ｇｅ0.2からなるチャネル層３１とＳｉ基板３０との
ヘテロ界面のバンド不連続の値が０．１から０．１５ｅ
Ｖと低く、バンド不連続の値が小さく、そのため二次元
キャリアガスを高濃度に蓄積できず、ヘテロ構造の効果
を十分得ることができなかった。
は、ヘテロ成長膜中の欠陥の発生を抑えるためＧｅの割
合を大きくすることができず、Ｓｉ0.88Ｇｅ0.12からな
るベース層２１とＳｉ基板２０とのヘテロ界面又はＳｉ
0.8Ｇｅ0.2からなるチャネル層３１とＳｉ基板３０との
ヘテロ界面のバンド不連続の値が０．１から０．１５ｅ
Ｖと低く、バンド不連続の値が小さく、そのため二次元
キャリアガスを高濃度に蓄積できず、ヘテロ構造の効果
を十分得ることができなかった。
【０００９】バンド不連続の値を大きくし、高濃度の二
次元キャリアガスを蓄積するには、例えばＧｅの割合を
３０％以上に増やしてＳｉとのバンドギャップ差を大き
くする方法があるが、この場合にはその格子不整合が１
％を越えるのでＳｉ1-xＧｅx混晶膜はＳｉ基板に対する
臨界膜厚を越えて、膜中に欠陥を導入し、歪みを緩和し
てしまう問題があった。一方、膜厚が臨界膜厚を越えな
い場合には、ベース層又はチャネル層として用いるため
には十分な厚さが得られないという問題があった。さら
に、いずれの場合にも、成長後のデバイス作製プロセ
ス、例えば、イオン注入後の熱処理等によって、成長膜
中に欠陥を導入してしまうという問題もあった。
次元キャリアガスを蓄積するには、例えばＧｅの割合を
３０％以上に増やしてＳｉとのバンドギャップ差を大き
くする方法があるが、この場合にはその格子不整合が１
％を越えるのでＳｉ1-xＧｅx混晶膜はＳｉ基板に対する
臨界膜厚を越えて、膜中に欠陥を導入し、歪みを緩和し
てしまう問題があった。一方、膜厚が臨界膜厚を越えな
い場合には、ベース層又はチャネル層として用いるため
には十分な厚さが得られないという問題があった。さら
に、いずれの場合にも、成長後のデバイス作製プロセ
ス、例えば、イオン注入後の熱処理等によって、成長膜
中に欠陥を導入してしまうという問題もあった。
【００１０】また、特表昭６３−５０３１０４記載の従
来技術は、２００オングストロームより小さい最大寸法
を持つパターン台地の上にエピタキシャル層が形成され
ている。この非常に小さいパターン台地上に１又は複数
の素子を形成することは非常に困難であると考えられ
る。
来技術は、２００オングストロームより小さい最大寸法
を持つパターン台地の上にエピタキシャル層が形成され
ている。この非常に小さいパターン台地上に１又は複数
の素子を形成することは非常に困難であると考えられ
る。
【００１１】本発明の第１の目的は、無欠陥で熱的に安
定であり、格子不整合が大きく、かつ素子の高速動作の
ために必要な十分な膜厚の半導体結晶膜を持ち、ヘテロ
構造を有する半導体装置を提供することにある。本発明
の第２の目的は、そのような半導体装置の製造方法を提
供することにある。
定であり、格子不整合が大きく、かつ素子の高速動作の
ために必要な十分な膜厚の半導体結晶膜を持ち、ヘテロ
構造を有する半導体装置を提供することにある。本発明
の第２の目的は、そのような半導体装置の製造方法を提
供することにある。
【００１２】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、面積が０．０１μｍ
2以上４μｍ2以下の凸部又は幅が０．０１μｍ以上１μ
ｍ以下のストライプ状の凸部を有する半導体結晶基板と
この凸部上に設けられた、半導体結晶基板と格子定数が
異なる半導体結晶層とにより構成される。
るために、本発明の半導体装置は、面積が０．０１μｍ
2以上４μｍ2以下の凸部又は幅が０．０１μｍ以上１μ
ｍ以下のストライプ状の凸部を有する半導体結晶基板と
この凸部上に設けられた、半導体結晶基板と格子定数が
異なる半導体結晶層とにより構成される。
【００１３】さらに、上記第２の目的を達成するため
に、本発明の半導体装置の製造方法は、半導体結晶基板
に、面積が０．０１μｍ2以上４μｍ2以下の凸部又は幅
が０．０１μｍ以上１μｍ以下のストライプ状の凸部を
形成し、少なくとも凸部上に、半導体結晶基板と格子定
数が異なる半導体結晶層を結晶成長させるものである。
に、本発明の半導体装置の製造方法は、半導体結晶基板
に、面積が０．０１μｍ2以上４μｍ2以下の凸部又は幅
が０．０１μｍ以上１μｍ以下のストライプ状の凸部を
形成し、少なくとも凸部上に、半導体結晶基板と格子定
数が異なる半導体結晶層を結晶成長させるものである。
【００１４】半導体結晶層の格子定数は、半導体結晶基
板の格子定数と０．５％以上２０％以下異なることが好
ましい。また、凸部の高さは成長する半導体結晶層の厚
さ以上あればよく、好ましくは１０μｍ以下であればよ
い。成長する半導体結晶層の厚さは、１原子層の厚み
（約１ｎｍ）から１０μｍ以下であることが好ましい。
さらのい、半導体結晶層は、２種以上の半導体からなる
超格子構造であってもよい。この場合、超格子構造を構
成する２種以上の半導体の格子定数の平均値は、上記半
導体結晶基板の格子定数と０．５％以上２０％以下異な
ることが好ましく、１％以上２０％以下異なることがよ
り好ましい。
板の格子定数と０．５％以上２０％以下異なることが好
ましい。また、凸部の高さは成長する半導体結晶層の厚
さ以上あればよく、好ましくは１０μｍ以下であればよ
い。成長する半導体結晶層の厚さは、１原子層の厚み
（約１ｎｍ）から１０μｍ以下であることが好ましい。
さらのい、半導体結晶層は、２種以上の半導体からなる
超格子構造であってもよい。この場合、超格子構造を構
成する２種以上の半導体の格子定数の平均値は、上記半
導体結晶基板の格子定数と０．５％以上２０％以下異な
ることが好ましく、１％以上２０％以下異なることがよ
り好ましい。
【００１５】また、上記半導体装置の製造方法におい
て、結晶成長させる工程は、分子線エピタキシー法によ
り行われることが好ましい。
て、結晶成長させる工程は、分子線エピタキシー法によ
り行われることが好ましい。
【００１６】図１に結晶成長層を有する単結晶基板の例
を模式的に示して本発明を説明する。予め単結晶基板１
０を凹凸型に加工し、その後にバンド構造、格子定数の
異なる半導体膜を結晶成長し、段差によって凹部の単結
晶膜１２と分離された凸部の単結晶膜１１を半導体素子
の能動層として用いるものである。
を模式的に示して本発明を説明する。予め単結晶基板１
０を凹凸型に加工し、その後にバンド構造、格子定数の
異なる半導体膜を結晶成長し、段差によって凹部の単結
晶膜１２と分離された凸部の単結晶膜１１を半導体素子
の能動層として用いるものである。
【００１７】本発明において凸部とは、基板の所望の部
分の周囲をエッチングして形成したメサ型の部分であっ
てもよいし、また、基板に設けられたトレンチによって
囲まれた部分がトレンチの底からみて凸部となるように
構成されたものであってもよい。また、凸部を有する半
導体結晶基板とは、単結晶基板に、上記のような凸部が
設けられたものであっても、単結晶基体上に配置された
結晶層に上記のような凸部が設けられたものであっても
よい。後者の場合、比較するための格子定数は、凸部が
設けられた結晶層の格子定数である。
分の周囲をエッチングして形成したメサ型の部分であっ
てもよいし、また、基板に設けられたトレンチによって
囲まれた部分がトレンチの底からみて凸部となるように
構成されたものであってもよい。また、凸部を有する半
導体結晶基板とは、単結晶基板に、上記のような凸部が
設けられたものであっても、単結晶基体上に配置された
結晶層に上記のような凸部が設けられたものであっても
よい。後者の場合、比較するための格子定数は、凸部が
設けられた結晶層の格子定数である。
【００１８】
【作用】以下、Ｓｉ基板上にＳｉ1-xＧｅx混晶膜を結晶
成長させ、ヘテロ構造を形成した場合を例にとって本発
明の作用を説明する。結晶成長前に予め、フォトリソグ
ラフィー、ドライエッチング技術を用いて方形状の凹凸
型にＳｉ基板を加工し、その後分子線エピタキシー法を
用い、膜厚１５０ｎｍのＳｉ0.8Ｇｅ0.2混晶膜を結晶成
長させた。この場合の格子不整合は約１％であり、膜厚
は臨界膜厚を大きく越えている。
成長させ、ヘテロ構造を形成した場合を例にとって本発
明の作用を説明する。結晶成長前に予め、フォトリソグ
ラフィー、ドライエッチング技術を用いて方形状の凹凸
型にＳｉ基板を加工し、その後分子線エピタキシー法を
用い、膜厚１５０ｎｍのＳｉ0.8Ｇｅ0.2混晶膜を結晶成
長させた。この場合の格子不整合は約１％であり、膜厚
は臨界膜厚を大きく越えている。
【００１９】図４にＳｉ0.8Ｇｅ0.2混晶膜中のミスフィ
ット転位の線密度と凸部の一辺の長さとの関係を定量的
に示した。ここでミスフィット転位の線密度は、ミスフ
ィット転位の間隔の逆数をとることによって求めた。本
図から、長方形状の凸部の幅、正方形の凸部の一辺の長
さが小さくなるに従って、Ｓｉ0.8Ｇｅ0.2混晶膜中の転
位の線密度は減少しており、その密度減少は凸部の一辺
の長さが１０μｍ以下で顕著であることが判った。スト
ライプ状の凸部の幅を１μｍ以下にするとヘテロ成長膜
は完全に無転位になることが判った。さらに、正方形状
の凸部の面積を４μｍ2以下に小さくしていくと、凸部
上部のヘテロ成長膜も完全に無転位となることが判っ
た。
ット転位の線密度と凸部の一辺の長さとの関係を定量的
に示した。ここでミスフィット転位の線密度は、ミスフ
ィット転位の間隔の逆数をとることによって求めた。本
図から、長方形状の凸部の幅、正方形の凸部の一辺の長
さが小さくなるに従って、Ｓｉ0.8Ｇｅ0.2混晶膜中の転
位の線密度は減少しており、その密度減少は凸部の一辺
の長さが１０μｍ以下で顕著であることが判った。スト
ライプ状の凸部の幅を１μｍ以下にするとヘテロ成長膜
は完全に無転位になることが判った。さらに、正方形状
の凸部の面積を４μｍ2以下に小さくしていくと、凸部
上部のヘテロ成長膜も完全に無転位となることが判っ
た。
【００２０】格子不整合の値を変えた場合の臨界膜厚を
図５に示した。基板との格子不整合が約１％の場合、基
板全面に成長した場合の臨界膜厚は３０ｎｍであるが、
一辺が１μｍの正方形状の凸部に成長した場合はその５
倍の１５０ｎｍに臨界膜厚は増大している。従来の基板
全面に結晶成長する方法と比較して、本発明の方法を用
いた場合、基板との格子不整合の大きな単結晶膜をより
厚く、かつ無転位で成長できることが判った。
図５に示した。基板との格子不整合が約１％の場合、基
板全面に成長した場合の臨界膜厚は３０ｎｍであるが、
一辺が１μｍの正方形状の凸部に成長した場合はその５
倍の１５０ｎｍに臨界膜厚は増大している。従来の基板
全面に結晶成長する方法と比較して、本発明の方法を用
いた場合、基板との格子不整合の大きな単結晶膜をより
厚く、かつ無転位で成長できることが判った。
【００２１】また、本発明の方法を用いて作製した試料
に熱処理を加え、熱処理温度によるミスフィット転位の
線密度の変化を調べた結果を図６に示す。熱処理を加え
る前の転位の線密度は、基板全面に成長した場合で約１
００００／ｃｍ、一辺が２μｍの正方形状の凸部に成長
した場合でほぼ０／ｃｍである。Ｓｉ基板全面に結晶成
長した場合、熱処理温度が高くなるに従って転位密度は
増加している。９００℃の熱処理後、その転位密度は熱
処理前の値の約２倍になっている。一方、一辺が２μｍ
の大きさの正方形状の凸部を持つＳｉ基板に結晶成長し
た場合、その転位密度は熱処理温度でほとんど変化しな
いことが判った。この結果は、小さな領域に島状に存在
する成長膜は、成長後すでに熱的に安定な状態にあると
いうことを示唆している。これは次のように理解され
る。
に熱処理を加え、熱処理温度によるミスフィット転位の
線密度の変化を調べた結果を図６に示す。熱処理を加え
る前の転位の線密度は、基板全面に成長した場合で約１
００００／ｃｍ、一辺が２μｍの正方形状の凸部に成長
した場合でほぼ０／ｃｍである。Ｓｉ基板全面に結晶成
長した場合、熱処理温度が高くなるに従って転位密度は
増加している。９００℃の熱処理後、その転位密度は熱
処理前の値の約２倍になっている。一方、一辺が２μｍ
の大きさの正方形状の凸部を持つＳｉ基板に結晶成長し
た場合、その転位密度は熱処理温度でほとんど変化しな
いことが判った。この結果は、小さな領域に島状に存在
する成長膜は、成長後すでに熱的に安定な状態にあると
いうことを示唆している。これは次のように理解され
る。
【００２２】本発明の方法を用いて結晶成長する場合、
成長するＳｉ0.8Ｇｅ0.2膜は凸部と凹部とで空間的に完
全に分離する。従って、凸部のＳｉ0.8Ｇｅ0.2膜中に
は、他の凸部、あるいは凹部Ｓｉ0.8Ｇｅ0.2膜で発生し
たミスフィット転位が伸びてこない。さらに、凸部の面
積を小さくしていった場合、熱処理により転位が発生し
ないことから、膜中の応力が小さくなることからミスフ
ィット転位の発生を抑えるていると考えられる。本発明
の方法を用いて結晶成長することによって、熱的安定で
無欠陥のヘテロ構造膜を形成できる。成長膜の歪は小さ
くなるが、混晶中のＧｅの割合を増加できるので、十分
大きなバンド不連続値が得られる。
成長するＳｉ0.8Ｇｅ0.2膜は凸部と凹部とで空間的に完
全に分離する。従って、凸部のＳｉ0.8Ｇｅ0.2膜中に
は、他の凸部、あるいは凹部Ｓｉ0.8Ｇｅ0.2膜で発生し
たミスフィット転位が伸びてこない。さらに、凸部の面
積を小さくしていった場合、熱処理により転位が発生し
ないことから、膜中の応力が小さくなることからミスフ
ィット転位の発生を抑えるていると考えられる。本発明
の方法を用いて結晶成長することによって、熱的安定で
無欠陥のヘテロ構造膜を形成できる。成長膜の歪は小さ
くなるが、混晶中のＧｅの割合を増加できるので、十分
大きなバンド不連続値が得られる。
【００２３】
〈実施例１〉まず、本発明の方法によって結晶成長した
Ｓｉ1-xＧｅx／Ｓｉヘテロ構造を用いて、ＭＯＤＦＥＴ
を作製した例について述べる。図７（ａ）に示すよう
に、フォトリソグラフィーとドライエッチング技術を用
いてＳｉ（１００）基板７０をメサ型にすることによっ
て基板を凸型に加工した。ここで能動領域として用いる
メサ上部７３の面積は、その上に形成する層中にミスフ
ィット転位が発生しないように４×１μｍとし、また、
その高さは約１μｍとした。この基板をクリーニングし
た後に、図７（ｂ）に示すように、分子線エピタキシー
法を用いて基板温度５００℃で膜厚２０ｎｍのＳｉ0.7
Ｇｅ0.3チャネル層７１を、膜厚３０ｎｍのｐ型Ｓｉド
ーピング層７２を形成した。次に、ＣＶＤ法を用いて、
保護のためのＳｉＯ2膜７４を堆積した。続いて、図７
（ｃ）に示すように、Ｔｉゲート電極７５、ＡｕＧａソ
ース電極７６、ＡｕＧａソース電極７７を真空蒸着法を
用いて蒸着し、合金化のために窒素雰囲気中にて３６０
℃で６０秒間熱処理を行った。なお、図７（ｃ）のＡ
Ａ’線断面が同図（ｂ）に相当する。
Ｓｉ1-xＧｅx／Ｓｉヘテロ構造を用いて、ＭＯＤＦＥＴ
を作製した例について述べる。図７（ａ）に示すよう
に、フォトリソグラフィーとドライエッチング技術を用
いてＳｉ（１００）基板７０をメサ型にすることによっ
て基板を凸型に加工した。ここで能動領域として用いる
メサ上部７３の面積は、その上に形成する層中にミスフ
ィット転位が発生しないように４×１μｍとし、また、
その高さは約１μｍとした。この基板をクリーニングし
た後に、図７（ｂ）に示すように、分子線エピタキシー
法を用いて基板温度５００℃で膜厚２０ｎｍのＳｉ0.7
Ｇｅ0.3チャネル層７１を、膜厚３０ｎｍのｐ型Ｓｉド
ーピング層７２を形成した。次に、ＣＶＤ法を用いて、
保護のためのＳｉＯ2膜７４を堆積した。続いて、図７
（ｃ）に示すように、Ｔｉゲート電極７５、ＡｕＧａソ
ース電極７６、ＡｕＧａソース電極７７を真空蒸着法を
用いて蒸着し、合金化のために窒素雰囲気中にて３６０
℃で６０秒間熱処理を行った。なお、図７（ｃ）のＡ
Ａ’線断面が同図（ｂ）に相当する。
【００２４】本ヘテロ構造を持つ素子のホール効果測定
を行ったところ、７７Ｋの温度において得られた正孔の
シート濃度は約Ｎｓ＝３〜４×１０12／ｃｍ2、正孔の
移動度は５０００〜７０００ｃｍ2／Ｖｓと従来構造の
素子で得られている値が大幅に改善されていることが判
った。高い正孔のシート濃度が得られたことから、ヘテ
ロ界面に大きなバンド不連続が形成されていると思われ
る。さらに、ＭＯＤＦＥＴの電界効果移動度を求めたと
ころ、ホール移動度と同程度の値が得られた。
を行ったところ、７７Ｋの温度において得られた正孔の
シート濃度は約Ｎｓ＝３〜４×１０12／ｃｍ2、正孔の
移動度は５０００〜７０００ｃｍ2／Ｖｓと従来構造の
素子で得られている値が大幅に改善されていることが判
った。高い正孔のシート濃度が得られたことから、ヘテ
ロ界面に大きなバンド不連続が形成されていると思われ
る。さらに、ＭＯＤＦＥＴの電界効果移動度を求めたと
ころ、ホール移動度と同程度の値が得られた。
【００２５】〈実施例２〉次に、Ｓｉ1-xＧｅx混晶膜を
ベース材料に用い、ＨＢＴを形成した例を説明する。ま
ず、図８（ａ）のように高濃度ｎ型エピタキシャル層８
１を形成したＳｉ基板８０を、フォトリソグラフィーと
ドライエッチング技術を用いてメサ型に加工する。メサ
上部８２の面積は、２×２μｍ、高さ約１μｍである。
その後、図８（ｂ）に示すように、分子線エピタキシー
法を用いて、基板温度７００℃でｎ型Ｓｉ層８３を１０
０ｎｍ、基板温度５００℃でｐ型Ｓｉ0.65Ｇｅ0.35ベー
ス層８４（Ｂドープ：１０19／ｃｍ3）を３０ｎｍ、基
板温度５００℃でｎ型のＳｉエミッタ８５（Ａｓドー
プ：１０20／ｃｍ3）を３０ｎｍ順次成長させた。さら
に、ＣＶＤ法を用い、図８（ｃ）のように全面に保護の
ためのＳｉＯ2膜８６を堆積した。その後、図９
（ａ）、（ｂ）に示すように、コレクタ電極を形成する
ためのコンタクトホール、ベース電極用のコンタクトホ
ールをエッチングによって形成し、真空蒸着法によって
Ａｌを蒸着し、エミッタ電極８７及びコレクタ電極８
８、さらにベース電極８９を形成した。
ベース材料に用い、ＨＢＴを形成した例を説明する。ま
ず、図８（ａ）のように高濃度ｎ型エピタキシャル層８
１を形成したＳｉ基板８０を、フォトリソグラフィーと
ドライエッチング技術を用いてメサ型に加工する。メサ
上部８２の面積は、２×２μｍ、高さ約１μｍである。
その後、図８（ｂ）に示すように、分子線エピタキシー
法を用いて、基板温度７００℃でｎ型Ｓｉ層８３を１０
０ｎｍ、基板温度５００℃でｐ型Ｓｉ0.65Ｇｅ0.35ベー
ス層８４（Ｂドープ：１０19／ｃｍ3）を３０ｎｍ、基
板温度５００℃でｎ型のＳｉエミッタ８５（Ａｓドー
プ：１０20／ｃｍ3）を３０ｎｍ順次成長させた。さら
に、ＣＶＤ法を用い、図８（ｃ）のように全面に保護の
ためのＳｉＯ2膜８６を堆積した。その後、図９
（ａ）、（ｂ）に示すように、コレクタ電極を形成する
ためのコンタクトホール、ベース電極用のコンタクトホ
ールをエッチングによって形成し、真空蒸着法によって
Ａｌを蒸着し、エミッタ電極８７及びコレクタ電極８
８、さらにベース電極８９を形成した。
【００２６】このＨＢＴは、従来用いられているＳｉＧ
ｅベース層よりもＧｅ組成値が大きいので、エミッタ層
とのバンド不連続値が大きくできる。その結果、エミッ
タ注入効率が増大した。ベース層の不純物濃度をさらに
２×１０19／ｃｍ3まで高めても、エミッタ接地電流増
幅率ｈFEを約１００に保つことができるとともに、遮断
周波数ｆT＝８０ＧＨｚを実現した。素子作成プロセス
に、イオン注入の熱処理等の高温プロセスを行ったが、
Ｓｉ0.65Ｇｅ0.35／Ｓｉヘテロ界面へのミスフィット転
位の発生は見られず、またｐｎ特性も良好であった。
ｅベース層よりもＧｅ組成値が大きいので、エミッタ層
とのバンド不連続値が大きくできる。その結果、エミッ
タ注入効率が増大した。ベース層の不純物濃度をさらに
２×１０19／ｃｍ3まで高めても、エミッタ接地電流増
幅率ｈFEを約１００に保つことができるとともに、遮断
周波数ｆT＝８０ＧＨｚを実現した。素子作成プロセス
に、イオン注入の熱処理等の高温プロセスを行ったが、
Ｓｉ0.65Ｇｅ0.35／Ｓｉヘテロ界面へのミスフィット転
位の発生は見られず、またｐｎ特性も良好であった。
【００２７】なお、格子定数がＳｉ基板により近いＳｉ
0.8Ｇｅ0.2膜をベース材料に用いた場合は、アニール温
度を９００℃近くまで上げることが可能であった。
0.8Ｇｅ0.2膜をベース材料に用いた場合は、アニール温
度を９００℃近くまで上げることが可能であった。
【００２８】〈実施例３〉次に、歪みを制御したＧｅチ
ャネル層を用いたＭＯＤＦＥＴへの応用について説明す
る。図１０（ａ）のようにＧｅ（１００）基板９０をフ
ォトリソグラフィーとドライエッチング技術を用いてメ
サ型に加工する。ここでメサ上部９１の大きさは、その
上に形成する層中のミスフィット転位の発生が抑制で
き、歪みを小さくできる２×２μｍとし、その高さは約
３μｍとした。基板のクリーニングを行なった後に、分
子線エピタキシー法を用いて膜厚５００ｎｍのＳｉ0.3
Ｇｅ0.7バッファー層９２を基板温度４５０℃の高温で
成長し、基板温度２００℃で１０ｎｍのＧｅチャネル層
９３を、さらに２００℃でＳｉ0.5Ｇｅ0.5ドーピング層
９４を形成した（図１０（ｂ））。その後、ＣＶＤ法を
用いて全面に保護のためのＳｉＯ2膜９５を堆積した。
ついで、ＳｉＯ2膜９５の一部分を除き、Ｂをイオン注
入して高濃度ｐ型層９９を形成し、Ａｌの真空蒸着法に
よってソース電極９６、ゲート電極９７、ドレイン電極
９８を形成した（図１０（ｃ））。
ャネル層を用いたＭＯＤＦＥＴへの応用について説明す
る。図１０（ａ）のようにＧｅ（１００）基板９０をフ
ォトリソグラフィーとドライエッチング技術を用いてメ
サ型に加工する。ここでメサ上部９１の大きさは、その
上に形成する層中のミスフィット転位の発生が抑制で
き、歪みを小さくできる２×２μｍとし、その高さは約
３μｍとした。基板のクリーニングを行なった後に、分
子線エピタキシー法を用いて膜厚５００ｎｍのＳｉ0.3
Ｇｅ0.7バッファー層９２を基板温度４５０℃の高温で
成長し、基板温度２００℃で１０ｎｍのＧｅチャネル層
９３を、さらに２００℃でＳｉ0.5Ｇｅ0.5ドーピング層
９４を形成した（図１０（ｂ））。その後、ＣＶＤ法を
用いて全面に保護のためのＳｉＯ2膜９５を堆積した。
ついで、ＳｉＯ2膜９５の一部分を除き、Ｂをイオン注
入して高濃度ｐ型層９９を形成し、Ａｌの真空蒸着法に
よってソース電極９６、ゲート電極９７、ドレイン電極
９８を形成した（図１０（ｃ））。
【００２９】本構造を持つ素子のホール効果測定を行な
ったところ、７７Ｋにおいて正孔のシート濃度は５〜７
×１０12／ｃｍ2、ホール移動度約１２０００ｃｍ2／Ｖ
ｓと従来この構造で得られている値が大幅に改善されて
いることが判明した。
ったところ、７７Ｋにおいて正孔のシート濃度は５〜７
×１０12／ｃｍ2、ホール移動度約１２０００ｃｍ2／Ｖ
ｓと従来この構造で得られている値が大幅に改善されて
いることが判明した。
【００３０】〈実施例４〉次に、バッファー層に超格子
を用いた例を説明する。実施例３と同様な方法で、図１
０（ａ）に示すように、Ｇｅ（１００）基板９０をメサ
型に加工する。メサ上部９１の大きさ、高さは実施例３
と同じである。その後、分子線エピタキシー法を用いて
膜厚１００ｎｍのＳｉ0.3Ｇｅ0.7バッファー層を成長さ
せ、膜厚１ｎｍのＳｉ層を、連続して膜厚１ｎｍのＧｅ
層をそれぞれ基板温度３００℃で交互に１０層成長させ
た後に、再度膜厚１００ｎｍのＳｉ0.3Ｇｅ0.7バッファ
ー層を成長させる。その後、実施例３と同様に、Ｇｅチ
ャネル層９３、Ｓｉ0.5Ｇｅ0.5ドーピング層９４、Ｓｉ
Ｏ2膜９５、ソース電極９６、ゲート電極９７、ドレイ
ン電極９８を形成し、図１０（ｃ）に示した構造の素子
を得た。
を用いた例を説明する。実施例３と同様な方法で、図１
０（ａ）に示すように、Ｇｅ（１００）基板９０をメサ
型に加工する。メサ上部９１の大きさ、高さは実施例３
と同じである。その後、分子線エピタキシー法を用いて
膜厚１００ｎｍのＳｉ0.3Ｇｅ0.7バッファー層を成長さ
せ、膜厚１ｎｍのＳｉ層を、連続して膜厚１ｎｍのＧｅ
層をそれぞれ基板温度３００℃で交互に１０層成長させ
た後に、再度膜厚１００ｎｍのＳｉ0.3Ｇｅ0.7バッファ
ー層を成長させる。その後、実施例３と同様に、Ｇｅチ
ャネル層９３、Ｓｉ0.5Ｇｅ0.5ドーピング層９４、Ｓｉ
Ｏ2膜９５、ソース電極９６、ゲート電極９７、ドレイ
ン電極９８を形成し、図１０（ｃ）に示した構造の素子
を得た。
【００３１】本構造の素子のホール効果測定を行なった
ところ、実施例３の特性とほぼ同等値が得られ、薄い超
格子を導入したバッファー層が利用できることが判明し
た。
ところ、実施例３の特性とほぼ同等値が得られ、薄い超
格子を導入したバッファー層が利用できることが判明し
た。
【００３２】〈実施例５〉次に、基板に凹凸を形成する
ために、Ｓｉ基板に素子分離に用いられるトレンチを用
いた応用例を説明する。図１１（ａ）に示すように、フ
ォトリソグラフィーとドライエッチング技術を用いて、
Ｓｉ基板１００に素子分離のためのトレンチ１０１を形
成する。トレンチ１０１によって形成された凸部の大き
さは２×２μｍとし、トレンチ１０１の深さは約１μｍ
とした。その後、分子線エピタキシー法を用いて、基板
温度３００℃で膜厚２０ｎｍのＳｉＧｅチャネル層１０
２及び４００℃で膜厚３０ｎｍのＳｉドーピング層１０
３を順次成長させた（図１１（ｂ））。その後、ＣＶＤ
法によりＳｉＯ2膜１０４を堆積してトレンチを埋めた
（図１１（ｃ））。その後、ソース、ドレイン電極形成
部に窓を設け、ＢＦ2をイオン注入し、高濃度ｐ型層１
０８を形成し、真空蒸着法によってＡｌを蒸着し、ソー
ス電極１０５、ドレイン電極１０７、ゲート電極１０６
を形成した（図１１（ｄ））。
ために、Ｓｉ基板に素子分離に用いられるトレンチを用
いた応用例を説明する。図１１（ａ）に示すように、フ
ォトリソグラフィーとドライエッチング技術を用いて、
Ｓｉ基板１００に素子分離のためのトレンチ１０１を形
成する。トレンチ１０１によって形成された凸部の大き
さは２×２μｍとし、トレンチ１０１の深さは約１μｍ
とした。その後、分子線エピタキシー法を用いて、基板
温度３００℃で膜厚２０ｎｍのＳｉＧｅチャネル層１０
２及び４００℃で膜厚３０ｎｍのＳｉドーピング層１０
３を順次成長させた（図１１（ｂ））。その後、ＣＶＤ
法によりＳｉＯ2膜１０４を堆積してトレンチを埋めた
（図１１（ｃ））。その後、ソース、ドレイン電極形成
部に窓を設け、ＢＦ2をイオン注入し、高濃度ｐ型層１
０８を形成し、真空蒸着法によってＡｌを蒸着し、ソー
ス電極１０５、ドレイン電極１０７、ゲート電極１０６
を形成した（図１１（ｄ））。
【００３３】以上により、実施例１と同様の効果が得ら
れるとともに、素子分離領域が狭く、プレーナ状である
等集積化に適した特徴を持つＭＯＤＦＥＴが実現でき
た。
れるとともに、素子分離領域が狭く、プレーナ状である
等集積化に適した特徴を持つＭＯＤＦＥＴが実現でき
た。
【００３４】〈実施例６〉次に、Ｓｉ基板上にＧａＡｓ
系化合物半導体レ−ザを形成した例を説明する。図１２
（ａ）に示すように、フォトリソグラフィ−とドライエ
ッチング技術を用いて、Ｓｉ基板１１０をメサ型に加工
する。ここで、メサ上部１１１の面積は、１μｍ×１μ
ｍとした。基板をクリ−ニングした後、分子線エピタキ
シ−法を用いて膜厚２μｍのｐ型ＧａＡｓ層１１２、膜
厚１μｍのｐ型ＧａＡｌＡｓ層１１３、膜厚５０ｎｍの
ｐ型ＧａＡｓ活性層１１４、膜厚１μｍのｎ型ＧａＡｌ
Ａｓ層１１５、膜厚０．５μｍのｎ型ＧａＡｓ層１１６
を順次成長させた（図１２（ｂ））。その後、ＡｕＧｅ
電極１１７及びＡｕＺｎ電極１１８を真空蒸着法によっ
て形成した（図１２（ｃ））。
系化合物半導体レ−ザを形成した例を説明する。図１２
（ａ）に示すように、フォトリソグラフィ−とドライエ
ッチング技術を用いて、Ｓｉ基板１１０をメサ型に加工
する。ここで、メサ上部１１１の面積は、１μｍ×１μ
ｍとした。基板をクリ−ニングした後、分子線エピタキ
シ−法を用いて膜厚２μｍのｐ型ＧａＡｓ層１１２、膜
厚１μｍのｐ型ＧａＡｌＡｓ層１１３、膜厚５０ｎｍの
ｐ型ＧａＡｓ活性層１１４、膜厚１μｍのｎ型ＧａＡｌ
Ａｓ層１１５、膜厚０．５μｍのｎ型ＧａＡｓ層１１６
を順次成長させた（図１２（ｂ））。その後、ＡｕＧｅ
電極１１７及びＡｕＺｎ電極１１８を真空蒸着法によっ
て形成した（図１２（ｃ））。
【００３５】この半導体多層構造の発振特性を調べた結
果、メサ構造を持たない基板に形成した半導体レ−ザは
発振しなかったが、メサ型に加工した基板状の半導体レ
−ザの発振は確認できた。
果、メサ構造を持たない基板に形成した半導体レ−ザは
発振しなかったが、メサ型に加工した基板状の半導体レ
−ザの発振は確認できた。
【００３６】
【発明の効果】本発明の方法を用いることによって、基
板単結晶と格子定数が異なる単結晶膜を、欠陥を導入す
ることなくエピタキシャル成長させることが可能になる
ため、ヘテロ界面のバンド不連続や、応力が成長膜の電
子物性に与える効果を有効に利用した半導体装置を得る
ことができた。
板単結晶と格子定数が異なる単結晶膜を、欠陥を導入す
ることなくエピタキシャル成長させることが可能になる
ため、ヘテロ界面のバンド不連続や、応力が成長膜の電
子物性に与える効果を有効に利用した半導体装置を得る
ことができた。
【図１】本発明を用いて成長させたヘテロ構造を示す模
式図である。
式図である。
【図２】従来のヘテロ接合バイポーラトランジスタの断
面図である。
面図である。
【図３】従来の変調ドープトランジスタの断面図であ
る。
る。
【図４】凸型に加工したＳｉ基板上のＳｉ0.8Ｇｅ0.2膜
の転位の線密度と凸部の大きさの関係を示す図である。
の転位の線密度と凸部の大きさの関係を示す図である。
【図５】凸型に加工したＳｉ基板上のＳｉ0.8Ｇｅ0.2膜
の臨界膜厚と格子不整合の関係を示す図である。
の臨界膜厚と格子不整合の関係を示す図である。
【図６】凸型に加工したＳｉ基板上のＳｉ0.8Ｇｅ0.2膜
の転位の線密度とアニール温度の関係を示す図である。
の転位の線密度とアニール温度の関係を示す図である。
【図７】本発明のＳｉＧｅ ＭＯＤＦＥＴの製造工程図
である。
である。
【図８】本発明のＳｉＧｅ ＨＢＴの製造工程図であ
る。
る。
【図９】本発明のＳｉＧｅ ＨＢＴの製造工程図であ
る。
る。
【図１０】本発明の歪み制御ＧｅチャネルＭＯＤＦＥＴ
の製造工程図である。
の製造工程図である。
【図１１】本発明のＭＯＤＦＥＴの製造工程図である。
【図１２】本発明の半導体レーザの製造工程図である。
【符号の説明】 １０ 単結晶基板 １１、１２ 単結晶膜。 ２０、３０、８０、１００、１１０ Ｓｉ基板 ２１、８４ ベース層 ２２、３２ エミッタ層 ２６、３７、７４、８６、９５、１０４ ＳｉＯ2膜 ２３、８７ エミッタ電極 ２４、８８ コレクタ電極 ２５、８９ ベース電極 ３１、７１ チャネル層 ３３ 高濃度ｐ型Ｓｉ層 ３４、７６、９６、１０５ ソース電極 ３５、７５、９７、１０６ ゲート電極 ３６、７７、９８、１０７ ドレイン電極 ７０ Ｓｉ（１００）基板 ７３、８２、９１、１１１ メサ上部 ７２ ｐ型Ｓｉドーピング層 ８１ 高濃度ｎ型エピタキシャル層 ８３ ｎ型Ｓｉ層 ８５ Ｓｉエミッタ ９０ Ｇｅ（１００）基板 ９２ バッファー層 ９３ Ｇｅチャネル層 ９４、１０３ ドーピング層 ９９、１０８ 高濃度ｐ型層 １０１ トレンチ １０２ ＳｉＧｅチャネル層 １１２ ｐ型ＧａＡｓ層 １１３ ｐ型ＧａＡｌＡｓ層 １１４ ｐ型ＧａＡｓ活性層 １１５ ｎ型ＧａＡｌＡｓ層 １１６ ｎ型ＧａＡｓ層 １１７ ＡｕＧｅ電極 １１８ ＡｕＺｎ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 21/338 29/812 (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】面積が０．０１μｍ2以上４μｍ2以下の凸
部又は幅が０．０１μｍ以上１μｍ以下のストライプ状
の凸部を有する半導体結晶基板及び該凸部上に設けられ
た、該半導体結晶基板と格子定数が異なる半導体結晶層
を有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
半導体結晶層の格子定数は、上記半導体結晶基板の格子
定数と０．５％以上異なることを特徴とする半導体装
置。 - 【請求項３】請求項１記載の半導体装置において、上記
半導体結晶層は、２種以上の半導体からなる超格子構造
を有することを特徴とする半導体装置。 - 【請求項４】請求項３記載の半導体装置において、上記
超格子構造を構成する２種以上の半導体の格子定数の平
均値は、上記半導体結晶基板の格子定数と０．５％以上
異なることを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれか一に記載の半導
体装置において、上記凸部領域に形成されたヘテロ構造
のヘテロ界面のバンド不連続に蓄積される二次元キャリ
アガスを制御するためのゲート電極が上記凸部上に設け
られ、上記凸部は、変調ドープ電界効果トランジスタの
能動領域を構成することを特徴とする半導体装置。 - 【請求項６】請求項１から４のいずれか一に記載の半導
体装置において、上記凸部上に形成されたヘテロ構造の
ヘテロ界面は、ヘテロ接合バイポーラトランジスタの障
壁層を構成することを特徴とする半導体装置。 - 【請求項７】半導体結晶基板に、面積が０．０１μｍ2
以上４μｍ2以下の凸部又は幅が０．０１μｍ以上１μ
ｍ以下のストライプ状の凸部を形成する工程と、少なく
とも該凸部上に、該半導体結晶基板と格子定数が異なる
半導体結晶層を結晶成長させる工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項８】請求項７記載の半導体装置の製造方法にお
いて、上記結晶成長させる工程は、分子線エピタキシー
法により行われることを特徴とする半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP579992 | 1992-01-16 | ||
| JP4-5799 | 1992-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259077A true JPH05259077A (ja) | 1993-10-08 |
Family
ID=11621132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000656A Pending JPH05259077A (ja) | 1992-01-16 | 1993-01-06 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5338942A (ja) |
| JP (1) | JPH05259077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420070B1 (ko) * | 2002-02-01 | 2004-02-25 | 한국과학기술원 | 이중-게이트 플래쉬 메모리소자 및 그 제조방법 |
| JP2009130289A (ja) | 2007-11-27 | 2009-06-11 | Shin Etsu Chem Co Ltd | 貼り合わせ基板の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500391A (en) * | 1994-08-09 | 1996-03-19 | At&T Corp. | Method for making a semiconductor device including diffusion control |
| US5677230A (en) * | 1995-12-01 | 1997-10-14 | Motorola | Method of making wide bandgap semiconductor devices |
| DE69941446D1 (de) * | 1998-04-09 | 2009-11-05 | Nxp Bv | Halbleiter mit gleichrichtendem übergang und seine herstellung |
| US6034417A (en) * | 1998-05-08 | 2000-03-07 | Micron Technology, Inc. | Semiconductor structure having more usable substrate area and method for forming same |
| US6251738B1 (en) * | 2000-01-10 | 2001-06-26 | International Business Machines Corporation | Process for forming a silicon-germanium base of heterojunction bipolar transistor |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN103137488B (zh) * | 2011-12-01 | 2015-09-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999682A (en) * | 1987-08-14 | 1991-03-12 | Regents Of The University Of Minnesota | Electronic and optoelectronic laser devices utilizing light hole properties |
| US5079616A (en) * | 1988-02-11 | 1992-01-07 | Gte Laboratories Incorporated | Semiconductor structure |
| US5032893A (en) * | 1988-04-01 | 1991-07-16 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers |
-
1993
- 1993-01-04 US US08/000,090 patent/US5338942A/en not_active Expired - Fee Related
- 1993-01-06 JP JP5000656A patent/JPH05259077A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420070B1 (ko) * | 2002-02-01 | 2004-02-25 | 한국과학기술원 | 이중-게이트 플래쉬 메모리소자 및 그 제조방법 |
| JP2009130289A (ja) | 2007-11-27 | 2009-06-11 | Shin Etsu Chem Co Ltd | 貼り合わせ基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5338942A (en) | 1994-08-16 |
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