JP2001044211A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JP2001044211A JP2001044211A JP11212520A JP21252099A JP2001044211A JP 2001044211 A JP2001044211 A JP 2001044211A JP 11212520 A JP11212520 A JP 11212520A JP 21252099 A JP21252099 A JP 21252099A JP 2001044211 A JP2001044211 A JP 2001044211A
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Abstract
(57)【要約】
【課題】ヘテロ接合バイポーラトランジスタにおいて、
高いデバイス特性を維持しつつ、しかも平坦化が容易
で、作製プロセスが簡単なデバイス構造と製造方法を提
供する。 【解決手段】ＧａＡｓ基板１０上に、３―５族化合物半
導体薄膜からなる第１導電型のコレクタ層１２、第２導
電型のベース層１３、ベース層１３より禁制帯幅が大き
い第１導電型のエミッタ層１４が形成され、それぞれの
層に電極が形成されているヘテロ接合バイポーラトラン
ジスタにおいて、コレクタ層１２とコレクタ電極２２の
間にコレクタ層１２より高濃度に不純物をドーピングし
た低抵抗の第１導電型のコンタクト層１８を挿入する。
高いデバイス特性を維持しつつ、しかも平坦化が容易
で、作製プロセスが簡単なデバイス構造と製造方法を提
供する。 【解決手段】ＧａＡｓ基板１０上に、３―５族化合物半
導体薄膜からなる第１導電型のコレクタ層１２、第２導
電型のベース層１３、ベース層１３より禁制帯幅が大き
い第１導電型のエミッタ層１４が形成され、それぞれの
層に電極が形成されているヘテロ接合バイポーラトラン
ジスタにおいて、コレクタ層１２とコレクタ電極２２の
間にコレクタ層１２より高濃度に不純物をドーピングし
た低抵抗の第１導電型のコンタクト層１８を挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ及びその製造方法に関し、特にエミッ
タ、ベース、コレクタの段差が小さく、平坦化の容易な
ヘテロ接合バイポーラトランジスタ及びその製造方法に
関する。
ーラトランジスタ及びその製造方法に関し、特にエミッ
タ、ベース、コレクタの段差が小さく、平坦化の容易な
ヘテロ接合バイポーラトランジスタ及びその製造方法に
関する。
【０００２】
【従来の技術】３―５族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ（以下ＨＢＴとする）は、優
れた高周波特性と高い電流駆動能力を有し、しかも単一
正電源動作が可能なため、移動体通信機器や光通信シス
テムの高周波素子や高出力素子への応用が有望視され、
すでに一部実用化されている。これらの応用にあたっ
て、素子の小型化やＩＣにする場合は、平坦化のしやす
さが重要となる。しかし従来のＨＢＴは、図７に示すよ
うな縦形構造なので、エミッタ電極２０、ベース電極２
１、コレクタ電極２２の各電極を形成するためには、深
いメサを切る必要があり、エミッタ電極２０とコレクタ
電２２極間では、約１μｍの段差が生じる。従って、Ｉ
Ｃにする場合の平坦化工程が難しくなる。
合バイポーラトランジスタ（以下ＨＢＴとする）は、優
れた高周波特性と高い電流駆動能力を有し、しかも単一
正電源動作が可能なため、移動体通信機器や光通信シス
テムの高周波素子や高出力素子への応用が有望視され、
すでに一部実用化されている。これらの応用にあたっ
て、素子の小型化やＩＣにする場合は、平坦化のしやす
さが重要となる。しかし従来のＨＢＴは、図７に示すよ
うな縦形構造なので、エミッタ電極２０、ベース電極２
１、コレクタ電極２２の各電極を形成するためには、深
いメサを切る必要があり、エミッタ電極２０とコレクタ
電２２極間では、約１μｍの段差が生じる。従って、Ｉ
Ｃにする場合の平坦化工程が難しくなる。
【０００３】また、図７に示した従来のＨＢＴでは、コ
レクタ耐圧を高くし、またコレクタ―ベース間容量を低
減するため、コレクタ層は１０16ｃｍ-3台の低濃度ｎ型
ＧａＡｓで形成される。場合によっては、ｎｏｎ―ｄｏ
ｐｅｄ ＧａＡｓの場合もある。従って、コレクタ層に
直接コンタクトをとることは困難で、コレクタ層の下部
に１０18ｃｍ-3台の高濃度ｎ+―ＧａＡｓ層（サブコレ
クタ層１２ａ）を挿入して、そこにコレクタ電極２２を
形成する。このためメサ段は、さらに深いものになって
いる。
レクタ耐圧を高くし、またコレクタ―ベース間容量を低
減するため、コレクタ層は１０16ｃｍ-3台の低濃度ｎ型
ＧａＡｓで形成される。場合によっては、ｎｏｎ―ｄｏ
ｐｅｄ ＧａＡｓの場合もある。従って、コレクタ層に
直接コンタクトをとることは困難で、コレクタ層の下部
に１０18ｃｍ-3台の高濃度ｎ+―ＧａＡｓ層（サブコレ
クタ層１２ａ）を挿入して、そこにコレクタ電極２２を
形成する。このためメサ段は、さらに深いものになって
いる。
【０００４】この問題に対して、特開平６―１４０４１
号公報やエフ．アレキサンドルら，ジャ―ナル・オブ・
クリスタルグロ―ス，１３６巻，２３５〜２４０（１９
９４年）（Alexandre et al., Journal of Crystaｌ Gr
owth,136,pp235―240（１９９４））ではサブコレクタ
層上にコンタクト層を設ける方法が提案されている。図
８はその例であり、サブコレクタ層１２ａ上にｎ+―Ｇ
ａＡｓとｎ+―ＩｎＧａＡｓからなるコンタクト層１２
ｂがＣＢＥ（Cｈemicａｌ Beam Epitaxy）による選択成
長で形成され、平坦化を図っている。
号公報やエフ．アレキサンドルら，ジャ―ナル・オブ・
クリスタルグロ―ス，１３６巻，２３５〜２４０（１９
９４年）（Alexandre et al., Journal of Crystaｌ Gr
owth,136,pp235―240（１９９４））ではサブコレクタ
層上にコンタクト層を設ける方法が提案されている。図
８はその例であり、サブコレクタ層１２ａ上にｎ+―Ｇ
ａＡｓとｎ+―ＩｎＧａＡｓからなるコンタクト層１２
ｂがＣＢＥ（Cｈemicａｌ Beam Epitaxy）による選択成
長で形成され、平坦化を図っている。
【０００５】
【発明が解決しようとする課題】前述した従来のＨＢＴ
の構造では、１μｍ以上のメサ段ができ、平坦化が困難
である。図８に示したＨＢＴの構造は、コレクタメサを
解消するためには、効果的であるが、従来通りサブコレ
クタ層を設けているため、サブコレクタ層が寄生容量に
なり、デバイス特性を劣化させるという問題がある。
の構造では、１μｍ以上のメサ段ができ、平坦化が困難
である。図８に示したＨＢＴの構造は、コレクタメサを
解消するためには、効果的であるが、従来通りサブコレ
クタ層を設けているため、サブコレクタ層が寄生容量に
なり、デバイス特性を劣化させるという問題がある。
【０００６】またサブコレクタ層までエッチングする必
要があるので、メサ段が深くなり、厚い選択成長層が必
要となり、ファセット成長しやすく、やはり平坦化が困
難になる。
要があるので、メサ段が深くなり、厚い選択成長層が必
要となり、ファセット成長しやすく、やはり平坦化が困
難になる。
【０００７】本発明の目的は、選択成長を用いて平坦化
を容易にし、高いデバイス特性を維持しつつプロセスを
簡略化できるヘテロ接合バイポーラトランジスタとその
製造方法を提供することにある。
を容易にし、高いデバイス特性を維持しつつプロセスを
簡略化できるヘテロ接合バイポーラトランジスタとその
製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるヘテロ接合
バイポーラトランジスタは、半導体基板上に、３―５族
化合物半導体薄膜からなる第１導電型のコレクタ層、第
２導電型のベース層、前記ベース層より禁制帯幅が大き
い第１導電型のエミッタ層が順次形成され、それぞれの
層に電極が形成されているヘテロ接合バイポーラトラン
ジスタにおいて、前記コレクタ層とコレクタ電極の間に
前記コレクタ層より高濃度に不純物をドーピングした低
抵抗の第１導電型の半導体層が挿入されていることを特
徴としている。
バイポーラトランジスタは、半導体基板上に、３―５族
化合物半導体薄膜からなる第１導電型のコレクタ層、第
２導電型のベース層、前記ベース層より禁制帯幅が大き
い第１導電型のエミッタ層が順次形成され、それぞれの
層に電極が形成されているヘテロ接合バイポーラトラン
ジスタにおいて、前記コレクタ層とコレクタ電極の間に
前記コレクタ層より高濃度に不純物をドーピングした低
抵抗の第１導電型の半導体層が挿入されていることを特
徴としている。
【０００９】また本発明による他のヘテロ接合バイポー
ラトランジスタは、半導体基板上に、３―５族化合物半
導体薄膜からなる第１導電型のコレクタ層、第２導電型
のベース層、前記ベース層より禁制帯幅が大きい第１導
電型のエミッタ層が順次形成され、それぞれの層に電極
が形成されているヘテロ接合バイポーラトランジスタに
おいて、前記コレクタ層の一部が除去され、その部分に
前記コレクタ層より高濃度に不純物をドーピングした低
抵抗の第１導電型の半導体層とコレクタ電極が順次形成
されていることを特徴としている。
ラトランジスタは、半導体基板上に、３―５族化合物半
導体薄膜からなる第１導電型のコレクタ層、第２導電型
のベース層、前記ベース層より禁制帯幅が大きい第１導
電型のエミッタ層が順次形成され、それぞれの層に電極
が形成されているヘテロ接合バイポーラトランジスタに
おいて、前記コレクタ層の一部が除去され、その部分に
前記コレクタ層より高濃度に不純物をドーピングした低
抵抗の第１導電型の半導体層とコレクタ電極が順次形成
されていることを特徴としている。
【００１０】さらに上記ヘテロ接合バイポーラトランジ
スタにおいて、コレクタ層より高濃度に不純物をドーピ
ングした低抵抗の半導体層を、コレクタ層より禁制帯幅
が小さい半導体層で形成することを特徴としている。ま
たこの構造で、エミッタ、ベース、コレクタ電極をすべ
て同一の合金で、形成することを特徴としている。
スタにおいて、コレクタ層より高濃度に不純物をドーピ
ングした低抵抗の半導体層を、コレクタ層より禁制帯幅
が小さい半導体層で形成することを特徴としている。ま
たこの構造で、エミッタ、ベース、コレクタ電極をすべ
て同一の合金で、形成することを特徴としている。
【００１１】本発明によるヘテロ接合バイポーラトラン
ジスタの製造方法は、半導体基板上に、３―５族化合物
半導体で第１導電型のコレクタ層、第２導電型のベース
層、該ベース層より禁制帯幅が大きい第１導電型のエミ
ッタ層を順次エピタキシャル成長する工程を含むヘテロ
接合バイポーラトランジスタの製造方法において、前記
コレクタ層とコレクタ電極の間に前記コレクタ層より高
濃度に不純物をドーピングした低抵抗の第１導電型の半
導体層を選択成長で形成することを特徴としている。
ジスタの製造方法は、半導体基板上に、３―５族化合物
半導体で第１導電型のコレクタ層、第２導電型のベース
層、該ベース層より禁制帯幅が大きい第１導電型のエミ
ッタ層を順次エピタキシャル成長する工程を含むヘテロ
接合バイポーラトランジスタの製造方法において、前記
コレクタ層とコレクタ電極の間に前記コレクタ層より高
濃度に不純物をドーピングした低抵抗の第１導電型の半
導体層を選択成長で形成することを特徴としている。
【００１２】また他の製造方法は、半導体基板上に、３
―５族化合物半導体で第１導電型のコレクタ層、第２導
電型のベース層、該ベース層より禁制帯幅が大きい第１
導電型のエミッタ層を順次エピタキシャル成長する工程
を含むヘテロ接合バイポーラトランジスタの製造方法に
おいて、前記コレクタ層の一部をエッチングし、その部
分に前記コレクタ層より高濃度に不純物をドーピングし
た低抵抗の第１導電型の半導体層を選択成長で形成する
ことを特徴としている。
―５族化合物半導体で第１導電型のコレクタ層、第２導
電型のベース層、該ベース層より禁制帯幅が大きい第１
導電型のエミッタ層を順次エピタキシャル成長する工程
を含むヘテロ接合バイポーラトランジスタの製造方法に
おいて、前記コレクタ層の一部をエッチングし、その部
分に前記コレクタ層より高濃度に不純物をドーピングし
た低抵抗の第１導電型の半導体層を選択成長で形成する
ことを特徴としている。
【００１３】上記製造方法において、コレクタ層の一部
をエッチングし、その部分にコレクタ層より高濃度に不
純物をドーピングした低抵抗の半導体層を、選択成長で
形成することを特徴としている。 さらに上記製造方法
において、コレクタ層より高濃度に不純物をドーピング
した低抵抗の半導体層を選択成長で形成する際に、エミ
ッタキャップ層も同じ半導体層で同時に形成することを
特徴としている。
をエッチングし、その部分にコレクタ層より高濃度に不
純物をドーピングした低抵抗の半導体層を、選択成長で
形成することを特徴としている。 さらに上記製造方法
において、コレクタ層より高濃度に不純物をドーピング
した低抵抗の半導体層を選択成長で形成する際に、エミ
ッタキャップ層も同じ半導体層で同時に形成することを
特徴としている。
【００１４】以上の製造方法において、コレクタ層より
高濃度に不純物をドーピングした低抵抗の半導体層とし
て、コレクタ層より禁制帯幅が小さい半導体層を選択成
長で形成してもよい。
高濃度に不純物をドーピングした低抵抗の半導体層とし
て、コレクタ層より禁制帯幅が小さい半導体層を選択成
長で形成してもよい。
【００１５】本発明によれば、コレクタ層上部もしくは
コレクタ層側面に選択成長により高濃度第１導電型の半
導体層からなるコンタクト層を設けるので、コレクタメ
サを形成する必要はない。コンタクト層にある程度の厚
みを設けることにより、平坦化は容易にできる。またコ
レクタ部とエミッタ部に窓開けしておけば、コンタクト
層とエミッタキャップ層を選択成長で、同時に形成する
ことも可能になり、プロセスの簡略化ができる。
コレクタ層側面に選択成長により高濃度第１導電型の半
導体層からなるコンタクト層を設けるので、コレクタメ
サを形成する必要はない。コンタクト層にある程度の厚
みを設けることにより、平坦化は容易にできる。またコ
レクタ部とエミッタ部に窓開けしておけば、コンタクト
層とエミッタキャップ層を選択成長で、同時に形成する
ことも可能になり、プロセスの簡略化ができる。
【００１６】さらに、コンタクト層として、たとえばＧ
ａＡｓに対するＩｎＧａＡｓ等のコレクタ層より禁制帯
幅が小さい半導体層を用いれば、接触抵抗が低くなりＴ
ｉ／Ｐｔ／Ａｕ系の合金で、エミッタ、ベース、コレク
タ電極を同時に形成することも可能である。
ａＡｓに対するＩｎＧａＡｓ等のコレクタ層より禁制帯
幅が小さい半導体層を用いれば、接触抵抗が低くなりＴ
ｉ／Ｐｔ／Ａｕ系の合金で、エミッタ、ベース、コレク
タ電極を同時に形成することも可能である。
【００１７】
【発明の実施の形態】本発明の上記目的、特徴および利
点を明確にすべく、添付した図面を参照しながら、本発
明の実施の形態について以下に詳述する。
点を明確にすべく、添付した図面を参照しながら、本発
明の実施の形態について以下に詳述する。
【００１８】図１は本発明の第１の実施の形態のヘテロ
接合バイポーラトランジスタの構成断面図である。同図
において、半絶縁性ＧａＡｓ基板１０上に、ｉ―ＧａＡ
ｓもしくはｉ―ＡｌＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）が形成されており、このバッファ
層１１上にＳｉを５×１０16ｃｍ-3ドーピングしたｎ―
ＧａＡｓコレクタ層１２（厚さ：５００ｎｍ）が形成さ
れている。
接合バイポーラトランジスタの構成断面図である。同図
において、半絶縁性ＧａＡｓ基板１０上に、ｉ―ＧａＡ
ｓもしくはｉ―ＡｌＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）が形成されており、このバッファ
層１１上にＳｉを５×１０16ｃｍ-3ドーピングしたｎ―
ＧａＡｓコレクタ層１２（厚さ：５００ｎｍ）が形成さ
れている。
【００１９】コレクタ層１２上には、炭素（Ｃ）を２×
１０19ｃｍ-3ドーピングしたｐ+―ＧａＡｓベース層１
３（厚さ：８０ｎｍ）が形成され、ベース層上には、Ｓ
ｉを３×１０17ｃｍ-3ドーピングしたｎ―ＡｌＧａＡｓ
もしくはｎ―IｎＧａＰエミッタ層１４（厚さ：１００
ｎｍ）が形成されている。
１０19ｃｍ-3ドーピングしたｐ+―ＧａＡｓベース層１
３（厚さ：８０ｎｍ）が形成され、ベース層上には、Ｓ
ｉを３×１０17ｃｍ-3ドーピングしたｎ―ＡｌＧａＡｓ
もしくはｎ―IｎＧａＰエミッタ層１４（厚さ：１００
ｎｍ）が形成されている。
【００２０】エミッタ層１４上には、エミッタ電極をと
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+―ＧａＡｓ層１５（厚さ：１００ｎ
ｍ）とｎ+―ＩｎＧａＡｓ層１６（厚さ：１００ｎｍ）
からなるエミッタキャップ層が形成されている。また、
エミッタキャップ層上にはＷＳｉからなるエミッタ電極
２０が形成されている。
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+―ＧａＡｓ層１５（厚さ：１００ｎ
ｍ）とｎ+―ＩｎＧａＡｓ層１６（厚さ：１００ｎｍ）
からなるエミッタキャップ層が形成されている。また、
エミッタキャップ層上にはＷＳｉからなるエミッタ電極
２０が形成されている。
【００２１】さらに本構造の特徴として、外部コレクタ
領域にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ+
―ＧａＡｓからなるコンタクト層１８（厚さ：８０ｎ
ｍ）+6*を設けて、その上にＮｉ／ＡｕＧｅ／Ａｕ合金
からなるコレクタ電極２２が形成されている。ｎ+―Ｇ
ａＡｓコンタクト層１８上にｎ+―ＩｎＧａＡｓ層を設
置してもよく、この層を設けることにより、コンタクト
抵抗をさらに低減できる。また、ベース電極２１には、
Ｔｉ／Ｐｔ／Ａｕ合金が使用されている。
領域にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ+
―ＧａＡｓからなるコンタクト層１８（厚さ：８０ｎ
ｍ）+6*を設けて、その上にＮｉ／ＡｕＧｅ／Ａｕ合金
からなるコレクタ電極２２が形成されている。ｎ+―Ｇ
ａＡｓコンタクト層１８上にｎ+―ＩｎＧａＡｓ層を設
置してもよく、この層を設けることにより、コンタクト
抵抗をさらに低減できる。また、ベース電極２１には、
Ｔｉ／Ｐｔ／Ａｕ合金が使用されている。
【００２２】なお上記の実施の形態において、ＧａＡ
ｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰの膜厚、
ドーピング濃度、組成は、本構造の目的に適応するもの
ならば、任意である。またｎ型不純物としてＳｉ，ｐ型
不純物として、Ｃを用いているが、ｎ型不純物として例
えば、Ｓｅ，Ｓｎが使用可能である。ｐ型不純物として
は、Ｚｎ，Ｂｅ，Ｍｇ等、本発明の主旨に適合するもの
は、すべて使用可能である。
ｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＰの膜厚、
ドーピング濃度、組成は、本構造の目的に適応するもの
ならば、任意である。またｎ型不純物としてＳｉ，ｐ型
不純物として、Ｃを用いているが、ｎ型不純物として例
えば、Ｓｅ，Ｓｎが使用可能である。ｐ型不純物として
は、Ｚｎ，Ｂｅ，Ｍｇ等、本発明の主旨に適合するもの
は、すべて使用可能である。
【００２３】さらに基板としてはＧａＡｓだけでなく、
Ｓｉを用いても良い。また電極に用いる合金も、その目
的に適応するものならば、すべて使用可能である。
Ｓｉを用いても良い。また電極に用いる合金も、その目
的に適応するものならば、すべて使用可能である。
【００２４】次に、上記の第１の実施の形態のヘテロ接
合バイポーラトランジスタの製造方法について図４を参
照して説明する。同図において、半絶縁性ＧａＡｓ基板
１０上に、分子線エピタキシ（ＭＢＥ）法を用いて基板
温度６００℃で、ｉ―ＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）、Ｓｉを５×１０16ｃｍ-3ドーピ
ングしたｎ―ＧａＡｓコレクタ層１２（厚さ：５００ｎ
ｍ）を成長する。
合バイポーラトランジスタの製造方法について図４を参
照して説明する。同図において、半絶縁性ＧａＡｓ基板
１０上に、分子線エピタキシ（ＭＢＥ）法を用いて基板
温度６００℃で、ｉ―ＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）、Ｓｉを５×１０16ｃｍ-3ドーピ
ングしたｎ―ＧａＡｓコレクタ層１２（厚さ：５００ｎ
ｍ）を成長する。
【００２５】続いて、Ｂｅを４×１０19ｃｍ-3ドーピン
グしたp+―ＧａＡｓベース層１３（厚さ：８０ｎｍ）を
成長する。さらにＳｉを３×１０17ｃｍ-3ドーピングし
たｎ―ＡｌＧａＡｓエミッタ層１４（厚さ：１００ｎ
ｍ）、Ｓｉを５×１０18ｃｍ-3以上ドーピングしたｎ+
―ＧａＡｓエミッタキャップ層１５（厚さ：１００ｎ
ｍ）、同じくＳｉを１×１０19ｃｍ-3以上ドーピングし
たｎ+―ＩｎＧａＡｓエミッタキャップ層１６（厚さ：
１００ｎｍ）を、この順で成長する（図４（ａ））。
グしたp+―ＧａＡｓベース層１３（厚さ：８０ｎｍ）を
成長する。さらにＳｉを３×１０17ｃｍ-3ドーピングし
たｎ―ＡｌＧａＡｓエミッタ層１４（厚さ：１００ｎ
ｍ）、Ｓｉを５×１０18ｃｍ-3以上ドーピングしたｎ+
―ＧａＡｓエミッタキャップ層１５（厚さ：１００ｎ
ｍ）、同じくＳｉを１×１０19ｃｍ-3以上ドーピングし
たｎ+―ＩｎＧａＡｓエミッタキャップ層１６（厚さ：
１００ｎｍ）を、この順で成長する（図４（ａ））。
【００２６】次にＷＳｉからなるエミッタ電極２０をス
パッタで形成し、フォトレジスト３０でマスクして、ド
ライエッチングで加工する。さらにウェットエッチング
を用いて、エミッタキャップ層１５，１６とｎ―ＡｌＧ
ａＡｓエミッタ層１４をエッチングしてベース層を表出
させる（図４（ｂ））。
パッタで形成し、フォトレジスト３０でマスクして、ド
ライエッチングで加工する。さらにウェットエッチング
を用いて、エミッタキャップ層１５，１６とｎ―ＡｌＧ
ａＡｓエミッタ層１４をエッチングしてベース層を表出
させる（図４（ｂ））。
【００２７】次にフォトレジスト３１でマスクし、不要
ベース層をウェットエッチングして、コレクタ層１２を
露出させる（図４（ｃ））。続いてフォトレジスト３１
を除去後、ＳｉＯ2膜３２でマスクして、コレクタ電極
部のみ窓開けする。その部分に、有機金属気相成長法
（ＭＯＶＰＥ）を用いて、Ｓｉを１×１０18ｃｍ-3以上
ドーピングしたｎ+―ＧａＡｓコンタクト層１８（厚
さ：８０ｎｍ）を選択成長させる（図４（ｄ））。原料
は、トリメチルガリウム（ＴＭＧ）とアルシン（ＡｓＨ
3）、Ｓｉドーパントとしてジシラン（Ｓｉ2Ｈ6）を用
いた。この上にｎ+―ＩｎＧａＡｓを選択成長する場合
は、さらに原料にトリメチルインジウム（ＴＭＩ）を加
えればよい。なおＩｎＧａＡｓの場合、１×１０19ｃｍ
-3以上のＳｉドーピングが可能である。最後にフォトレ
ジストマスクをかけて、Ｔｉ／Ｐｔ／Ａｕ合金からなる
ベース電極２１とＮｉ／ＡｕＧｅ／Ａｕ合金からなるコ
レクタ電極２２をリフトオフ法によりそれぞれ形成し
て、デバイスを完成させる（図４（ｅ））。
ベース層をウェットエッチングして、コレクタ層１２を
露出させる（図４（ｃ））。続いてフォトレジスト３１
を除去後、ＳｉＯ2膜３２でマスクして、コレクタ電極
部のみ窓開けする。その部分に、有機金属気相成長法
（ＭＯＶＰＥ）を用いて、Ｓｉを１×１０18ｃｍ-3以上
ドーピングしたｎ+―ＧａＡｓコンタクト層１８（厚
さ：８０ｎｍ）を選択成長させる（図４（ｄ））。原料
は、トリメチルガリウム（ＴＭＧ）とアルシン（ＡｓＨ
3）、Ｓｉドーパントとしてジシラン（Ｓｉ2Ｈ6）を用
いた。この上にｎ+―ＩｎＧａＡｓを選択成長する場合
は、さらに原料にトリメチルインジウム（ＴＭＩ）を加
えればよい。なおＩｎＧａＡｓの場合、１×１０19ｃｍ
-3以上のＳｉドーピングが可能である。最後にフォトレ
ジストマスクをかけて、Ｔｉ／Ｐｔ／Ａｕ合金からなる
ベース電極２１とＮｉ／ＡｕＧｅ／Ａｕ合金からなるコ
レクタ電極２２をリフトオフ法によりそれぞれ形成し
て、デバイスを完成させる（図４（ｅ））。
【００２８】本製造方法において、成長方法、成長条
件、それぞれの層の組成、膜厚、ドーピング濃度、さら
にｎ型不純物、ｐ型不純物の種類、電極に用いる合金等
も、その目的に適合するものならば、すべて任意性があ
る。またプロセスにおいても、その目的に適合する方法
ならば、どのような方法を用いてもよい。たとえば、エ
ッチング方法として、ウェットエッチングではなく、ド
ライエッチングを用いてもよい。特にエミッタキャップ
層をエッチングする際に、ＡｌＧａＡｓ／ＧａＡｓ選択
エッチングを用いると、エミッタメサ形成が容易にな
る。
件、それぞれの層の組成、膜厚、ドーピング濃度、さら
にｎ型不純物、ｐ型不純物の種類、電極に用いる合金等
も、その目的に適合するものならば、すべて任意性があ
る。またプロセスにおいても、その目的に適合する方法
ならば、どのような方法を用いてもよい。たとえば、エ
ッチング方法として、ウェットエッチングではなく、ド
ライエッチングを用いてもよい。特にエミッタキャップ
層をエッチングする際に、ＡｌＧａＡｓ／ＧａＡｓ選択
エッチングを用いると、エミッタメサ形成が容易にな
る。
【００２９】また選択成長の方法もＭＯＶＰＥだけでな
く、クロライドＶＰＥあるいは有機金属分子線エピタキ
シ法（ＭＯＭＢＥ）でも可能である。
く、クロライドＶＰＥあるいは有機金属分子線エピタキ
シ法（ＭＯＭＢＥ）でも可能である。
【００３０】本構造によるヘテロ接合バイポーラトラン
ジスタは、電流増幅率：１００，遮断周波数（ｆＴ）：
７０ＧＨｚ，最大発振周波数（ｆｍａｘ）：１５０ＧＨ
ｚと良好な特性を示した。
ジスタは、電流増幅率：１００，遮断周波数（ｆＴ）：
７０ＧＨｚ，最大発振周波数（ｆｍａｘ）：１５０ＧＨ
ｚと良好な特性を示した。
【００３１】次に、本発明の第２の実施の形態のヘテロ
接合バイポーラトランジスタ及びその製造方法について
説明する。
接合バイポーラトランジスタ及びその製造方法について
説明する。
【００３２】図２は本発明の第２の実施の形態のヘテロ
接合バイポーラトランジスタの構成断面図である。トラ
ンジスタの真性部は、図１と同様である。図１と異なる
部分は、コレクタ層において、電極を形成する部分がエ
ッチングにより除去されており、その部分にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+―ＧａＡｓコンタ
クト層１８（厚さ：５８０ｎｍ）を設けて、コレクタ電
極２０をコンタクト層１８，１９上に形成することであ
る。ｎ+―ＧａＡｓからなるコンタクト層１８上にｎ+―
ＩｎＧａＡｓからなるコンタクト層１９を設置すること
により、コンタクト抵抗は、さらに低減できる。なお、
コンタクト層１９のＳｉのドープ濃度は１×１０19ｃｍ
-3以上として、コンタクト層１８よりもＳｉのドープ濃
度を高くする。
接合バイポーラトランジスタの構成断面図である。トラ
ンジスタの真性部は、図１と同様である。図１と異なる
部分は、コレクタ層において、電極を形成する部分がエ
ッチングにより除去されており、その部分にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+―ＧａＡｓコンタ
クト層１８（厚さ：５８０ｎｍ）を設けて、コレクタ電
極２０をコンタクト層１８，１９上に形成することであ
る。ｎ+―ＧａＡｓからなるコンタクト層１８上にｎ+―
ＩｎＧａＡｓからなるコンタクト層１９を設置すること
により、コンタクト抵抗は、さらに低減できる。なお、
コンタクト層１９のＳｉのドープ濃度は１×１０19ｃｍ
-3以上として、コンタクト層１８よりもＳｉのドープ濃
度を高くする。
【００３３】本実施の形態のヘテロ接合バイポーラトラ
ンジスタの製造方法について図４（ａ）〜図４（ｃ）、
図５（ａ）〜図５（ｃ）を参照して説明する。本実施の
形態の製造方法は、図４（d）以降が上記の実施の形態
の製造方法とは相違する。本実施の形態では図４（ｃ）
に続く工程は図５（ａ）〜図５（ｃ）で示されている。
ンジスタの製造方法について図４（ａ）〜図４（ｃ）、
図５（ａ）〜図５（ｃ）を参照して説明する。本実施の
形態の製造方法は、図４（d）以降が上記の実施の形態
の製造方法とは相違する。本実施の形態では図４（ｃ）
に続く工程は図５（ａ）〜図５（ｃ）で示されている。
【００３４】まず、上記の第１の実施の形態と同様に図
４（ａ）〜図４（ｃ）の工程によりＧａＡｓ基板１０上
にバッファ層１１、コレクタ層１２、ベース層１３、エ
ミッタ層１４、エミッタキャップ層１５，１６、エミッ
タ電極２０およびフォトレジスト３１が形成される。
４（ａ）〜図４（ｃ）の工程によりＧａＡｓ基板１０上
にバッファ層１１、コレクタ層１２、ベース層１３、エ
ミッタ層１４、エミッタキャップ層１５，１６、エミッ
タ電極２０およびフォトレジスト３１が形成される。
【００３５】次いで、ＳｉＯ2膜３２でマスクして、コ
レクタ電極部のみ窓開けした後、ウェットエッチングに
より、その部分のコレクタ層を除去する（図５
（ａ））。さらに有機金属気相成長法（ＭＯＶＰＥ）を
用いて、エッチング除去した部分に、Ｓｉを１×１０18
ｃｍ-3以上ドーピングしたｎ+―ＧａＡｓからなるコン
タクト層１８（厚さ：５８０ｎｍ）を選択成長させる
（図５（ｂ））。原料は、トリメチルガリウム（ＴＭ
Ｇ）とアルシン（ＡｓＨ3）、Ｓｉドーパントとしてジ
シラン（Ｓｉ2Ｈ6）を用いた。この上にｎ+―ＩｎＧａ
Ａｓからなるコンタクト層１９を選択成長する場合は、
さらに原料にトリメチルインジウム（ＴＭＩ）を加えれ
ばよい。またｎ+―ＩｎＧａＡｓの不純物濃度は、１×
１０19ｃｍ-3以上がのぞましい。最後にフォトレジスト
マスクをかけて、Ｔｉ／Ｐｔ／Ａｕ合金からなるベース
電極２１とＮｉ／ＡｕＧｅ／Ａｕ合金からなるコレクタ
電極２２をリフトオフ法によりそれぞれ形成して、デバ
イスを完成させる（図５（ｃ））。
レクタ電極部のみ窓開けした後、ウェットエッチングに
より、その部分のコレクタ層を除去する（図５
（ａ））。さらに有機金属気相成長法（ＭＯＶＰＥ）を
用いて、エッチング除去した部分に、Ｓｉを１×１０18
ｃｍ-3以上ドーピングしたｎ+―ＧａＡｓからなるコン
タクト層１８（厚さ：５８０ｎｍ）を選択成長させる
（図５（ｂ））。原料は、トリメチルガリウム（ＴＭ
Ｇ）とアルシン（ＡｓＨ3）、Ｓｉドーパントとしてジ
シラン（Ｓｉ2Ｈ6）を用いた。この上にｎ+―ＩｎＧａ
Ａｓからなるコンタクト層１９を選択成長する場合は、
さらに原料にトリメチルインジウム（ＴＭＩ）を加えれ
ばよい。またｎ+―ＩｎＧａＡｓの不純物濃度は、１×
１０19ｃｍ-3以上がのぞましい。最後にフォトレジスト
マスクをかけて、Ｔｉ／Ｐｔ／Ａｕ合金からなるベース
電極２１とＮｉ／ＡｕＧｅ／Ａｕ合金からなるコレクタ
電極２２をリフトオフ法によりそれぞれ形成して、デバ
イスを完成させる（図５（ｃ））。
【００３６】本構造によるヘテロ接合バイポーラトラン
ジスタも、上記の第１の実施の形態のヘテロ接合バイポ
ーラトランジスタと同等以上の良好な特性を示した。
ジスタも、上記の第１の実施の形態のヘテロ接合バイポ
ーラトランジスタと同等以上の良好な特性を示した。
【００３７】次に、本発明の第３の実施の形態のヘテロ
接合バイポーラトランジスタについて説明する。図３は
本実施の形態のヘテロ接合バイポーラトランジスタの構
成断面図である。トランジスタの構造は、図１に示した
第１の実施の形態と同様である。本構造では、コレクタ
層１２上に設置したコンタクト層をｎ+―ＧａＡｓとｎ+
―ＩｎＧａＡｓの多層膜で形成し、コレクタ電極２２と
してＴｉ／Ｐｔ／Ａｕ系の合金を用いる。ｎ+―ＩｎＧ
ａＡｓはメタルとの接触抵抗が低いので、Ｔｉ／Ｐｔ／
Ａｕ系メタルでもコンタクトをとることができる。エミ
ッタキャップ層もｎ+―ＩｎＧａＡｓで形成しておけ
ば、ベース電極と合わせて、コンタクトメタルをすべて
Ｔｉ／Ｐｔ／Ａｕ系の合金で形成することができる。製
造方法としては、エミッタ、ベース、コレクタ層の電極
を最後に一括して、リフトオフ法により形成すれば、大
幅なプロセスの簡略化を図ることができる。同じ目的で
使用できるメタルとしては、他にＮｉ／ＧｅやＰｄ／Ｉ
ｎがある。本構造は、図２の第２の実施の形態にも適用
することができる。
接合バイポーラトランジスタについて説明する。図３は
本実施の形態のヘテロ接合バイポーラトランジスタの構
成断面図である。トランジスタの構造は、図１に示した
第１の実施の形態と同様である。本構造では、コレクタ
層１２上に設置したコンタクト層をｎ+―ＧａＡｓとｎ+
―ＩｎＧａＡｓの多層膜で形成し、コレクタ電極２２と
してＴｉ／Ｐｔ／Ａｕ系の合金を用いる。ｎ+―ＩｎＧ
ａＡｓはメタルとの接触抵抗が低いので、Ｔｉ／Ｐｔ／
Ａｕ系メタルでもコンタクトをとることができる。エミ
ッタキャップ層もｎ+―ＩｎＧａＡｓで形成しておけ
ば、ベース電極と合わせて、コンタクトメタルをすべて
Ｔｉ／Ｐｔ／Ａｕ系の合金で形成することができる。製
造方法としては、エミッタ、ベース、コレクタ層の電極
を最後に一括して、リフトオフ法により形成すれば、大
幅なプロセスの簡略化を図ることができる。同じ目的で
使用できるメタルとしては、他にＮｉ／ＧｅやＰｄ／Ｉ
ｎがある。本構造は、図２の第２の実施の形態にも適用
することができる。
【００３８】次に、本発明の第４の実施の形態のヘテロ
接合バイポーラトランジスタ及びその製造方法について
説明する。図６はそのプロセスフローを説明するための
トランジスタ要部の断面図である。
接合バイポーラトランジスタ及びその製造方法について
説明する。図６はそのプロセスフローを説明するための
トランジスタ要部の断面図である。
【００３９】同図において、半絶縁性のＧａＡｓ基板１
０上に、分子線エピタキシ法（ＭＢＥ））を用いて基板
温度６００℃で、i―ＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）、Ｓｉを５×１０16ｃｍ-3ドーピ
ングしたｎ―ＧａＡｓコレクタ層１２（厚さ：５００ｎ
ｍ）を成長する。続いて、Ｂｅを４×１０19ｃｍ-3ドー
ピングしたp+―ＧａＡｓベース層１３（厚さ：８０ｎ
ｍ）を成長する。さらにＳｉを３×１０17ｃｍ-3ドーピ
ングしたｎ―ＡｌＧａＡｓエミッタ層１４（厚さ：１０
０ｎｍ）まで成長する（図６（ａ））。
０上に、分子線エピタキシ法（ＭＢＥ））を用いて基板
温度６００℃で、i―ＧａＡｓからなるバッファ層１１
（厚さ：５００ｎｍ）、Ｓｉを５×１０16ｃｍ-3ドーピ
ングしたｎ―ＧａＡｓコレクタ層１２（厚さ：５００ｎ
ｍ）を成長する。続いて、Ｂｅを４×１０19ｃｍ-3ドー
ピングしたp+―ＧａＡｓベース層１３（厚さ：８０ｎ
ｍ）を成長する。さらにＳｉを３×１０17ｃｍ-3ドーピ
ングしたｎ―ＡｌＧａＡｓエミッタ層１４（厚さ：１０
０ｎｍ）まで成長する（図６（ａ））。
【００４０】次に、フォトレジスト３２もしくはＳｉＯ
2膜でマスクして、ウェットエッチングを用いて、エミ
ッタメサ形成とベース層を表出させる（図６（ｂ））。
さらにフォトレジスト３３でマスクし、不要ベース層を
ウェットエッチングして、コレクタ層１２を露出させる
（図６（ｃ））。
2膜でマスクして、ウェットエッチングを用いて、エミ
ッタメサ形成とベース層を表出させる（図６（ｂ））。
さらにフォトレジスト３３でマスクし、不要ベース層を
ウェットエッチングして、コレクタ層１２を露出させる
（図６（ｃ））。
【００４１】次にＳｉＯ2膜３２でマスクして、エミッ
タ電極形成部とコレクタ電極形成部のみ窓開けする。そ
の部分に、有機金属気相成長法（ＭＯＶＰＥ）を用い
て、Ｓｉを１×１０18ｃｍ-3以上ドーピングしたｎ+―
ＧａＡｓからなるコンタクト層１８（厚さ：８０ｎｍ）
とＳｉを１×１０19ｃｍ-3以上ドープしたｎ+―ＩｎＧ
ａＡｓからなるコンタクト層１９（厚さ：２０ｎｍ）を
選択成長させる（図６（ｄ））。原料は、トリメチルガ
リウム（ＴＭＧ），トリメチルインジウム（ＴＭＩ）,
アルシン（ＡｓＨ3）、Ｓｉドーパントとしてジシラン
（Ｓｉ2Ｈ6）を用いた。
タ電極形成部とコレクタ電極形成部のみ窓開けする。そ
の部分に、有機金属気相成長法（ＭＯＶＰＥ）を用い
て、Ｓｉを１×１０18ｃｍ-3以上ドーピングしたｎ+―
ＧａＡｓからなるコンタクト層１８（厚さ：８０ｎｍ）
とＳｉを１×１０19ｃｍ-3以上ドープしたｎ+―ＩｎＧ
ａＡｓからなるコンタクト層１９（厚さ：２０ｎｍ）を
選択成長させる（図６（ｄ））。原料は、トリメチルガ
リウム（ＴＭＧ），トリメチルインジウム（ＴＭＩ）,
アルシン（ＡｓＨ3）、Ｓｉドーパントとしてジシラン
（Ｓｉ2Ｈ6）を用いた。
【００４２】最後にフォトレジストマスクをかけて、Ｔ
ｉ／Ｐｔ／Ａｕ合金からなるエミッタ電極２０，ベース
電極２１，コレクタ電極２２をリフトオフ法により形成
して、デバイスを完成させる（図６（ｅ））。
ｉ／Ｐｔ／Ａｕ合金からなるエミッタ電極２０，ベース
電極２１，コレクタ電極２２をリフトオフ法により形成
して、デバイスを完成させる（図６（ｅ））。
【００４３】本製造方法においては、コンタクト層とエ
ミッタキャップ層を同時に形成できるので、さらにプロ
セスを簡略化できる。本製造方法は、上記の第２の実施
の形態に示す構造（図２参照）に適用することができ
る。
ミッタキャップ層を同時に形成できるので、さらにプロ
セスを簡略化できる。本製造方法は、上記の第２の実施
の形態に示す構造（図２参照）に適用することができ
る。
【００４４】本製造方法において、成長方法、成長条
件、それぞれの層の組成、膜厚、ドーピング濃度、さら
にｎ型不純物、ｐ型不純物の種類、電極に用いる合金等
も、その目的に適合するものならば、すべて任意性があ
る。
件、それぞれの層の組成、膜厚、ドーピング濃度、さら
にｎ型不純物、ｐ型不純物の種類、電極に用いる合金等
も、その目的に適合するものならば、すべて任意性があ
る。
【００４５】以上、本発明の好適な実施の形態について
説明したが、本発明は、前記実施の形態に限定されるこ
となく、本発明の技術思想の範囲内において、適宜変更
され得ることは明らかである。
説明したが、本発明は、前記実施の形態に限定されるこ
となく、本発明の技術思想の範囲内において、適宜変更
され得ることは明らかである。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ヘテロ接合バイポーラトランジスタ及びその製造方法に
おいて、メタル電極とコンタクトをとるために、サブコ
レクタ層を用いないので、寄生容量を低減できる効果が
ある。またコンタクト層を選択成長で、形成するため、
素子の段差が小さくなり、平坦化が容易になる。さら
に、コンタクト層とエミッタキャップ層の同時形成や同
一電極を用いることにより、プロセスの簡略化を図るこ
とができる効果がある。
ヘテロ接合バイポーラトランジスタ及びその製造方法に
おいて、メタル電極とコンタクトをとるために、サブコ
レクタ層を用いないので、寄生容量を低減できる効果が
ある。またコンタクト層を選択成長で、形成するため、
素子の段差が小さくなり、平坦化が容易になる。さら
に、コンタクト層とエミッタキャップ層の同時形成や同
一電極を用いることにより、プロセスの簡略化を図るこ
とができる効果がある。
【図１】本発明の第１の実施形態のヘテロ接合バイポー
ラトランジスタの構造断面図である。
ラトランジスタの構造断面図である。
【図２】本発明の第２の実施形態のヘテロ接合バイポー
ラトランジスタの構造断面図である。
ラトランジスタの構造断面図である。
【図３】本発明の第３の実施形態のヘテロ接合バイポー
ラトランジスタの構造断面図である。
ラトランジスタの構造断面図である。
【図４】本発明の第１の実施の形態のヘテロ接合バイポ
ーラトランジスタの製造方法を説明するためのトランジ
スタ要部の断面図である。
ーラトランジスタの製造方法を説明するためのトランジ
スタ要部の断面図である。
【図５】本発明の第２の実施の形態のヘテロ接合バイポ
ーラトランジスタの製造方法を説明するためのトランジ
スタ要部の断面図である。。
ーラトランジスタの製造方法を説明するためのトランジ
スタ要部の断面図である。。
【図６】本発明の第４の実施形態のヘテロ接合バイポー
ラトランジスタとその製造方法を説明するためのトラン
ジスタ要部の断面図である。
ラトランジスタとその製造方法を説明するためのトラン
ジスタ要部の断面図である。
【図７】従来例のヘテロ接合バイポーラトランジスタの
構造断面図である。
構造断面図である。
【図８】 従来例のヘテロ接合バイポーラトランジスタ
の構造断面図である。
の構造断面図である。
１０ ＧａＡｓ基板 １１ バッファ層 １２ コレクタ層 １２ａ サブコレクタ層 １２ｂ，１８，１９ コンタクト層 １３ ベース層 １４ エミッタ層 １５，１６ エミッタキャップ層 ２０ エミッタ電極 ２１ ベース電極 ２２ コレクタ電極 ３０，３１，３３，３４ フォトレジスト ３２ ＳｉＯ2膜
Claims (16)
- 【請求項１】 半導体基板上に、３―５族化合物半導体
薄膜からなる第１導電型のコレクタ層、第２導電型のベ
ース層、前記ベース層より禁制帯幅が大きい第１導電型
のエミッタ層が順次形成され、それぞれの層に電極が形
成されているヘテロ接合バイポーラトランジスタにおい
て、前記コレクタ層とコレクタ電極の間に前記コレクタ
層より高濃度に不純物をドーピングした低抵抗の第１導
電型の半導体層が挿入されていることを特徴とするヘテ
ロ接合バイポーラトランジスタ。 - 【請求項２】 半導体基板上に、３―５族化合物半導体
薄膜からなる第１導電型のコレクタ層、第２導電型のベ
ース層、前記ベース層より禁制帯幅が大きい第１導電型
のエミッタ層が順次形成され、それぞれの層に電極が形
成されているヘテロ接合バイポーラトランジスタにおい
て、前記コレクタ層の一部が除去され、その部分に前記
コレクタ層より高濃度に不純物をドーピングした低抵抗
の第１導電型の半導体層とコレクタ電極が順次形成され
ていることを特徴とするヘテロ接合バイポーラトランジ
スタ。 - 【請求項３】前記低抵抗の第１導電型の半導体層中の不
純物濃度が１×１０ 18ｃｍ-3以上である請求項１または
２記載のヘテロ接合バイポーラトランジスタ。 - 【請求項４】 請求項１または２記載のヘテロ接合バイ
ポーラトランジスタにおいて、前記コレクタ層より高濃
度に不純物をドーピングした低抵抗の前記第１導電型の
半導体層が前記コレクタ層より禁制帯幅が小さい半導体
層で形成されていることを特徴とするヘテロ接合バイポ
ーラトランジスタ。 - 【請求項５】 請求項４記載のヘテロ接合バイポーラト
ランジスタにおいて、エミッタ、ベース、コレクタ電極
をすべて同一の合金で形成されていることを特徴とする
ヘテロ接合バイポーラトランジスタ。 - 【請求項６】 半導体基板上に、３―５族化合物半導体
で第１導電型のコレクタ層、第２導電型のベース層、該
ベース層より禁制帯幅が大きい第１導電型のエミッタ層
を順次エピタキシャル成長する工程を含むヘテロ接合バ
イポーラトランジスタの製造方法において、前記コレク
タ層とコレクタ電極の間に前記コレクタ層より高濃度に
不純物をドーピングした低抵抗の第１導電型の半導体層
を選択成長で形成することを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。 - 【請求項７】 半導体基板上に、３―５族化合物半導体
で第１導電型のコレクタ層、第２導電型のベース層、該
ベース層より禁制帯幅が大きい第１導電型のエミッタ層
を順次エピタキシャル成長する工程を含むヘテロ接合バ
イポーラトランジスタの製造方法において、前記コレク
タ層の一部をエッチングし、その部分に前記コレクタ層
より高濃度に不純物をドーピングした低抵抗の第１導電
型の半導体層を選択成長で形成することを特徴とするヘ
テロ接合バイポーラトランジスタの製造方法。 - 【請求項８】 前記低抵抗の第１導電型の半導体層中の
不純物濃度が１×１０18ｃｍ-3以上である請求項６また
は７記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項９】 請求項６または７記載のヘテロ接合バイ
ポーラトランジスタの製造方法において、前記コレクタ
層より高濃度に不純物をドーピングした低抵抗の前記半
導体層を選択成長で形成する際に、エミッタキャップ層
も前記半導体層と同じ半導体層で同時に形成することを
特徴とするヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項１０】 請求項６、７または９記載のヘテロ接
合バイポーラトランジスタの製造方法において、前記コ
レクタ層より高濃度に不純物をドーピングした低抵抗の
前記半導体層として、前記コレクタ層より禁制帯幅が小
さい半導体層を選択成長で形成することを特徴とするヘ
テロ接合バイポーラトランジスタの製造方法。 - 【請求項１１】 前記半導体基板がＳｉまたはＧａＡｓ
である請求項１または２記載のヘテロ接合バイポーラト
ランジスタ。 - 【請求項１２】 前記半導体基板がＳｉまたはＧａＡｓ
である請求項６または７記載のヘテロ接合バイポーラト
ランジスタの製造方法。 - 【請求項１３】 前記コレクタ層より高濃度に不純物を
ドーピングした低抵抗の第１導電型の半導体層が第１の
半導体層と第２の半導体層の積層膜からなることを特徴
とする請求項１または２記載のヘテロ接合バイポーラト
ランジスタ。 - 【請求項１４】 前記第１の半導体層がｎ+―ＧａＡｓ
であり、前記第２の半導体層がｎ+―ＩｎＧａＡｓであ
ることを特徴とする請求項１３記載のヘテロ接合バイポ
ーラトランジスタ。 - 【請求項１５】 前記第２の半導体層中の不純物濃度が
前記第１の半導体層中の不純物濃度よりも大きく、かつ
１×１０19ｃｍ-3以上であることを特徴とする請求項１
３または１４記載のヘテロ接合バイポーラトランジス
タ。 - 【請求項１６】 前記第２の半導体層中の不純物濃度が
前記第１の半導体層中の不純物濃度よりも大きく、かつ
１×１０19ｃｍ-3以上であることを特徴とする請求項１
６または１７記載のヘテロ接合バイポーラトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252099A JP3307371B2 (ja) | 1999-07-27 | 1999-07-27 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252099A JP3307371B2 (ja) | 1999-07-27 | 1999-07-27 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044211A true JP2001044211A (ja) | 2001-02-16 |
| JP3307371B2 JP3307371B2 (ja) | 2002-07-24 |
Family
ID=16624041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21252099A Expired - Fee Related JP3307371B2 (ja) | 1999-07-27 | 1999-07-27 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307371B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| CN117238957A (zh) * | 2023-11-10 | 2023-12-15 | 苏州晶歌半导体有限公司 | 一种异质结双极性晶体管 |
-
1999
- 1999-07-27 JP JP21252099A patent/JP3307371B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202862A (ja) * | 2005-01-19 | 2006-08-03 | Sony Corp | ヘテロ接合半導体装置及びその製造方法 |
| CN117238957A (zh) * | 2023-11-10 | 2023-12-15 | 苏州晶歌半导体有限公司 | 一种异质结双极性晶体管 |
| CN117238957B (zh) * | 2023-11-10 | 2024-02-06 | 苏州晶歌半导体有限公司 | 一种异质结双极性晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3307371B2 (ja) | 2002-07-24 |
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