JPH11330087A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JPH11330087A JPH11330087A JP13190198A JP13190198A JPH11330087A JP H11330087 A JPH11330087 A JP H11330087A JP 13190198 A JP13190198 A JP 13190198A JP 13190198 A JP13190198 A JP 13190198A JP H11330087 A JPH11330087 A JP H11330087A
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- emitter
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- collector
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Abstract
(57)【要約】
【課題】 ヘテロ接合バイポーラトランジスタにおい
て、高信頼性動作を維持し、しかも高周波特性の高いデ
バイス構造と、その製造方法を提供する。 【解決手段】 本発明によるヘテロ接合バイポーラトラ
ンジスタは、半導体基板１０上に、III−V族化合物半導
体で形成されたｎ型コレクタ層１２、ｐ型ベース層１
３、ベース層より禁制帯幅が大きいｎ型エミッタ層１４
が、この順に積層構造を成し、ｎ型コレクタ層の一部が
外部コレクタ領域として露出され、ｐ型ベース層の一部
が外部ベース領域として露出され、それぞれエミッタ電
極１８、ベース電極１７、コレクタ電極１６が形成され
た構造において、エミッタ層の一部が外部ベース領域全
面を覆う構造であり、外部ベース領域にあるエミッタ層
上に、ｐ型不純物が少なくとも１×１０18ｃｍ-3以上ド
ーピングされた高濃度ｐ型半導体層１９を選択成長によ
り積層し、この高濃度ｐ型半導体層上にベース電極が形
成されることを特徴としている。
て、高信頼性動作を維持し、しかも高周波特性の高いデ
バイス構造と、その製造方法を提供する。 【解決手段】 本発明によるヘテロ接合バイポーラトラ
ンジスタは、半導体基板１０上に、III−V族化合物半導
体で形成されたｎ型コレクタ層１２、ｐ型ベース層１
３、ベース層より禁制帯幅が大きいｎ型エミッタ層１４
が、この順に積層構造を成し、ｎ型コレクタ層の一部が
外部コレクタ領域として露出され、ｐ型ベース層の一部
が外部ベース領域として露出され、それぞれエミッタ電
極１８、ベース電極１７、コレクタ電極１６が形成され
た構造において、エミッタ層の一部が外部ベース領域全
面を覆う構造であり、外部ベース領域にあるエミッタ層
上に、ｐ型不純物が少なくとも１×１０18ｃｍ-3以上ド
ーピングされた高濃度ｐ型半導体層１９を選択成長によ
り積層し、この高濃度ｐ型半導体層上にベース電極が形
成されることを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ及びその製造方法に関し、特に高信頼
性動作のためのヘテロ接合バイポーラトランジスタ及び
その製造方法に関する。
ーラトランジスタ及びその製造方法に関し、特に高信頼
性動作のためのヘテロ接合バイポーラトランジスタ及び
その製造方法に関する。
【０００２】
【従来の技術】III−V族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ（以下ＨＢＴとする）は、優
れた高周波特性と高い電流駆動能力から、移動体通信機
器や光通信システムの高周波素子や高出力素子への応用
が有望視され、すでに一部実用化されている。実用化に
際しては、信頼性の向上が重要であり、ＨＢＴにおいて
も従来から、信頼性に関する研究が活発に行われてき
た。
合バイポーラトランジスタ（以下ＨＢＴとする）は、優
れた高周波特性と高い電流駆動能力から、移動体通信機
器や光通信システムの高周波素子や高出力素子への応用
が有望視され、すでに一部実用化されている。実用化に
際しては、信頼性の向上が重要であり、ＨＢＴにおいて
も従来から、信頼性に関する研究が活発に行われてき
た。
【０００３】ＨＢＴにおける信頼性の劣化は、高温通電
試験中に電流増幅率の低下という現象で現れ、多くの場
合ベース電流の増加が見られる。この原因として、ベー
ス中のｐ型ドーパントの拡散や、ベース表面の再結合電
流の増加等が考えられる。そこで最近では、ベースドー
パントを、拡散しやすいベリリウム（Ｂｅ）から、拡散
係数の小さいカーボン（Ｃ）に転換したり、図１１に示
すように、ベース面をなるべく露出させない、ヘテロガ
ードリング（図中の５０）を設けるのが、一般的であ
る。
試験中に電流増幅率の低下という現象で現れ、多くの場
合ベース電流の増加が見られる。この原因として、ベー
ス中のｐ型ドーパントの拡散や、ベース表面の再結合電
流の増加等が考えられる。そこで最近では、ベースドー
パントを、拡散しやすいベリリウム（Ｂｅ）から、拡散
係数の小さいカーボン（Ｃ）に転換したり、図１１に示
すように、ベース面をなるべく露出させない、ヘテロガ
ードリング（図中の５０）を設けるのが、一般的であ
る。
【０００４】しかし、このような対策を施しても、完全
に素子の劣化を抑制することはできなかった。そこで、
高橋らは、図１２に示すようなＨＢＴ構造を開発した
（アイ、ディ、イー、エム 1994、テクニカルダイジェスト
191頁：T.Takahashi et al. IEDM 1994、Technical Di
gest p191）。この構造の特徴は、エミッタ層に表面特
性の良いＩｎＧａＰを用いたことと、外部ベース領域ま
でエミッタ層で覆い、エミッタ端をなくしたことであ
る。ベース電極は、エミッタ層をシンターさせて、ベー
ス層に接触させている。このＨＢＴにより、彼らは高信
頼性素子を実現した。
に素子の劣化を抑制することはできなかった。そこで、
高橋らは、図１２に示すようなＨＢＴ構造を開発した
（アイ、ディ、イー、エム 1994、テクニカルダイジェスト
191頁：T.Takahashi et al. IEDM 1994、Technical Di
gest p191）。この構造の特徴は、エミッタ層に表面特
性の良いＩｎＧａＰを用いたことと、外部ベース領域ま
でエミッタ層で覆い、エミッタ端をなくしたことであ
る。ベース電極は、エミッタ層をシンターさせて、ベー
ス層に接触させている。このＨＢＴにより、彼らは高信
頼性素子を実現した。
【０００５】
【発明が解決しようとする課題】前述した従来技術に
は、以下のような問題がある。まず図１１に示したＨＢ
Ｔ構造では、エミッタ端からベース電流のリークが発生
し、信頼性の劣化が起こる。図１２に示した構造では、
信頼性は大きく向上するものの、ベースメタルがエミッ
タ表面に直接接触するために、接触抵抗が大きくなり、
例えばベース抵抗が２００Ω以上と高くなる。これは高
周波特性、特に最高発振周波数の低下を招く。これを避
けるためには、イオン注入技術を用いて、ｐ型不純物を
エミッタ層に注入して、エミッタ層の抵抗を下げる方法
もあるが、イオン注入法では不純物の活性化のため８０
０℃以上にアニールする必要があるため、ベース層中の
ドーパントが拡散してしまい、好ましい方法ではない。
は、以下のような問題がある。まず図１１に示したＨＢ
Ｔ構造では、エミッタ端からベース電流のリークが発生
し、信頼性の劣化が起こる。図１２に示した構造では、
信頼性は大きく向上するものの、ベースメタルがエミッ
タ表面に直接接触するために、接触抵抗が大きくなり、
例えばベース抵抗が２００Ω以上と高くなる。これは高
周波特性、特に最高発振周波数の低下を招く。これを避
けるためには、イオン注入技術を用いて、ｐ型不純物を
エミッタ層に注入して、エミッタ層の抵抗を下げる方法
もあるが、イオン注入法では不純物の活性化のため８０
０℃以上にアニールする必要があるため、ベース層中の
ドーパントが拡散してしまい、好ましい方法ではない。
【０００６】本発明は、上記問題点を解決するためにな
されたもので、その目的は、高信頼性を維持し、しかも
高周波特性のすぐれたヘテロ接合バイポーラトランジス
タとその製造方法を提供することにある。
されたもので、その目的は、高信頼性を維持し、しかも
高周波特性のすぐれたヘテロ接合バイポーラトランジス
タとその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるヘテロ接合
バイポーラトランジスタは、半導体基板上に、III−V族
化合物半導体で形成されたｎ型コレクタ層、ｐ型ベース
層、ベース層より禁制帯幅が大きいｎ型エミッタ層が、
この順に積層構造を成し、前記ｎ型コレクタ層の一部が
外部コレクタ領域として露出され、前記ｐ型ベース層の
一部が外部ベース領域として露出され、それぞれエミッ
タ電極、ベース電極、コレクタ電極が形成されたヘテロ
接合バイポーラトランジスタにおいて、前記エミッタ層
の一部が外部ベース領域全面を覆う構造であり、外部ベ
ース領域にあるエミッタ層上に、ｐ型不純物が少なくと
も１×１０18ｃｍ-3以上ドーピングされた高濃度ｐ型半
導体層が積層され、該高濃度ｐ型半導体層上にベース電
極が形成されていることを特徴としている（図１−
７）。
バイポーラトランジスタは、半導体基板上に、III−V族
化合物半導体で形成されたｎ型コレクタ層、ｐ型ベース
層、ベース層より禁制帯幅が大きいｎ型エミッタ層が、
この順に積層構造を成し、前記ｎ型コレクタ層の一部が
外部コレクタ領域として露出され、前記ｐ型ベース層の
一部が外部ベース領域として露出され、それぞれエミッ
タ電極、ベース電極、コレクタ電極が形成されたヘテロ
接合バイポーラトランジスタにおいて、前記エミッタ層
の一部が外部ベース領域全面を覆う構造であり、外部ベ
ース領域にあるエミッタ層上に、ｐ型不純物が少なくと
も１×１０18ｃｍ-3以上ドーピングされた高濃度ｐ型半
導体層が積層され、該高濃度ｐ型半導体層上にベース電
極が形成されていることを特徴としている（図１−
７）。
【０００８】この場合、本発明に係るヘテロ接合バイポ
ーラトランジスタは、さらに下記〜の構成を好適に
採用することができる。 上記ｎ型コレクタ層において、ｎ型不純物が１×１０
18ｃｍ-3以上ドーピングされたサブコレクタ層と、ｎ型
不純物が５×１０17ｃｍ-3以下のコレクタ層とが形成さ
れ、サブコレクタ層上にコレクタ電極が形成されている
構成。 上記ｎ型エミッタ層において、エミッタ層より禁制帯
幅が小さく、ｎ型不純物が１×１０18ｃｍ-3以上ドーピ
ングされた化合物半導体で形成されたエミッタキャップ
層を備え、該エミッタキャップ層上にエミッタ電極が形
成されている構成。 上記外部ベース領域にあるエミッタ層上に形成された
高濃度ｐ型半導体層が、エミッタ層より禁制帯幅の小さ
い半導体で形成されている構成。
ーラトランジスタは、さらに下記〜の構成を好適に
採用することができる。 上記ｎ型コレクタ層において、ｎ型不純物が１×１０
18ｃｍ-3以上ドーピングされたサブコレクタ層と、ｎ型
不純物が５×１０17ｃｍ-3以下のコレクタ層とが形成さ
れ、サブコレクタ層上にコレクタ電極が形成されている
構成。 上記ｎ型エミッタ層において、エミッタ層より禁制帯
幅が小さく、ｎ型不純物が１×１０18ｃｍ-3以上ドーピ
ングされた化合物半導体で形成されたエミッタキャップ
層を備え、該エミッタキャップ層上にエミッタ電極が形
成されている構成。 上記外部ベース領域にあるエミッタ層上に形成された
高濃度ｐ型半導体層が、エミッタ層より禁制帯幅の小さ
い半導体で形成されている構成。
【０００９】また、本発明によるヘテロ接合バイポーラ
トランジスタの製造方法は、上記本発明のヘテロ接合バ
イポーラトランジスタの製造方法であって、半導体基板
上に、ｎ型コレクタ層、ｐ型ベース層、ベース層より禁
制帯幅が大きいｎ型エミッタ層を、III−V族化合物半導
体で順次エピタキシャル成長する工程と、エミッタ電極
形成後、外部ベース領域となる部分のエミッタ層を少な
くとも１０ｎｍ程度の厚さだけ残して、エッチングする
工程と、ベース電極となる部分だけ露出させ、絶縁膜で
マスクをする工程と、露出させた部分に選択的に、エミ
ッタ層より禁制帯幅が小さい高濃度ｐ型半導体層を成長
させる工程と、上記高濃度ｐ型半導体層上にベース電極
を形成した後、ｎ型コレクタ層までエッチングして外部
コレクタ領域にコレクタ電極を形成する工程とを含むこ
とを特徴としている（図８−１０）。
トランジスタの製造方法は、上記本発明のヘテロ接合バ
イポーラトランジスタの製造方法であって、半導体基板
上に、ｎ型コレクタ層、ｐ型ベース層、ベース層より禁
制帯幅が大きいｎ型エミッタ層を、III−V族化合物半導
体で順次エピタキシャル成長する工程と、エミッタ電極
形成後、外部ベース領域となる部分のエミッタ層を少な
くとも１０ｎｍ程度の厚さだけ残して、エッチングする
工程と、ベース電極となる部分だけ露出させ、絶縁膜で
マスクをする工程と、露出させた部分に選択的に、エミ
ッタ層より禁制帯幅が小さい高濃度ｐ型半導体層を成長
させる工程と、上記高濃度ｐ型半導体層上にベース電極
を形成した後、ｎ型コレクタ層までエッチングして外部
コレクタ領域にコレクタ電極を形成する工程とを含むこ
とを特徴としている（図８−１０）。
【００１０】この場合、本発明に係るヘテロ接合バイポ
ーラトランジスタの製造方法は、さらに下記(1)〜(4)の
構成を好適に採用することができる。 (1)外部ベース領域となる部分のエミッタ層上に選択的
に、エミッタ層より禁制帯幅が小さい高濃度ｐ型半導体
層を成長させる際に、有機金属気相成長法又は有機金属
分子線エピタキシー法を用いる構成。 (2)ｎ型コレクタ層として、高濃度にｎ型不純物がドー
ピングされたサブコレクタ層、及び、低濃度にｎ型不純
物がドーピングされたコレクタ層をエピタキシャル成長
する工程と、サブコレクタ層にコレクタ電極を形成する
工程とを含む構成。 (3)エミッタ層より禁制帯幅が小さく、ｎ型不純物が高
濃度にドーピングされたエミッタキャップ層をエミッタ
層上にエピタキシャル成長する工程と、このエミッタキ
ャップ層上にエミッタ電極を形成する工程とを含む構
成。 (4)エミッタ層をエッチングする際に、選択エッチング
を用いる構成。
ーラトランジスタの製造方法は、さらに下記(1)〜(4)の
構成を好適に採用することができる。 (1)外部ベース領域となる部分のエミッタ層上に選択的
に、エミッタ層より禁制帯幅が小さい高濃度ｐ型半導体
層を成長させる際に、有機金属気相成長法又は有機金属
分子線エピタキシー法を用いる構成。 (2)ｎ型コレクタ層として、高濃度にｎ型不純物がドー
ピングされたサブコレクタ層、及び、低濃度にｎ型不純
物がドーピングされたコレクタ層をエピタキシャル成長
する工程と、サブコレクタ層にコレクタ電極を形成する
工程とを含む構成。 (3)エミッタ層より禁制帯幅が小さく、ｎ型不純物が高
濃度にドーピングされたエミッタキャップ層をエミッタ
層上にエピタキシャル成長する工程と、このエミッタキ
ャップ層上にエミッタ電極を形成する工程とを含む構
成。 (4)エミッタ層をエッチングする際に、選択エッチング
を用いる構成。
【００１１】本発明によれば、ヘテロ接合バイポーラト
ランジスタにおいて、外部ベース領域をエミッタ層が覆
う構造となっているので、エミッタ端からのリーク電流
が抑制され、信頼性が向上する。一方この構造のままで
は、ベース電極がエミッタ層上に形成されるため、接触
抵抗が高くなり、結果的にベース抵抗の増加は避けられ
ないが、本発明では、エミッタ層上に低抵抗の半導体層
を設置するので、その部分での接触抵抗は低減し、ベー
ス抵抗を小さくすることができる。その結果、本発明の
ヘテロ接合バイポーラトランジスタは、高信頼性を維持
したまま、高いデバイス特性を得ることができる。
ランジスタにおいて、外部ベース領域をエミッタ層が覆
う構造となっているので、エミッタ端からのリーク電流
が抑制され、信頼性が向上する。一方この構造のままで
は、ベース電極がエミッタ層上に形成されるため、接触
抵抗が高くなり、結果的にベース抵抗の増加は避けられ
ないが、本発明では、エミッタ層上に低抵抗の半導体層
を設置するので、その部分での接触抵抗は低減し、ベー
ス抵抗を小さくすることができる。その結果、本発明の
ヘテロ接合バイポーラトランジスタは、高信頼性を維持
したまま、高いデバイス特性を得ることができる。
【００１２】
【発明の実施の形態】本発明の上記及び他の目的、特徴
及び利点を明確にすべく、添付した図面を参照しなが
ら、本発明の実施の形態を以下に詳述する。
及び利点を明確にすべく、添付した図面を参照しなが
ら、本発明の実施の形態を以下に詳述する。
【００１３】＜第１の実施の形態例＞図１に、本発明の
一実施例としてのヘテロ接合バイポーラトランジスタの
構成断面図が示されている。同図において、半絶縁性Ｇ
ａＡｓ基板１０上に、ｉ−ＧａＡｓ又はｉ−ＡｌＧａＡ
ｓからなるバッファ層１１（１００ｎｍ）が形成されて
おり、このバッファ層１１上にＳｉを５×１０17ｃｍ-3
ドーピングしたｎ−ＧａＡｓコレクタ層１２（１０００
ｎｍ）が形成されている。コレクタ層１２上に、Ｃを５
×１０19ｃｍ-3ドーピングしたｐ−ＧａＡｓ又はｐ−Ｉ
ｎＧａＡｓベース層１３（８０ｎｍ）と、Ｓｉを３×１
０17ｃｍ-3ドーピングしたｎ−ＡｌＧａＡｓ又はｎ−Ｉ
ｎＧａＰエミッタ層１４（１００ｎｍ）が形成されてい
る。
一実施例としてのヘテロ接合バイポーラトランジスタの
構成断面図が示されている。同図において、半絶縁性Ｇ
ａＡｓ基板１０上に、ｉ−ＧａＡｓ又はｉ−ＡｌＧａＡ
ｓからなるバッファ層１１（１００ｎｍ）が形成されて
おり、このバッファ層１１上にＳｉを５×１０17ｃｍ-3
ドーピングしたｎ−ＧａＡｓコレクタ層１２（１０００
ｎｍ）が形成されている。コレクタ層１２上に、Ｃを５
×１０19ｃｍ-3ドーピングしたｐ−ＧａＡｓ又はｐ−Ｉ
ｎＧａＡｓベース層１３（８０ｎｍ）と、Ｓｉを３×１
０17ｃｍ-3ドーピングしたｎ−ＡｌＧａＡｓ又はｎ−Ｉ
ｎＧａＰエミッタ層１４（１００ｎｍ）が形成されてい
る。
【００１４】エミッタ層１４上には、エミッタ電極をと
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+−ＧａＡｓエミッタキャップ層１５
（１００ｎｍ）が形成されている。さらに、Ａｕ／Ｇｅ
／Ｎｉ合金からなるコレクタ電極１６、Ｔｉ／Ｐｔ／Ａ
ｕ合金からなるベース電極１７、ＷＳｉからなるエミッ
タ電極１８がそれぞれ形成されている。
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+−ＧａＡｓエミッタキャップ層１５
（１００ｎｍ）が形成されている。さらに、Ａｕ／Ｇｅ
／Ｎｉ合金からなるコレクタ電極１６、Ｔｉ／Ｐｔ／Ａ
ｕ合金からなるベース電極１７、ＷＳｉからなるエミッ
タ電極１８がそれぞれ形成されている。
【００１５】ここで、本発明では、図１に示すようにエ
ミッタキャップ層とエミッタ層の一部を除去して、外部
ベース領域にエミッタ薄層を残すことを特徴としてい
る。さらに、外部ベース領域のエミッタ薄層上にＣを高
濃度（１×１０18ｃｍ-3以上）にドーピングしたｐ+−
ＧａＡｓ又はｐ+−ＩｎＧａＡｓ層１９（１０−２０ｎ
ｍ程度）を形成する。ベース電極は、この層１９上に形
成する。
ミッタキャップ層とエミッタ層の一部を除去して、外部
ベース領域にエミッタ薄層を残すことを特徴としてい
る。さらに、外部ベース領域のエミッタ薄層上にＣを高
濃度（１×１０18ｃｍ-3以上）にドーピングしたｐ+−
ＧａＡｓ又はｐ+−ＩｎＧａＡｓ層１９（１０−２０ｎ
ｍ程度）を形成する。ベース電極は、この層１９上に形
成する。
【００１６】本構造によるヘテロ接合バイポーラトラン
ジスタは、コレクタ電圧２Ｖ、コレクタ電流密度２×１
０4Ａ／ｃｍ2、ジャンクション温度２００℃の信頼性試
験において、連続１０００時間、デバイス特性が変化す
ることはなかった。またベース抵抗は、５０Ωと低い値
を示し、高周波特性として、最高発振周波数が２００Ｇ
Ｈｚ以上を示した。
ジスタは、コレクタ電圧２Ｖ、コレクタ電流密度２×１
０4Ａ／ｃｍ2、ジャンクション温度２００℃の信頼性試
験において、連続１０００時間、デバイス特性が変化す
ることはなかった。またベース抵抗は、５０Ωと低い値
を示し、高周波特性として、最高発振周波数が２００Ｇ
Ｈｚ以上を示した。
【００１７】なお、図２に示すように、ｎ−ＡｌＧａＡ
ｓ又はｎ−ＩｎＧａＰエミッタ層で形成されるエミッタ
層２０を、あらかじめ５０ｎｍ程度の薄層にしておき、
外部ベース領域にエミッタ層を全面残すような構造にす
れば、選択エッチングを用いることにより、製造方法が
より容易になり有利である。
ｓ又はｎ−ＩｎＧａＰエミッタ層で形成されるエミッタ
層２０を、あらかじめ５０ｎｍ程度の薄層にしておき、
外部ベース領域にエミッタ層を全面残すような構造にす
れば、選択エッチングを用いることにより、製造方法が
より容易になり有利である。
【００１８】また、図３に示すように、コレクタ層の下
にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ−Ｇａ
Ａｓサブコレクタ層２１を設けることにより、コレクタ
抵抗を低減でき、さらにデバイス特性を上げることがで
きる。
にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ−Ｇａ
Ａｓサブコレクタ層２１を設けることにより、コレクタ
抵抗を低減でき、さらにデバイス特性を上げることがで
きる。
【００１９】図４に示した構造は、エミッタキャップ層
としてｎ+−ＧａＡｓだけでなく、Ｓｉを１×１０18ｃ
ｍ-3以上ドーピングしたｎ+−ＩｎＧａＡｓ層２２を用
いた場合である。ＩｎＧａＡｓはＧａＡｓより禁制帯幅
がさらに狭く、高濃度ドーピングが可能で、エミッタ抵
抗をさらに低減することができる。
としてｎ+−ＧａＡｓだけでなく、Ｓｉを１×１０18ｃ
ｍ-3以上ドーピングしたｎ+−ＩｎＧａＡｓ層２２を用
いた場合である。ＩｎＧａＡｓはＧａＡｓより禁制帯幅
がさらに狭く、高濃度ドーピングが可能で、エミッタ抵
抗をさらに低減することができる。
【００２０】なお、上記実施の形態において、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰの膜厚、
ドーピング濃度、組成は、本構造の目的に適応するもの
ならば、任意である。またｎ型不純物、ｐ型不純物とし
て、Ｓｉ、Ｃを用いているが、例えば、Ｓｅ、Ｓｎ、Ｂ
ｅ、Ｍｇ等の他のドーパントも適応する。さらに、基板
としてＧａＡｓだけでなく、Ｓｉも使用可能である。エ
ミッタ層上に形成するベース電極用半導体薄膜は、ｐ+
−Ｇｅでもよい。また電極に用いる合金も、その目的に
適応するものならば、すべて使用可能である。
ｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰの膜厚、
ドーピング濃度、組成は、本構造の目的に適応するもの
ならば、任意である。またｎ型不純物、ｐ型不純物とし
て、Ｓｉ、Ｃを用いているが、例えば、Ｓｅ、Ｓｎ、Ｂ
ｅ、Ｍｇ等の他のドーパントも適応する。さらに、基板
としてＧａＡｓだけでなく、Ｓｉも使用可能である。エ
ミッタ層上に形成するベース電極用半導体薄膜は、ｐ+
−Ｇｅでもよい。また電極に用いる合金も、その目的に
適応するものならば、すべて使用可能である。
【００２１】＜第２の実施の形態例＞図５に、本発明の
他の実施例としてのヘテロ接合バイポーラトランジスタ
の構成断面図が示されている。同図において、半絶縁性
ＩｎＰ基板３０上に、ｉ−ＩｎＰ又はｉ−ＩｎＡｌＡｓ
からなるバッファ層３１（１００ｎｍ）が形成されてお
り、このバッファ層３１上にＳｉを５×１０17ｃｍ-3ド
ーピングしたｎ−ＩｎＧａＡｓコレクタ層３２（１００
０ｎｍ）が形成されている。コレクタ層３２上に、Ｂｅ
を５×１０19ｃｍ-3ドーピングしたｐ−ＩｎＧａＡｓベ
ース層３３（８０ｎｍ）と、Ｓｉを３×１０17ｃｍ-3ド
ーピングしたｎ−ＩｎＡｌＡｓ又はｎ−ＩｎＰエミッタ
層３４（１００ｎｍ）が形成されている。
他の実施例としてのヘテロ接合バイポーラトランジスタ
の構成断面図が示されている。同図において、半絶縁性
ＩｎＰ基板３０上に、ｉ−ＩｎＰ又はｉ−ＩｎＡｌＡｓ
からなるバッファ層３１（１００ｎｍ）が形成されてお
り、このバッファ層３１上にＳｉを５×１０17ｃｍ-3ド
ーピングしたｎ−ＩｎＧａＡｓコレクタ層３２（１００
０ｎｍ）が形成されている。コレクタ層３２上に、Ｂｅ
を５×１０19ｃｍ-3ドーピングしたｐ−ＩｎＧａＡｓベ
ース層３３（８０ｎｍ）と、Ｓｉを３×１０17ｃｍ-3ド
ーピングしたｎ−ＩｎＡｌＡｓ又はｎ−ＩｎＰエミッタ
層３４（１００ｎｍ）が形成されている。
【００２２】エミッタ層３４上には、エミッタ電極をと
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+−ＩｎＧａＡｓエミッタキャップ層３
５（１００ｎｍ）が形成されている。さらに、Ｔｉ／Ｐ
ｔ／Ａｕ合金からなるコレクタ電極３６、Ｔｉ／Ｐｔ／
Ａｕ合金からなるベース電極３７、ＷＳｉからなるエミ
ッタ電極３８がそれぞれ形成されている。
るために、Ｓｉを高濃度（１×１０ 18ｃｍ-3以上）にド
ーピングしたｎ+−ＩｎＧａＡｓエミッタキャップ層３
５（１００ｎｍ）が形成されている。さらに、Ｔｉ／Ｐ
ｔ／Ａｕ合金からなるコレクタ電極３６、Ｔｉ／Ｐｔ／
Ａｕ合金からなるベース電極３７、ＷＳｉからなるエミ
ッタ電極３８がそれぞれ形成されている。
【００２３】ここで、本発明では、図５に示すようにエ
ミッタキャップ層とエミッタ層の一部を除去して、外部
ベース領域にエミッタ薄層を残すことを特徴としてい
る。さらに、外部ベース領域のエミッタ薄層上にＣを高
濃度（１×１０18ｃｍ-3以上）にドーピングしたｐ+−
ＧａＡｓ又はｐ+−ＩｎＧａＡｓ層３９（１０−２０ｎ
ｍ程度）を形成する。ベース電極は、この層３９上に形
成する。
ミッタキャップ層とエミッタ層の一部を除去して、外部
ベース領域にエミッタ薄層を残すことを特徴としてい
る。さらに、外部ベース領域のエミッタ薄層上にＣを高
濃度（１×１０18ｃｍ-3以上）にドーピングしたｐ+−
ＧａＡｓ又はｐ+−ＩｎＧａＡｓ層３９（１０−２０ｎ
ｍ程度）を形成する。ベース電極は、この層３９上に形
成する。
【００２４】本構造によるヘテロ接合バイポーラトラン
ジスタは、コレクタ電圧２Ｖ、コレクタ電流密度２×１
０4Ａ／ｃｍ2、ジャンクション温度２００℃の信頼性試
験において、連続１０００時間、デバイス特性が変化す
ることはなかった。またベース抵抗は、５０Ωと低い値
を示し、高周波特性として、最高発振周波数が２００Ｇ
Ｈｚ以上を示した。
ジスタは、コレクタ電圧２Ｖ、コレクタ電流密度２×１
０4Ａ／ｃｍ2、ジャンクション温度２００℃の信頼性試
験において、連続１０００時間、デバイス特性が変化す
ることはなかった。またベース抵抗は、５０Ωと低い値
を示し、高周波特性として、最高発振周波数が２００Ｇ
Ｈｚ以上を示した。
【００２５】なお、図６に示すように、ｎ−ＩｎＡｌＡ
ｓ又はｎ−ＩｎＰエミッタ層で形成されるエミッタ層４
０を、あらかじめ５０ｎｍ程度の薄層にしておき、外部
ベース領域にエミッタ層を全面残すような構造にすれ
ば、選択エッチングを用いることにより、製造方法がよ
り容易になり有利である。
ｓ又はｎ−ＩｎＰエミッタ層で形成されるエミッタ層４
０を、あらかじめ５０ｎｍ程度の薄層にしておき、外部
ベース領域にエミッタ層を全面残すような構造にすれ
ば、選択エッチングを用いることにより、製造方法がよ
り容易になり有利である。
【００２６】また、図７に示すように、コレクタ層の下
にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ−Ｉｎ
ＧａＡｓサブコレクタ層４１を設けることにより、コレ
クタ抵抗を低減でき、さらにデバイス特性を上げること
ができる。
にＳｉを１×１０18ｃｍ-3以上ドーピングしたｎ−Ｉｎ
ＧａＡｓサブコレクタ層４１を設けることにより、コレ
クタ抵抗を低減でき、さらにデバイス特性を上げること
ができる。
【００２７】なお、上記実施の形態において、ＩｎＰ、
ＩｎＧａＡｓ、ＩｎＡｌＡｓの膜厚、ドーピング濃度、
組成は、本構造の目的に適応するものならば、任意であ
る。なお、コレクタ層としてＩｎＰを用いる場合もあ
る。またｎ型不純物、ｐ型不純物として、Ｓｉ、Ｂｅを
用いているが、例えば、Ｓｅ、Ｓｎ、Ｃ、Ｍｇ等の他の
ドーパントも適応する。また電極に用いる合金も、その
目的に適応するものならば、すべて使用可能である。
ＩｎＧａＡｓ、ＩｎＡｌＡｓの膜厚、ドーピング濃度、
組成は、本構造の目的に適応するものならば、任意であ
る。なお、コレクタ層としてＩｎＰを用いる場合もあ
る。またｎ型不純物、ｐ型不純物として、Ｓｉ、Ｂｅを
用いているが、例えば、Ｓｅ、Ｓｎ、Ｃ、Ｍｇ等の他の
ドーパントも適応する。また電極に用いる合金も、その
目的に適応するものならば、すべて使用可能である。
【００２８】＜第３の実施の形態例＞本発明の一実施例
としてのヘテロ接合バイポーラトランジスタの製造方法
について説明する。本形態のヘテロ接合バイポーラトラ
ンジスタは、図８に示す方法によって製造される。同図
において、半絶縁性ＧａＡｓ基板１０上に、分子線エピ
タキシ法（ＭＢＥ）又は有機金属気相成長法（ＭＯＶＰ
Ｅ）により、ｉ−ＧａＡｓからなるバッファ層１１（１
００ｎｍ）、Ｓｉを１×１０18ｃｍ-3以上ドーピングし
たｎ−ＧａＡｓサブコレクタ層２１（５００ｎｍ）、Ｓ
ｉを５×１０17ｃｍ-3ドーピングしたｎ−ＧａＡｓコレ
クタ層１２（５００ｎｍ）、Ｃを５×１０19ｃｍ-3ドー
ピングしたｐ−ＧａＡｓベース層１３（８０ｎｍ）、Ｓ
ｉを３×１０17ｃｍ-3ドーピングしたｎ−ＡｌＧａＡｓ
エミッタ層１４（１００ｎｍ）、Ｓｉを５×１０18ｃｍ
-3以上ドーピングしたｎ+−ＧａＡｓエミッタキャップ
層１５（１００ｎｍ）を、この順で成長する（図８
（ａ））。
としてのヘテロ接合バイポーラトランジスタの製造方法
について説明する。本形態のヘテロ接合バイポーラトラ
ンジスタは、図８に示す方法によって製造される。同図
において、半絶縁性ＧａＡｓ基板１０上に、分子線エピ
タキシ法（ＭＢＥ）又は有機金属気相成長法（ＭＯＶＰ
Ｅ）により、ｉ−ＧａＡｓからなるバッファ層１１（１
００ｎｍ）、Ｓｉを１×１０18ｃｍ-3以上ドーピングし
たｎ−ＧａＡｓサブコレクタ層２１（５００ｎｍ）、Ｓ
ｉを５×１０17ｃｍ-3ドーピングしたｎ−ＧａＡｓコレ
クタ層１２（５００ｎｍ）、Ｃを５×１０19ｃｍ-3ドー
ピングしたｐ−ＧａＡｓベース層１３（８０ｎｍ）、Ｓ
ｉを３×１０17ｃｍ-3ドーピングしたｎ−ＡｌＧａＡｓ
エミッタ層１４（１００ｎｍ）、Ｓｉを５×１０18ｃｍ
-3以上ドーピングしたｎ+−ＧａＡｓエミッタキャップ
層１５（１００ｎｍ）を、この順で成長する（図８
（ａ））。
【００２９】次に、ＷＳｉからなるエミッタ電極１８を
スパッタで形成し、フォトレジスト（ＰＲ）でマスクし
て、ドライエッチングで加工する（図８（ｂ））。さら
に、ウェットエッチングを用いて、ｎ+−ＧａＡｓエミ
ッタキャップ層１５とｎ−ＡｌＧａＡｓエミッタ層１４
をエッチングする。この時、エミッタ層を２０ｎｍだけ
残す（図８（ｃ））。
スパッタで形成し、フォトレジスト（ＰＲ）でマスクし
て、ドライエッチングで加工する（図８（ｂ））。さら
に、ウェットエッチングを用いて、ｎ+−ＧａＡｓエミ
ッタキャップ層１５とｎ−ＡｌＧａＡｓエミッタ層１４
をエッチングする。この時、エミッタ層を２０ｎｍだけ
残す（図８（ｃ））。
【００３０】次に、ＳｉＯ2で全面をマスクし、ベース
電極部のみ窓開けする（図８（ｄ））。ＭＯＶＰＥ又は
有機金属分子線エピタキシ法（ＭＯＭＢＥ）を用いて、
Ｃを１×１０19ｃｍ-3以上ドーピングしたｐ+−ＧａＡ
ｓ層１９（１０ｎｍ）を開口部に選択成長し、Ｔｉ／Ｐ
ｔ／Ａｕ合金からなるベース電極１７を形成する（図８
（ｅ））。最後にＰＲマスクをかけて、ウェットエッチ
ングにより、サブコレクタ層を露出させ、Ａｕ／Ｇｅ／
Ｎｉ合金からなるコレクタ電極１６を形成して、デバイ
スを完成させる。
電極部のみ窓開けする（図８（ｄ））。ＭＯＶＰＥ又は
有機金属分子線エピタキシ法（ＭＯＭＢＥ）を用いて、
Ｃを１×１０19ｃｍ-3以上ドーピングしたｐ+−ＧａＡ
ｓ層１９（１０ｎｍ）を開口部に選択成長し、Ｔｉ／Ｐ
ｔ／Ａｕ合金からなるベース電極１７を形成する（図８
（ｅ））。最後にＰＲマスクをかけて、ウェットエッチ
ングにより、サブコレクタ層を露出させ、Ａｕ／Ｇｅ／
Ｎｉ合金からなるコレクタ電極１６を形成して、デバイ
スを完成させる。
【００３１】なお、エミッタキャップ層として、ｎ+−
ＧａＡｓ層１５上に、Ｓｉを１×１０18ｃｍ-3以上ドー
ピングしたｎ+−ＩｎＧａＡｓ層２２を成長させると、
エミッタ抵抗の低減やノンアロイオーミックが可能にな
るという利点がある。完成デバイスは図４に示した構造
である。
ＧａＡｓ層１５上に、Ｓｉを１×１０18ｃｍ-3以上ドー
ピングしたｎ+−ＩｎＧａＡｓ層２２を成長させると、
エミッタ抵抗の低減やノンアロイオーミックが可能にな
るという利点がある。完成デバイスは図４に示した構造
である。
【００３２】また、エミッタ層は、ｎ−ＩｎＧａＰでも
よく、ベース電極下の半導体層は、ｐ+−ＩｎＧａＡｓ
又はｐ+−Ｇｅでもよい。さらに、基板としてＧａＡｓ
だけでなく、Ｓｉも使用可能である。またそれぞれの層
の組成、膜厚、ドーピング濃度、さらにｎ型不純物、ｐ
型不純物の種類、電極に用いる合金等も、その目的に適
応するものならば、すべて任意性がある。
よく、ベース電極下の半導体層は、ｐ+−ＩｎＧａＡｓ
又はｐ+−Ｇｅでもよい。さらに、基板としてＧａＡｓ
だけでなく、Ｓｉも使用可能である。またそれぞれの層
の組成、膜厚、ドーピング濃度、さらにｎ型不純物、ｐ
型不純物の種類、電極に用いる合金等も、その目的に適
応するものならば、すべて任意性がある。
【００３３】＜第４の実施の形態例＞本発明の他の実施
例としてのヘテロ接合バイポーラトランジスタの製造方
法について説明する。本形態のヘテロ接合バイポーラト
ランジスタの製造方法は、図８に示す方法とほぼ同様で
あるが、ｎ−ＡｌＧａＡｓ又はｎ−ＩｎＧａＰで形成さ
れるエミッタ層１４を５０ｎｍ程度に薄層化しておく点
が異なる。成長後、ＷＳｉからなるエミッタ電極１８を
形成し、フォトレジスト（ＰＲ）でマスクして、ドライ
エッチングで加工するまでは同様のプロセスだが、その
後、選択エッチングを用いて、ｎ+−ＧａＡｓエミッタ
キャップ層１５をエッチングし、ｎ−ＡｌＧａＡｓ又は
ｎ−ＩｎＧａＰエミッタ層１４を残す。この場合、選択
エッチングとして、ウェットエッチングではクエン酸や
塩酸系エッチャント、ドライエッチングでは塩素系ガス
と弗素系ガスの混合ガスを用いる。このプロセスを図９
（ａ）−（ｃ）に示す。その後のプロセスは、図８
（ｄ）以降と同様である。
例としてのヘテロ接合バイポーラトランジスタの製造方
法について説明する。本形態のヘテロ接合バイポーラト
ランジスタの製造方法は、図８に示す方法とほぼ同様で
あるが、ｎ−ＡｌＧａＡｓ又はｎ−ＩｎＧａＰで形成さ
れるエミッタ層１４を５０ｎｍ程度に薄層化しておく点
が異なる。成長後、ＷＳｉからなるエミッタ電極１８を
形成し、フォトレジスト（ＰＲ）でマスクして、ドライ
エッチングで加工するまでは同様のプロセスだが、その
後、選択エッチングを用いて、ｎ+−ＧａＡｓエミッタ
キャップ層１５をエッチングし、ｎ−ＡｌＧａＡｓ又は
ｎ−ＩｎＧａＰエミッタ層１４を残す。この場合、選択
エッチングとして、ウェットエッチングではクエン酸や
塩酸系エッチャント、ドライエッチングでは塩素系ガス
と弗素系ガスの混合ガスを用いる。このプロセスを図９
（ａ）−（ｃ）に示す。その後のプロセスは、図８
（ｄ）以降と同様である。
【００３４】＜第５の実施の形態例＞本発明のさらに他
の実施例としてのヘテロ接合バイポーラトランジスタの
製造方法について説明する。本形態のヘテロ接合バイポ
ーラトランジスタは、図１０に示す方法によって製造さ
れる。まず、分子線エピタキシ法（ＭＢＥ）又は有機金
属気相成長法（ＭＯＶＰＥ）により、半絶縁性ＩｎＰ基
板３０上に、ｉ−ＩｎＰ又はｉ−ＩｎＡｌＡｓからなる
バッファ層３１（１００ｎｍ）、Ｓｉを１×１０18ｃｍ
-3以上ドーピングしたｎ−ＩｎＧａＡｓサブコレクタ層
４１（５００ｎｍ）、Ｓｉを５×１０17ｃｍ-3ドーピン
グしたｎ−ＩｎＧａＡｓコレクタ層３２（５００ｎ
ｍ）、Ｂｅを５×１０19ｃｍ-3ドーピングしたｐ−Ｉｎ
ＧａＡｓベース層３３（８０ｎｍ）、Ｓｉを３×１０17
ｃｍ-3ドーピングしたｎ−ＩｎＰエミッタ層３４（５０
ｎｍ）、Ｓｉを５×１０18ｃｍ-3以上ドーピングしたｎ
+−ＩｎＧａＡｓエミッタキャップ層３５（１００ｎ
ｍ）を、この順で成長する（図１０（ａ））。
の実施例としてのヘテロ接合バイポーラトランジスタの
製造方法について説明する。本形態のヘテロ接合バイポ
ーラトランジスタは、図１０に示す方法によって製造さ
れる。まず、分子線エピタキシ法（ＭＢＥ）又は有機金
属気相成長法（ＭＯＶＰＥ）により、半絶縁性ＩｎＰ基
板３０上に、ｉ−ＩｎＰ又はｉ−ＩｎＡｌＡｓからなる
バッファ層３１（１００ｎｍ）、Ｓｉを１×１０18ｃｍ
-3以上ドーピングしたｎ−ＩｎＧａＡｓサブコレクタ層
４１（５００ｎｍ）、Ｓｉを５×１０17ｃｍ-3ドーピン
グしたｎ−ＩｎＧａＡｓコレクタ層３２（５００ｎ
ｍ）、Ｂｅを５×１０19ｃｍ-3ドーピングしたｐ−Ｉｎ
ＧａＡｓベース層３３（８０ｎｍ）、Ｓｉを３×１０17
ｃｍ-3ドーピングしたｎ−ＩｎＰエミッタ層３４（５０
ｎｍ）、Ｓｉを５×１０18ｃｍ-3以上ドーピングしたｎ
+−ＩｎＧａＡｓエミッタキャップ層３５（１００ｎ
ｍ）を、この順で成長する（図１０（ａ））。
【００３５】次に、ＷＳｉからなるエミッタ電極３８を
スパッタで形成し、フォトレジスト（ＰＲ）でマスクし
て、ドライエッチングで加工する（図１０（ｂ））。さ
らに、燐酸系又は硫酸系ウェットエッチングを用いて、
ｎ+−ＩｎＧａＡｓエミッタキャップ層３５をエッチン
グする。この時、ｎ−ＩｎＰエミッタ層３４はエッチン
グされず、エミッタ層でエッチングは停止する（図１０
（ｃ））。この後のプロセスは、図８（ｄ）以降と同様
である。完成デバイスは図５に示した構造である。
スパッタで形成し、フォトレジスト（ＰＲ）でマスクし
て、ドライエッチングで加工する（図１０（ｂ））。さ
らに、燐酸系又は硫酸系ウェットエッチングを用いて、
ｎ+−ＩｎＧａＡｓエミッタキャップ層３５をエッチン
グする。この時、ｎ−ＩｎＰエミッタ層３４はエッチン
グされず、エミッタ層でエッチングは停止する（図１０
（ｃ））。この後のプロセスは、図８（ｄ）以降と同様
である。完成デバイスは図５に示した構造である。
【００３６】なお、本実施例の場合は、コレクタ電極３
６、ベース電極３７ともにＴｉ／Ｐｔ／Ａｕ合金を用い
る。またベース電極下の半導体層は、ｐ+−ＩｎＧａＡ
ｓが適している。エミッタ層として、ｎ−ＩｎＡｌＡｓ
層を用いてもよい。さらに、それぞれの層の組成、膜
厚、ドーピング濃度、さらにｎ型不純物、ｐ型不純物の
種類、電極に用いる合金等も、その目的に適応するもの
ならば、すべて任意性がある。
６、ベース電極３７ともにＴｉ／Ｐｔ／Ａｕ合金を用い
る。またベース電極下の半導体層は、ｐ+−ＩｎＧａＡ
ｓが適している。エミッタ層として、ｎ−ＩｎＡｌＡｓ
層を用いてもよい。さらに、それぞれの層の組成、膜
厚、ドーピング濃度、さらにｎ型不純物、ｐ型不純物の
種類、電極に用いる合金等も、その目的に適応するもの
ならば、すべて任意性がある。
【００３７】以上、本発明の好適な実施形態について説
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
ヘテロ接合バイポーラトランジスタにおいて、外部ベー
ス領域をエミッタ層が覆う構造となっているので、エミ
ッタ端からのリーク電流が抑制され、信頼性が向上す
る。一方この構造のままでは、ベース電極がエミッタ層
上に形成されるため、接触抵抗が高くなり、結果的にベ
ース抵抗の増加は避けられないが、本発明では、エミッ
タ層上に低抵抗の半導体層を設置するので、その部分で
の接触抵抗は低減し、ベース抵抗を小さくすることがで
きる。その結果、本発明のヘテロ接合バイポーラトラン
ジスタは、高信頼性を維持したまま、高いデバイス特性
（特に高周波特性）を得ることができる。
ヘテロ接合バイポーラトランジスタにおいて、外部ベー
ス領域をエミッタ層が覆う構造となっているので、エミ
ッタ端からのリーク電流が抑制され、信頼性が向上す
る。一方この構造のままでは、ベース電極がエミッタ層
上に形成されるため、接触抵抗が高くなり、結果的にベ
ース抵抗の増加は避けられないが、本発明では、エミッ
タ層上に低抵抗の半導体層を設置するので、その部分で
の接触抵抗は低減し、ベース抵抗を小さくすることがで
きる。その結果、本発明のヘテロ接合バイポーラトラン
ジスタは、高信頼性を維持したまま、高いデバイス特性
（特に高周波特性）を得ることができる。
【図１】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図２】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図３】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図４】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図５】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図６】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図７】本発明のヘテロ接合バイポーラトランジスタの
一実施形態を示す構造断面図である。
一実施形態を示す構造断面図である。
【図８】本発明のヘテロ接合バイポーラトランジスタの
製造方法の一例を示す断面図である。
製造方法の一例を示す断面図である。
【図９】本発明のヘテロ接合バイポーラトランジスタの
製造方法の一例を示す断面図である。
製造方法の一例を示す断面図である。
【図１０】本発明のヘテロ接合バイポーラトランジスタ
の製造方法の一例を示す断面図である。
の製造方法の一例を示す断面図である。
【図１１】従来例のヘテロ接合バイポーラトランジスタ
の一例を示す断面図である。
の一例を示す断面図である。
【図１２】従来例のヘテロ接合バイポーラトランジスタ
の一例を示す断面図である。
の一例を示す断面図である。
１０ 半絶縁性ＧａＡｓ基板 １１ バッファ層 １２ ｎ−ＧａＡｓコレクタ層 １３ ｐ−ＧａＡｓベース層 １４ ｎ−ＡｌＧａＡ又はｎ−ＩｎＧａＰエミッタ層 １５ ｎ＋−ＧａＡｓエミッタキャップ層 １６ Ａｕ／Ｇｅ／コレクタ電極 １７ Ｔｉ／Ｐｔ／Ａｕベース電極 １８ ＷＳｉエミッタ電極 １９ ｐ＋−ＧａＡｓ又はｐ＋−ＩｎＧａＡｓ層 ２０ 薄層エミッタ層 ２１ ｎ−ＧａＡｓサブコレクタ層 ２２ ｎ＋−ＩｎＧａＡｓエミッタキャップ層 ３０ 半絶縁性ＩｎＰ基板 ３１ バッファ層 ３２ ｎ−ＩｎＧａＡｓコレクタ層 ３３ ｐ−ＩｎＧａＡｓベース層 ３４ ｎ−ＩｎＡｌＡｓ又はｎ−ＩｎＰエミッタ層 ３５ ｎ＋−ＩｎＧａＡｓエミッタキャップ層 ３６ Ｔｉ／Ｐｔ／Ａｕコレクタ電極 ３７ Ｔｉ／Ｐｔ／Ａｕベース電極 ３８ ＷＳｉエミッタ電極 ３９ ｐ＋−ＧａＡｓ又はｐ＋−ＩｎＧａＡｓ層 ４０ 薄層エミッタ層 ４１ ｎ−ＩｎＧａＡｓサブコレクタ層 ５０ ヘテロガードリング
Claims (9)
- 【請求項１】 半導体基板上に、III−V族化合物半導体
で形成されたｎ型コレクタ層、ｐ型ベース層、ベース層
より禁制帯幅が大きいｎ型エミッタ層が、この順に積層
構造を成し、前記ｎ型コレクタ層の一部が外部コレクタ
領域として露出され、前記ｐ型ベース層の一部が外部ベ
ース領域として露出され、それぞれエミッタ電極、ベー
ス電極、コレクタ電極が形成されたヘテロ接合バイポー
ラトランジスタにおいて、前記エミッタ層の一部が外部
ベース領域全面を覆う構造であり、外部ベース領域にあ
るエミッタ層上に、ｐ型不純物が少なくとも１×１０18
ｃｍ-3以上ドーピングされた高濃度ｐ型半導体層が積層
され、該高濃度ｐ型半導体層上にベース電極が形成され
ていることを特徴とするヘテロ接合バイポーラトランジ
スタ。 - 【請求項２】 上記ｎ型コレクタ層において、ｎ型不純
物が１×１０18ｃｍ -3以上ドーピングされたサブコレク
タ層と、ｎ型不純物が５×１０17ｃｍ-3以下のコレクタ
層とが形成され、サブコレクタ層上にコレクタ電極が形
成されていることを特徴とする請求項１に記載のヘテロ
接合バイポーラトランジスタ。 - 【請求項３】 上記ｎ型エミッタ層において、エミッタ
層より禁制帯幅が小さく、ｎ型不純物が１×１０18ｃｍ
-3以上ドーピングされた化合物半導体で形成されたエミ
ッタキャップ層を備え、該エミッタキャップ層上にエミ
ッタ電極が形成されていることを特徴とする請求項１又
は２に記載のヘテロ接合バイポーラトランジスタ。 - 【請求項４】 上記外部ベース領域にあるエミッタ層上
に形成された高濃度ｐ型半導体層が、エミッタ層より禁
制帯幅の小さい半導体で形成されていることを特徴とす
る請求項１、２又は３に記載のヘテロ接合バイポーラト
ランジスタ。 - 【請求項５】 請求項１に記載のヘテロ接合バイポーラ
トランジスタの製造方法であって、半導体基板上に、ｎ
型コレクタ層、ｐ型ベース層、ベース層より禁制帯幅が
大きいｎ型エミッタ層を、III−V族化合物半導体で順次
エピタキシャル成長する工程と、エミッタ電極形成後、
外部ベース領域となる部分のエミッタ層を少なくとも１
０ｎｍ程度の厚さだけ残して、エッチングする工程と、
ベース電極となる部分だけ露出させ、絶縁膜でマスクを
する工程と、露出させた部分に選択的に、エミッタ層よ
り禁制帯幅が小さい高濃度ｐ型半導体層を成長させる工
程と、上記高濃度ｐ型半導体層上にベース電極を形成し
た後、ｎ型コレクタ層までエッチングして外部コレクタ
領域にコレクタ電極を形成する工程とを含むことを特徴
とするヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項６】 外部ベース領域となる部分のエミッタ層
上に選択的に、エミッタ層より禁制帯幅が小さい高濃度
ｐ型半導体層を成長させる際に、有機金属気相成長法又
は有機金属分子線エピタキシー法を用いることを特徴と
する請求項５に記載のヘテロ接合バイポーラトランジス
タの製造方法。 - 【請求項７】 ｎ型コレクタ層として、高濃度にｎ型不
純物がドーピングされたサブコレクタ層、及び、低濃度
にｎ型不純物がドーピングされたコレクタ層をエピタキ
シャル成長する工程と、サブコレクタ層にコレクタ電極
を形成する工程とを含むことを特徴とする請求項５又は
６に記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項８】 エミッタ層より禁制帯幅が小さく、ｎ型
不純物が高濃度にドーピングされたエミッタキャップ層
をエミッタ層上にエピタキシャル成長する工程と、この
エミッタキャップ層上にエミッタ電極を形成する工程と
を含むことを特徴とする請求項５、６又は７に記載のヘ
テロ接合バイポーラトランジスタの製造方法。 - 【請求項９】 エミッタ層をエッチングする際に、選択
エッチングを用いることを特徴とする請求項５〜８のい
ずれか１項に記載のヘテロ接合バイポーラトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13190198A JPH11330087A (ja) | 1998-05-14 | 1998-05-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13190198A JPH11330087A (ja) | 1998-05-14 | 1998-05-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330087A true JPH11330087A (ja) | 1999-11-30 |
Family
ID=15068826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13190198A Pending JPH11330087A (ja) | 1998-05-14 | 1998-05-14 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330087A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
| JP4999246B2 (ja) * | 1999-12-23 | 2012-08-15 | タレス | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 |
-
1998
- 1998-05-14 JP JP13190198A patent/JPH11330087A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4999246B2 (ja) * | 1999-12-23 | 2012-08-15 | タレス | コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法 |
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
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