JP2002299603A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Abstract
(57)【要約】
【課題】 コレクタ抵抗を可能な限り低減しながらも、
高温試験時にコンタクト抵抗が不安定になる等の問題を
解消し、また、ベース層への転位を無くして、電流利得
や信頼性を向上させることができるヘテロ接合型の半導
体装置を提供する。 【解決手段】 本半導体装置は、半絶縁性GaAs基板101
上に順次に形成された、第１サブコレクタ層102、コレ
クタ層104、ベース層105及びエミッタ層106を有し、エ
ミッタ層106上にエミッタ電極109が、ベース層105上に
ベース電極110が、第１サブコレクタ層102上にコレクタ
電極111が夫々形成されている。第１サブコレクタ層102
の表面は、所定濃度のデルタドープが施されたデルタド
ープシート層103として形成され、デルタドープシート
層103上にはコレクタ電極111がオーミック接続されてい
る。
高温試験時にコンタクト抵抗が不安定になる等の問題を
解消し、また、ベース層への転位を無くして、電流利得
や信頼性を向上させることができるヘテロ接合型の半導
体装置を提供する。 【解決手段】 本半導体装置は、半絶縁性GaAs基板101
上に順次に形成された、第１サブコレクタ層102、コレ
クタ層104、ベース層105及びエミッタ層106を有し、エ
ミッタ層106上にエミッタ電極109が、ベース層105上に
ベース電極110が、第１サブコレクタ層102上にコレクタ
電極111が夫々形成されている。第１サブコレクタ層102
の表面は、所定濃度のデルタドープが施されたデルタド
ープシート層103として形成され、デルタドープシート
層103上にはコレクタ電極111がオーミック接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ等の半導体装置に関し、特に、電流利
得や信頼性向上のための構成を備えた半導体装置に関す
る。
ーラトランジスタ等の半導体装置に関し、特に、電流利
得や信頼性向上のための構成を備えた半導体装置に関す
る。
【０００２】
【従来の技術】一般に、ヘテロ接合バイポーラトランジ
スタ(HBT：Heterojunction Bipolar Transistor)は、半
絶縁性GaAs基板上に順次に形成された、サブコレクタ
層、コレクタ層、ベース層、エミッタ層、及びエミッタ
キャップ層を有し、エミッタキャップ層上にエミッタ電
極が、ベース層上にベース電極が、サブコレクタ層上に
コレクタ電極が夫々形成されている。このようなＨＢＴ
を用いた高出力増幅器では、増幅器としての性能指標の
一つである効率を向上させるため、できるだけコレクタ
抵抗を低くすることが必要になる。コレクタ抵抗は、半
導体層の抵抗に起因するアクセス抵抗と、電極と半導体
層とを相互に接触させた際に生じるコンタクト抵抗とに
分類される。
スタ(HBT：Heterojunction Bipolar Transistor)は、半
絶縁性GaAs基板上に順次に形成された、サブコレクタ
層、コレクタ層、ベース層、エミッタ層、及びエミッタ
キャップ層を有し、エミッタキャップ層上にエミッタ電
極が、ベース層上にベース電極が、サブコレクタ層上に
コレクタ電極が夫々形成されている。このようなＨＢＴ
を用いた高出力増幅器では、増幅器としての性能指標の
一つである効率を向上させるため、できるだけコレクタ
抵抗を低くすることが必要になる。コレクタ抵抗は、半
導体層の抵抗に起因するアクセス抵抗と、電極と半導体
層とを相互に接触させた際に生じるコンタクト抵抗とに
分類される。
【０００３】アクセス抵抗はサブコレクタ層のシート抵
抗値で決まるので、サブコレクタ層を厚く形成すること
によって、或いは、サブコレクタ層の不純物濃度を高く
することによってシート抵抗値を低くできる。しかし、
現状のＨＢＴでは、サブコレクタ層の厚みが100〜1000n
mで、不純物濃度が1×1018〜6×1018/cm3の値まで使用
可能であるが、サブコレクタ層の厚みを1000nm以上にす
ると、製造プロセスが極めて複雑になる。また、サブコ
レクタ層の不純物濃度を6×1018/cm3以上に高くする
と、電流利得が低下し、或いは、良好な信頼性が損なわ
れる等の問題を招くので、サブコレクタ層は上記範囲内
での厚さ及び不純物濃度の使用を余儀なくされる。この
ため、低減できるアクセス抵抗値には限界がある。
抗値で決まるので、サブコレクタ層を厚く形成すること
によって、或いは、サブコレクタ層の不純物濃度を高く
することによってシート抵抗値を低くできる。しかし、
現状のＨＢＴでは、サブコレクタ層の厚みが100〜1000n
mで、不純物濃度が1×1018〜6×1018/cm3の値まで使用
可能であるが、サブコレクタ層の厚みを1000nm以上にす
ると、製造プロセスが極めて複雑になる。また、サブコ
レクタ層の不純物濃度を6×1018/cm3以上に高くする
と、電流利得が低下し、或いは、良好な信頼性が損なわ
れる等の問題を招くので、サブコレクタ層は上記範囲内
での厚さ及び不純物濃度の使用を余儀なくされる。この
ため、低減できるアクセス抵抗値には限界がある。
【０００４】一方、コンタクト抵抗を低くする方法とし
て、不純物濃度がサブコレクタ層よりも高い再成長層を
コンタクト領域にのみ形成する方法や、イオン注入技術
を用いてドーパント種をコンタクト領域にのみに注入
し、その領域のみを高濃度にする方法等が挙げられる。
しかし、これらの方法では、何れも５００℃以上の熱処
理が必要になるので、熱処理の影響が真性領域にまで及
ぶことになる。このため、製造プロセスが複雑化するだ
けでなく、電流利得の低下や、信頼性を損なう等の問題
も生じることになる。
て、不純物濃度がサブコレクタ層よりも高い再成長層を
コンタクト領域にのみ形成する方法や、イオン注入技術
を用いてドーパント種をコンタクト領域にのみに注入
し、その領域のみを高濃度にする方法等が挙げられる。
しかし、これらの方法では、何れも５００℃以上の熱処
理が必要になるので、熱処理の影響が真性領域にまで及
ぶことになる。このため、製造プロセスが複雑化するだ
けでなく、電流利得の低下や、信頼性を損なう等の問題
も生じることになる。
【０００５】そこで、電極コンタクト領域にのみ硫化ア
ンモニウム処理を施し、熱処理を伴うことなくコンタク
ト抵抗を低くする方法（第１の製造方法）が、特開平03
−236224号公報に記載されている。また、特開平02−25
6243号公報には、コレクタ層とサブコレクタ層との間
に、これら双方の層よりも高い不純物濃度を有し、且
つ、ミスフィット（格子不整合）に起因する内部応力を
最小限吸収するだけの厚み（例えば16.7nm）を有するIn
GaAs層を形成する方法（第２の製造方法）が記載されて
いる。
ンモニウム処理を施し、熱処理を伴うことなくコンタク
ト抵抗を低くする方法（第１の製造方法）が、特開平03
−236224号公報に記載されている。また、特開平02−25
6243号公報には、コレクタ層とサブコレクタ層との間
に、これら双方の層よりも高い不純物濃度を有し、且
つ、ミスフィット（格子不整合）に起因する内部応力を
最小限吸収するだけの厚み（例えば16.7nm）を有するIn
GaAs層を形成する方法（第２の製造方法）が記載されて
いる。
【０００６】
【発明が解決しようとする課題】しかし、上記第１の製
造方法では、熱処理を必要としないものの、硫化アンモ
ニウム処理による硫黄の安定性が悪く、高温試験時にコ
ンタクト抵抗が不安定になるといった新たな問題が生じ
る。また、上記第２の製造方法では、ミスフィット系の
ためにベース層への転位を解消することが実際には難し
く、転位によって電流利得が低下し、或いは、信頼性が
低下する等の問題が生じることになる。
造方法では、熱処理を必要としないものの、硫化アンモ
ニウム処理による硫黄の安定性が悪く、高温試験時にコ
ンタクト抵抗が不安定になるといった新たな問題が生じ
る。また、上記第２の製造方法では、ミスフィット系の
ためにベース層への転位を解消することが実際には難し
く、転位によって電流利得が低下し、或いは、信頼性が
低下する等の問題が生じることになる。
【０００７】本発明は、上記に鑑み、コレクタ抵抗を可
能な限り低減しながらも、高温試験時にコンタクト抵抗
が不安定になる等の問題を解消し、また、ベース層への
転位を無くして、電流利得や信頼性を向上させることが
できるヘテロ接合型の半導体装置を提供することを目的
とする。
能な限り低減しながらも、高温試験時にコンタクト抵抗
が不安定になる等の問題を解消し、また、ベース層への
転位を無くして、電流利得や信頼性を向上させることが
できるヘテロ接合型の半導体装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、基板上に順次に形成され
た、第１サブコレクタ層、コレクタ層、ベース層及びエ
ミッタ層を有し、該エミッタ層上にエミッタ電極が、前
記ベース層上にベース電極が、前記第１サブコレクタ層
上にコレクタ電極が夫々形成されたヘテロ接合型の半導
体装置において、前記第１サブコレクタ層の表面は、所
定濃度のデルタドープが施されたデルタドープシート層
として形成され、該デルタドープシート層上に前記コレ
クタ電極がオーミック接続されていることを特徴とす
る。
に、本発明の半導体装置は、基板上に順次に形成され
た、第１サブコレクタ層、コレクタ層、ベース層及びエ
ミッタ層を有し、該エミッタ層上にエミッタ電極が、前
記ベース層上にベース電極が、前記第１サブコレクタ層
上にコレクタ電極が夫々形成されたヘテロ接合型の半導
体装置において、前記第１サブコレクタ層の表面は、所
定濃度のデルタドープが施されたデルタドープシート層
として形成され、該デルタドープシート層上に前記コレ
クタ電極がオーミック接続されていることを特徴とす
る。
【０００９】本発明の半導体装置では、第１サブコレク
タ層の表面をデルタドープシート層として形成し、デル
タドープシート層上にコレクタ電極をオーミック接続し
たことにより、電極コンタクト領域への硫化アンモニウ
ム処理を行うことなくコレクタ抵抗を低減することがで
きるので、高温試験時にコンタクト抵抗が不安定になる
等の問題が解消できる。また、第１サブコレクタ層の表
面をデルタドープシート層として形成することで、コレ
クタ層とサブコレクタ層との間にInGaAs層を新たにコン
タクトさせる処理が不要になる。これにより、ミスフィ
ットを無くしてベース層への転位を解消することがで
き、転位による電流利得の低下や信頼性の低下を解消す
ることができる。このように、電流利得や信頼性の低下
を招くことなくコレクタ抵抗を可能な限り低くできる半
導体装置を用いて、効率を向上させた高出力増幅器を得
ることができる。
タ層の表面をデルタドープシート層として形成し、デル
タドープシート層上にコレクタ電極をオーミック接続し
たことにより、電極コンタクト領域への硫化アンモニウ
ム処理を行うことなくコレクタ抵抗を低減することがで
きるので、高温試験時にコンタクト抵抗が不安定になる
等の問題が解消できる。また、第１サブコレクタ層の表
面をデルタドープシート層として形成することで、コレ
クタ層とサブコレクタ層との間にInGaAs層を新たにコン
タクトさせる処理が不要になる。これにより、ミスフィ
ットを無くしてベース層への転位を解消することがで
き、転位による電流利得の低下や信頼性の低下を解消す
ることができる。このように、電流利得や信頼性の低下
を招くことなくコレクタ抵抗を可能な限り低くできる半
導体装置を用いて、効率を向上させた高出力増幅器を得
ることができる。
【００１０】本発明における「デルタドープ」とは、不
純物を一様に拡散する通常のドーピングとは異なり、数
ｎｍ程度の極めて薄い領域内に１×１０18ｃｍ-3以上の
高い不純物濃度でドーピングを施すことを意味してい
る。
純物を一様に拡散する通常のドーピングとは異なり、数
ｎｍ程度の極めて薄い領域内に１×１０18ｃｍ-3以上の
高い不純物濃度でドーピングを施すことを意味してい
る。
【００１１】本発明の好ましい半導体装置では、前記第
１サブコレクタ層及びコレクタ層が夫々、GaAs、AlGaA
s、InGaP、InGaAs又はInPによって構成されている。
１サブコレクタ層及びコレクタ層が夫々、GaAs、AlGaA
s、InGaP、InGaAs又はInPによって構成されている。
【００１２】また、前記第１サブコレクタ層とコレクタ
層との間には更に第２サブコレクタ層が形成されている
ことも好ましい態様である。この場合、第２サブコレク
タ層をエッチングストッパ層とすることで、デルタドー
プシート層の露出を制御性良く行うことができる。
層との間には更に第２サブコレクタ層が形成されている
ことも好ましい態様である。この場合、第２サブコレク
タ層をエッチングストッパ層とすることで、デルタドー
プシート層の露出を制御性良く行うことができる。
【００１３】更に好ましくは、前記第1サブコレクタ層
がGaAsから成り、前記第2サブコレクタ層が、GaAsと格
子整合したInGaP、AlGaAs、又はInGaAsPから成り、前記
コレクタ層が、GaAs、GaAsと格子整合したInGaP、AlGaA
s、又はInGaAsPから成る。第1サブコレクタ層がGaAsか
ら成り、第2サブコレクタ層が、GaAsと格子整合したInG
aP又はInGaAsPから成り、コレクタ層がGaAsから成る場
合、GaAs、InGaP及びInGaAsPは硫酸系エッチング液に対
して非常に選択性が良いので、InGaP又はInGaAsPから成
る第2サブコレクタ層下で、GaAsから成る第1サブコレク
タ層上のデルタドープシート層を制御性良く露出するこ
とが可能になる。また、第1サブコレクタ層がGaAsから
成り、第2サブコレクタ層が、GaAsと格子整合したAlGaA
s から成り、コレクタ層がGaAsから成る場合、クエン酸
もしくは塩素系の選択ドライエッチング技術を用いるこ
とで、上記と同様の効果が得られる。
がGaAsから成り、前記第2サブコレクタ層が、GaAsと格
子整合したInGaP、AlGaAs、又はInGaAsPから成り、前記
コレクタ層が、GaAs、GaAsと格子整合したInGaP、AlGaA
s、又はInGaAsPから成る。第1サブコレクタ層がGaAsか
ら成り、第2サブコレクタ層が、GaAsと格子整合したInG
aP又はInGaAsPから成り、コレクタ層がGaAsから成る場
合、GaAs、InGaP及びInGaAsPは硫酸系エッチング液に対
して非常に選択性が良いので、InGaP又はInGaAsPから成
る第2サブコレクタ層下で、GaAsから成る第1サブコレク
タ層上のデルタドープシート層を制御性良く露出するこ
とが可能になる。また、第1サブコレクタ層がGaAsから
成り、第2サブコレクタ層が、GaAsと格子整合したAlGaA
s から成り、コレクタ層がGaAsから成る場合、クエン酸
もしくは塩素系の選択ドライエッチング技術を用いるこ
とで、上記と同様の効果が得られる。
【００１４】或いは、上記に代えて、前記第２サブコレ
クタ層とコレクタ層との間に更に第３サブコレクタ層が
形成されていることも好ましい態様である。これによ
り、コレクタ層をノンドープ、もしくは１×１０16／ｃ
ｍ3以下の不純物濃度にした際に生じる電子障壁の問題
を解消することができる。つまり、第３サブコレクタ層
の存在により、電子障壁が低くなり、キャリアの輸送特
性が良好になるという効果が得られる。
クタ層とコレクタ層との間に更に第３サブコレクタ層が
形成されていることも好ましい態様である。これによ
り、コレクタ層をノンドープ、もしくは１×１０16／ｃ
ｍ3以下の不純物濃度にした際に生じる電子障壁の問題
を解消することができる。つまり、第３サブコレクタ層
の存在により、電子障壁が低くなり、キャリアの輸送特
性が良好になるという効果が得られる。
【００１５】また、前記第1サブコレクタ層をGaAsによ
って構成し、前記第2サブコレクタ層を、GaAsと格子整
合したInGaP、AlGaAs、又はInGaAsPによって構成し、前
記第3サブコレクタ層をGaAsによって構成し、前記コレ
クタ層を、GaAs、GaAsと格子整合したInGaP、AlGaAs、
又はInGaAsPによって構成することができる。
って構成し、前記第2サブコレクタ層を、GaAsと格子整
合したInGaP、AlGaAs、又はInGaAsPによって構成し、前
記第3サブコレクタ層をGaAsによって構成し、前記コレ
クタ層を、GaAs、GaAsと格子整合したInGaP、AlGaAs、
又はInGaAsPによって構成することができる。
【００１６】具体的には、前記デルタドープシート層に
おける不純物のシート濃度を4×101 2/cm2以上に設定す
る。これにより、実効的な体積密度として、8×1018/cm
2以上を得ることができるので、コンタクト抵抗を低く
することが可能になる。また、デルタドープシート層上
に転移が発生しないので、良好な信頼性を得ることがで
きる。
おける不純物のシート濃度を4×101 2/cm2以上に設定す
る。これにより、実効的な体積密度として、8×1018/cm
2以上を得ることができるので、コンタクト抵抗を低く
することが可能になる。また、デルタドープシート層上
に転移が発生しないので、良好な信頼性を得ることがで
きる。
【００１７】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１実施形態例に係る半導体装置の構成を
示す断面図である。
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１実施形態例に係る半導体装置の構成を
示す断面図である。
【００１８】本実施形態例の半導体装置は、半絶縁性の
GaAs基板101上に順次に形成された、GaAsから成るn型の
サブコレクタ層（第１サブコレクタ層）102と、GaAsか
ら成るn型又はノンドープのコレクタ層104とを有してい
る。また、コレクタ層104上には、GaAsから成るp型のベ
ース層105と、GaAsと格子整合されたInGaP又はAlGaAsか
ら成るn型のエミッタ層106と、GaAsから成るn型のエミ
ッタキャップ層107と、InGaAsから成るエミッタキャッ
プ層108と、ＷSiから成るエミッタ電極109とがこの順に
形成されている。
GaAs基板101上に順次に形成された、GaAsから成るn型の
サブコレクタ層（第１サブコレクタ層）102と、GaAsか
ら成るn型又はノンドープのコレクタ層104とを有してい
る。また、コレクタ層104上には、GaAsから成るp型のベ
ース層105と、GaAsと格子整合されたInGaP又はAlGaAsか
ら成るn型のエミッタ層106と、GaAsから成るn型のエミ
ッタキャップ層107と、InGaAsから成るエミッタキャッ
プ層108と、ＷSiから成るエミッタ電極109とがこの順に
形成されている。
【００１９】ベース層105上のエミッタ層106内には、Pt
/Ti/Pu/Auから成りベース層105に接するベース電極110
が形成されている。サブコレクタ層102の表面は、4×10
12/cm 2以上のデルタドープが施されることで、デルタド
ープシート層103として形成されている。デルタドープ
シート層103上には、コレクタ層104に隣接するように、
Ni/AuGe/Auから成るコレクタ電極111が形成されてい
る。
/Ti/Pu/Auから成りベース層105に接するベース電極110
が形成されている。サブコレクタ層102の表面は、4×10
12/cm 2以上のデルタドープが施されることで、デルタド
ープシート層103として形成されている。デルタドープ
シート層103上には、コレクタ層104に隣接するように、
Ni/AuGe/Auから成るコレクタ電極111が形成されてい
る。
【００２０】本実施形態例の半導体装置は、以下のよう
に製造することができる。図２〜図４は、製造過程を段
階的に示す断面図である。まず、図２に示すように、半
絶縁性のGaAs基板101上に、サブコレクタ層102、デルタ
ドープシート層103、コレクタ層104、ベース層105、エ
ミッタ層106、エミッタキャップ層107、及びエミッタキ
ャップ層108をこの順に形成したエピタキシャルウエハ
を準備する。更に、エミッタキャップ層108上の全面
に、図示しないWSiをスパッタリングで成膜し、フォト
リソグラフィ技術でWSi層にパターニングを施し、ドラ
イエッチングを施してエミッタ電極109として形成す
る。
に製造することができる。図２〜図４は、製造過程を段
階的に示す断面図である。まず、図２に示すように、半
絶縁性のGaAs基板101上に、サブコレクタ層102、デルタ
ドープシート層103、コレクタ層104、ベース層105、エ
ミッタ層106、エミッタキャップ層107、及びエミッタキ
ャップ層108をこの順に形成したエピタキシャルウエハ
を準備する。更に、エミッタキャップ層108上の全面
に、図示しないWSiをスパッタリングで成膜し、フォト
リソグラフィ技術でWSi層にパターニングを施し、ドラ
イエッチングを施してエミッタ電極109として形成す
る。
【００２１】次いで、図３に示すように、硫酸系のエッ
チング液を用い、エミッタ電極１０９をマスクとしてエ
ミッタキャップ層108とエミッタキャップ層107とにウエ
ットエッチングを施し、エミッタ層106の表面を露出さ
せる。引き続き、蒸着リフトオフ技術によりエミッタ層
106上からPt/Ti/Pt/Auをシンタリングさせ、更に、アロ
イ技術によりベース層105と接触させてベース電極110を
形成する。
チング液を用い、エミッタ電極１０９をマスクとしてエ
ミッタキャップ層108とエミッタキャップ層107とにウエ
ットエッチングを施し、エミッタ層106の表面を露出さ
せる。引き続き、蒸着リフトオフ技術によりエミッタ層
106上からPt/Ti/Pt/Auをシンタリングさせ、更に、アロ
イ技術によりベース層105と接触させてベース電極110を
形成する。
【００２２】蒸着リフトオフ技術では、基板上にレジス
トでパターン形成を行ってから基板上の全面に金属膜を
蒸着し、更に、レジストパターンとこのパターン上の金
属膜とを剥離除去することによって、基板上に金属膜の
パターンを得る。また、シンタリングでは、400〜500℃
の不活性ガス及び水素ガスの雰囲気中で１０〜数十分の
熱処理を行って、電極のオーミックコンタクトを得る。
アロイ技術では、２種以上の金属を一旦溶融させて混合
したものを冷却、凝固させて合金化する。
トでパターン形成を行ってから基板上の全面に金属膜を
蒸着し、更に、レジストパターンとこのパターン上の金
属膜とを剥離除去することによって、基板上に金属膜の
パターンを得る。また、シンタリングでは、400〜500℃
の不活性ガス及び水素ガスの雰囲気中で１０〜数十分の
熱処理を行って、電極のオーミックコンタクトを得る。
アロイ技術では、２種以上の金属を一旦溶融させて混合
したものを冷却、凝固させて合金化する。
【００２３】引き続き、図４に示すように、フォトリソ
グラフィ技術を用いてパターニングを行い、パターニン
グした層をマスクとして、デルタドープシート層103の
表面を露出させる。更に、デルタドープシート層103上
に、蒸着リフトオフ技術によりコレクタ電極111を形成
し、図１に示した半導体装置を得る。
グラフィ技術を用いてパターニングを行い、パターニン
グした層をマスクとして、デルタドープシート層103の
表面を露出させる。更に、デルタドープシート層103上
に、蒸着リフトオフ技術によりコレクタ電極111を形成
し、図１に示した半導体装置を得る。
【００２４】本実施形態例では、サブコレクタ層102の
表面をデルタドープシート層103として形成し、デルタ
ドープシート層103上にコレクタ電極111をオーミック接
続したので、従来のような電極コンタクト領域への硫化
アンモニウム処理が不要になり、高温試験時にコンタク
ト抵抗が不安定になる等の問題を解消することができ
る。
表面をデルタドープシート層103として形成し、デルタ
ドープシート層103上にコレクタ電極111をオーミック接
続したので、従来のような電極コンタクト領域への硫化
アンモニウム処理が不要になり、高温試験時にコンタク
ト抵抗が不安定になる等の問題を解消することができ
る。
【００２５】また、本実施形態例では、サブコレクタ層
102の表面をデルタドープシート層103として形成するこ
とで、従来のようなコレクタ層104とサブコレクタ層102
との間にInGaAs層を新たにコンタクトさせる処理が不要
になるので、ミスフィットを無くしてベース層への転位
を無くすことができ、転位による電流利得の低下や信頼
性の低下を解消することができる。
102の表面をデルタドープシート層103として形成するこ
とで、従来のようなコレクタ層104とサブコレクタ層102
との間にInGaAs層を新たにコンタクトさせる処理が不要
になるので、ミスフィットを無くしてベース層への転位
を無くすことができ、転位による電流利得の低下や信頼
性の低下を解消することができる。
【００２６】次に、本発明の第2実施形態例に係る半導
体装置について説明する。図５は、本実施形態例に係る
半導体装置の構成を示す断面図である。この半導体装置
は、半絶縁性のGaAs基板201上に順次に形成された、GaA
sから成るn型の第1サブコレクタ層202と、GaAsと格子整
合したInGaPから成るn型の第2サブコレクタ層203と、Ga
Asから成るn型又はノンドープのコレクタ層205とを有し
ている。また、コレクタ層205上には、GaAsから成るp型
のベース層206と、GaAsと格子整合したInGaP又はAlGaAs
から成るn型のエミッタ層207と、GaAsから成るn型のエ
ミッタキャップ層208と、InGaAsから成るエミッタキャ
ップ層209と、WSiから成るエミッタ電極210とがこの順
に形成されている。
体装置について説明する。図５は、本実施形態例に係る
半導体装置の構成を示す断面図である。この半導体装置
は、半絶縁性のGaAs基板201上に順次に形成された、GaA
sから成るn型の第1サブコレクタ層202と、GaAsと格子整
合したInGaPから成るn型の第2サブコレクタ層203と、Ga
Asから成るn型又はノンドープのコレクタ層205とを有し
ている。また、コレクタ層205上には、GaAsから成るp型
のベース層206と、GaAsと格子整合したInGaP又はAlGaAs
から成るn型のエミッタ層207と、GaAsから成るn型のエ
ミッタキャップ層208と、InGaAsから成るエミッタキャ
ップ層209と、WSiから成るエミッタ電極210とがこの順
に形成されている。
【００２７】ベース層206上のエミッタ層207内には、Pt
/Ti/Pu/Auから成りベース層206に接するベース電極211
が形成されている。第１サブコレクタ層202の表面は、4
×101 2/cm2以上のデルタドープが施されることで、デル
タドープシート層204として形成されている。また、デ
ルタドープシート層204上には、コレクタ層205に隣接す
るように、Ni/AuGe/Auから成るコレクタ電極212が形成
されている。
/Ti/Pu/Auから成りベース層206に接するベース電極211
が形成されている。第１サブコレクタ層202の表面は、4
×101 2/cm2以上のデルタドープが施されることで、デル
タドープシート層204として形成されている。また、デ
ルタドープシート層204上には、コレクタ層205に隣接す
るように、Ni/AuGe/Auから成るコレクタ電極212が形成
されている。
【００２８】本実施形態例の半導体装置は、以下のよう
に製造することができる。図６〜図８は、製造過程を段
階的に示す断面図である。まず、図６に示すように、Ga
As基板201上に、第1サブコレクタ層202、デルタドープ
シート層204、第2サブコレクタ層203、コレクタ層205、
ベース層206、エミッタ層207、エミッタキャップ層20
8、及びエミッタキャップ層209をこの順に形成したエピ
タキシャルウエハを準備する。更に、エミッタキャップ
層209上の全面に、図示しないWSiをスパッタリングで成
膜し、フォトリソグラフィ技術でWSi層にパターニング
を施し、ドライエッチングを施してエミッタ電極210と
して形成する。
に製造することができる。図６〜図８は、製造過程を段
階的に示す断面図である。まず、図６に示すように、Ga
As基板201上に、第1サブコレクタ層202、デルタドープ
シート層204、第2サブコレクタ層203、コレクタ層205、
ベース層206、エミッタ層207、エミッタキャップ層20
8、及びエミッタキャップ層209をこの順に形成したエピ
タキシャルウエハを準備する。更に、エミッタキャップ
層209上の全面に、図示しないWSiをスパッタリングで成
膜し、フォトリソグラフィ技術でWSi層にパターニング
を施し、ドライエッチングを施してエミッタ電極210と
して形成する。
【００２９】次いで、図７に示すように、硫酸系のエッ
チング液を用い、エミッタ電極２１０をマスクとしてエ
ミッタキャップ層209とエミッタキャップ層208とにウエ
ットエッチングを施し、エミッタ層207の表面を露出さ
せる。更に、蒸着リフトオフ技術によりエミッタ層207
上からPt/Ti/Pt/Auをシンタリングさせ、アロイ技術に
よりベース層206と接触させてベース電極211を形成す
る。
チング液を用い、エミッタ電極２１０をマスクとしてエ
ミッタキャップ層209とエミッタキャップ層208とにウエ
ットエッチングを施し、エミッタ層207の表面を露出さ
せる。更に、蒸着リフトオフ技術によりエミッタ層207
上からPt/Ti/Pt/Auをシンタリングさせ、アロイ技術に
よりベース層206と接触させてベース電極211を形成す
る。
【００３０】引き続き、図８に示すように、フォトリソ
グラフィ技術を用いてパターニングを行い、パターニン
グした層をマスクとして塩酸系のエッチング液を用いた
ウエットエッチングを施し、InGaP又はAlGaAsから成る
エミッタ層207を除去する。更に、硫酸系のエッチング
液を用い、GaAsから成るp型のベース層206及びコレクタ
層205を除去し、第2サブコレクタ層203の表面を露出さ
せる。
グラフィ技術を用いてパターニングを行い、パターニン
グした層をマスクとして塩酸系のエッチング液を用いた
ウエットエッチングを施し、InGaP又はAlGaAsから成る
エミッタ層207を除去する。更に、硫酸系のエッチング
液を用い、GaAsから成るp型のベース層206及びコレクタ
層205を除去し、第2サブコレクタ層203の表面を露出さ
せる。
【００３１】次いで、コレクタ電極212（図５）の形成
領域における第2サブコレクタ層203を塩酸系エッチング
液で除去し、デルタドープシート層204を露出させ、露
出したデルタドープシート層204上に、蒸着リフトオフ
技術によりコレクタ電極212を形成し、図５に示した半
導体装置を得る。この場合に、GaAs及びInGaPは硫酸系
エッチング液に対し極めて選択性が良いので、InGaPか
ら成る第2サブコレクタ層203下で、GaAsから成る第1サ
ブコレクタ層上202のデルタドープシート層204を制御性
よく露出させることができる。
領域における第2サブコレクタ層203を塩酸系エッチング
液で除去し、デルタドープシート層204を露出させ、露
出したデルタドープシート層204上に、蒸着リフトオフ
技術によりコレクタ電極212を形成し、図５に示した半
導体装置を得る。この場合に、GaAs及びInGaPは硫酸系
エッチング液に対し極めて選択性が良いので、InGaPか
ら成る第2サブコレクタ層203下で、GaAsから成る第1サ
ブコレクタ層上202のデルタドープシート層204を制御性
よく露出させることができる。
【００３２】次に、本発明の第３実施形態例に係る半導
体装置について説明する。図９は、本実施形態例に係る
半導体装置の構成を示す断面図である。この半導体装置
は、半絶縁性GaAs基板301上に順次に形成された、GaAs
から成り不純物濃度が1〜6×1018/cm3以下のn型の第1サ
ブコレクタ層302と、GaAsと格子整合したInGaPから成り
不純物濃度が1〜6×1018/cm3以下のn型の第2サブコレク
タ層303とを有している。
体装置について説明する。図９は、本実施形態例に係る
半導体装置の構成を示す断面図である。この半導体装置
は、半絶縁性GaAs基板301上に順次に形成された、GaAs
から成り不純物濃度が1〜6×1018/cm3以下のn型の第1サ
ブコレクタ層302と、GaAsと格子整合したInGaPから成り
不純物濃度が1〜6×1018/cm3以下のn型の第2サブコレク
タ層303とを有している。
【００３３】更に、第2サブコレクタ層303上には、GaAs
から成り不純物濃度が1〜6×1018/cm3以下のn型の第3サ
ブコレクタ層305と、GaAsから成り不純物濃度が1×1016
/cm3以下又はノンドープのn型コレクタ層306と、GaAsか
ら成るp型のベース層307と、GaAsと格子整合したInGaP
又はAlGaAsから成るn型のエミッタ層308と、GaAsから成
るn型のエミッタキャップ層309と、InGaAsから成るエミ
ッタキャップ層310と、WSiから成るエミッタ電極311と
がこの順に形成されている。
から成り不純物濃度が1〜6×1018/cm3以下のn型の第3サ
ブコレクタ層305と、GaAsから成り不純物濃度が1×1016
/cm3以下又はノンドープのn型コレクタ層306と、GaAsか
ら成るp型のベース層307と、GaAsと格子整合したInGaP
又はAlGaAsから成るn型のエミッタ層308と、GaAsから成
るn型のエミッタキャップ層309と、InGaAsから成るエミ
ッタキャップ層310と、WSiから成るエミッタ電極311と
がこの順に形成されている。
【００３４】ベース層307上のエミッタ層308内には、Pt
/Ti/Pu/Auから成りベース層307に接するベース電極312
が形成されている。第1サブコレクタ層302の表面には、
4×10 12/cm2以上の不純物濃度でデルタドープを施すこ
とによって、デルタドープシート層304が形成されてい
る。また、デルタドープシート層304上には、第2サブコ
レクタ層303に隣接するように、Ni/AuGe/Auから成るコ
レクタ電極313が形成されている。
/Ti/Pu/Auから成りベース層307に接するベース電極312
が形成されている。第1サブコレクタ層302の表面には、
4×10 12/cm2以上の不純物濃度でデルタドープを施すこ
とによって、デルタドープシート層304が形成されてい
る。また、デルタドープシート層304上には、第2サブコ
レクタ層303に隣接するように、Ni/AuGe/Auから成るコ
レクタ電極313が形成されている。
【００３５】本実施形態例の半導体装置は、以下のよう
に製造することができる。図１０〜図１２は、製造過程
を段階的に示す断面図である。まず、図１０に示すよう
に、GaAs基板301上に、第1サブコレクタ層302、デルタ
ドープシート層304、第2サブコレクタ層303、第3サブコ
レクタ層305、コレクタ層306、ベース層307、エミッタ
層308、エミッタキャップ層309、及びエミッタキャップ
層310がこの順に形成されたエピタキシャルウエハを準
備する。更に、エミッタキャップ層310上の全面に、エ
ミッタ電極311となるWSiをスパッタで成膜した後に、フ
ォトレジスト技術を用いてWSi層にパターニングを施
し、ドライエッチングによってエミッタ電極311を形成
する。
に製造することができる。図１０〜図１２は、製造過程
を段階的に示す断面図である。まず、図１０に示すよう
に、GaAs基板301上に、第1サブコレクタ層302、デルタ
ドープシート層304、第2サブコレクタ層303、第3サブコ
レクタ層305、コレクタ層306、ベース層307、エミッタ
層308、エミッタキャップ層309、及びエミッタキャップ
層310がこの順に形成されたエピタキシャルウエハを準
備する。更に、エミッタキャップ層310上の全面に、エ
ミッタ電極311となるWSiをスパッタで成膜した後に、フ
ォトレジスト技術を用いてWSi層にパターニングを施
し、ドライエッチングによってエミッタ電極311を形成
する。
【００３６】次いで、図１１に示すように、硫酸系のエ
ッチング液を用い、エミッタ電極311をマスクとしてエ
ミッタキャップ層310とエミッタキャップ層309とにウエ
ットエッチングを施し、エミッタ層308の表面を露出さ
せる。更に、蒸着リフトオフ技術により、エミッタ層30
8上からPt/Ti/Pt/Auをシンタリングさせ、アロイ技術を
用いてベース層307と接触させてベース電極312を形成す
る。
ッチング液を用い、エミッタ電極311をマスクとしてエ
ミッタキャップ層310とエミッタキャップ層309とにウエ
ットエッチングを施し、エミッタ層308の表面を露出さ
せる。更に、蒸着リフトオフ技術により、エミッタ層30
8上からPt/Ti/Pt/Auをシンタリングさせ、アロイ技術を
用いてベース層307と接触させてベース電極312を形成す
る。
【００３７】引き続き、図１２に示すように、フォトリ
ソグラフィ技術を用いてパターニングを行い、このパタ
ーニングした層をマスクとして塩酸系のエッチング液を
用いたウエットエッチングを施し、InGaP又はAlGaAsか
ら成るエミッタ層308を除去する。更に、硫酸系のエッ
チング液を用いて、ベース層307及びコレクタ層306をエ
ッチング除去し、第2サブコレクタ層303の表面を露出さ
せる。
ソグラフィ技術を用いてパターニングを行い、このパタ
ーニングした層をマスクとして塩酸系のエッチング液を
用いたウエットエッチングを施し、InGaP又はAlGaAsか
ら成るエミッタ層308を除去する。更に、硫酸系のエッ
チング液を用いて、ベース層307及びコレクタ層306をエ
ッチング除去し、第2サブコレクタ層303の表面を露出さ
せる。
【００３８】次いで、コレクタ電極313（図９）の形成
領域における第2サブコレクタ層303を塩酸系エッチング
液で除去して、デルタドープシート層304を露出させ、
露出したデルタドープシート層304上に、蒸着リフトオ
フ技術を用いてコレクタ電極313を形成し、図９に示し
た半導体装置を得る。
領域における第2サブコレクタ層303を塩酸系エッチング
液で除去して、デルタドープシート層304を露出させ、
露出したデルタドープシート層304上に、蒸着リフトオ
フ技術を用いてコレクタ電極313を形成し、図９に示し
た半導体装置を得る。
【００３９】以上のような本実施形態例によっても、第
１及び第２実施形態例と同様の効果を得ることができ
る。また、本実施形態例によれば、第２実施形態例でコ
レクタ層205をノンドープ若しくは1×1016/cm3以下の不
純物濃度にした場合に生じ易い電子障壁の問題を解決す
ることができる。
１及び第２実施形態例と同様の効果を得ることができ
る。また、本実施形態例によれば、第２実施形態例でコ
レクタ層205をノンドープ若しくは1×1016/cm3以下の不
純物濃度にした場合に生じ易い電子障壁の問題を解決す
ることができる。
【００４０】図１３及び図１４は、動作時のバンドダイ
ヤグラムを示す図である。つまり、第２実施形態例の構
成によれば、図１３に示すように、高濃度のデルタドー
プシート層204により、GaAsと格子整合したInGaPから成
る第2サブコレクタ層203（エッチングストッパ層）と、
GaAsから成るn型又はノンドープのコレクタ層205との電
子障壁差がやや大きい。この電子障壁差は、電子キャリ
アの輸送特性上、好ましくない。第３実施形態例では、
第２実施形態例におけるコレクタ層205と第2サブコレク
タ層203との間、つまり、図１４に示す第2サブコレクタ
層（エッチングストッパ層）303とコレクタ層306との間
に第3サブコレクタ層305を有するので、電子障壁がより
低くなり、キャリアの輸送特性が向上する。
ヤグラムを示す図である。つまり、第２実施形態例の構
成によれば、図１３に示すように、高濃度のデルタドー
プシート層204により、GaAsと格子整合したInGaPから成
る第2サブコレクタ層203（エッチングストッパ層）と、
GaAsから成るn型又はノンドープのコレクタ層205との電
子障壁差がやや大きい。この電子障壁差は、電子キャリ
アの輸送特性上、好ましくない。第３実施形態例では、
第２実施形態例におけるコレクタ層205と第2サブコレク
タ層203との間、つまり、図１４に示す第2サブコレクタ
層（エッチングストッパ層）303とコレクタ層306との間
に第3サブコレクタ層305を有するので、電子障壁がより
低くなり、キャリアの輸送特性が向上する。
【００４１】第１〜第３実施形態例では、デルタドープ
を施した層103、204、304上に、コレクタオーミック電
極111、212、313を形成したので、電流利得の低下や信
頼性の低下を招くことなくコレクタオーミック抵抗を可
能な限り低減することができ、このような半導体装置を
用いて、効率を向上させた高出力増幅器を得ることがで
きる。
を施した層103、204、304上に、コレクタオーミック電
極111、212、313を形成したので、電流利得の低下や信
頼性の低下を招くことなくコレクタオーミック抵抗を可
能な限り低減することができ、このような半導体装置を
用いて、効率を向上させた高出力増幅器を得ることがで
きる。
【００４２】ところで、オーミック抵抗は、金属が接触
する半導体層の最表面シート濃度の(1/2)乗に比例して
低くなるので、デルタドープシート層103、204、304の
不純物濃度ができるだけ高いことが望ましい。例えば、
５０ｎｍ以上の厚さのサブコレクタ層を6×1018/cm3以
上の高濃度に形成し、或いは、ミスフィット系を用いる
と、サブコレクタ層上のコレクタ層、ベース層やエミッ
タ層に転位が生じ易く、その場合、電流利得の低下や信
頼性の低下を招くことになる。しかし、第１〜第３実施
形態例では、サブコレクタ層102、202、203の表面に、
例えば4×1012/cm2以上のデルタドープを施すことで、
実効的な表面の不純物濃度を高くし、コンタクト抵抗を
低減した。従って、デルタドープシート層103、204、30
4の存在により、これらの層103、204、304上に転位が発
生することが無く、電流利得の低下や信頼性の低下が防
止できる。
する半導体層の最表面シート濃度の(1/2)乗に比例して
低くなるので、デルタドープシート層103、204、304の
不純物濃度ができるだけ高いことが望ましい。例えば、
５０ｎｍ以上の厚さのサブコレクタ層を6×1018/cm3以
上の高濃度に形成し、或いは、ミスフィット系を用いる
と、サブコレクタ層上のコレクタ層、ベース層やエミッ
タ層に転位が生じ易く、その場合、電流利得の低下や信
頼性の低下を招くことになる。しかし、第１〜第３実施
形態例では、サブコレクタ層102、202、203の表面に、
例えば4×1012/cm2以上のデルタドープを施すことで、
実効的な表面の不純物濃度を高くし、コンタクト抵抗を
低減した。従って、デルタドープシート層103、204、30
4の存在により、これらの層103、204、304上に転位が発
生することが無く、電流利得の低下や信頼性の低下が防
止できる。
【００４３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
【００４４】
【発明の効果】以上説明したように、本発明の半導体装
置によると、コレクタ抵抗を可能な限り低くしながら
も、高温試験時にコンタクト抵抗が不安定になる等の問
題を解消し、また、ベース層への転位を無くして、電流
利得や信頼性を向上させることができる。
置によると、コレクタ抵抗を可能な限り低くしながら
も、高温試験時にコンタクト抵抗が不安定になる等の問
題を解消し、また、ベース層への転位を無くして、電流
利得や信頼性を向上させることができる。
【図１】本発明の第１実施形態例に係る半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図２】第１実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図３】第１実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図４】第１実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図５】本発明の第２実施形態例に係る半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図６】第２実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図７】第２実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図８】第２実施形態例に係る半導体装置の製造過程を
段階的に示す断面図である。
段階的に示す断面図である。
【図９】本発明の第３実施形態例に係る半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図１０】第３実施形態例に係る半導体装置の製造過程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図１１】第３実施形態例に係る半導体装置の製造過程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図１２】第３実施形態例に係る半導体装置の製造過程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図１３】本発明によって電子障壁の問題を解決する原
理を説明するためのバンドダイヤグラム図である。
理を説明するためのバンドダイヤグラム図である。
【図１４】本発明によって電子障壁の問題を解決する原
理を説明するためのバンドダイヤグラム図である。
理を説明するためのバンドダイヤグラム図である。
１０１、２０１、３０１：半絶縁性GaAs基板 １０２、２０２、３０２：第１サブコレクタ層 １０３、２０４、３０４：デルタドープシート層 １０４、２０５、３０６：コレクタ層 １０５、２０６、３０７：ベース層 １０６、２０７、３０８：エミッタ層 １０７、２０８、３０９：エミッタキャップ層 １０８、２０９、３１０：エミッタキャップ層 １０９、２１０、３１１：エミッタ電極 １１０、２１１、３１２：ベース電極 １１１、２１２、３１３：コレクタ電極 ２０３、３０３：第２サブコレクタ層 ３０５：第３サブコレクタ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 BA92 BC01 BC02 BC04 BF06 BH07 BH08 BH99 BM03 BP31 BP42 BP95 BP96
Claims (7)
- 【請求項１】 基板上に順次に形成された、第１サブコ
レクタ層、コレクタ層、ベース層及びエミッタ層を有
し、該エミッタ層上にエミッタ電極が、前記ベース層上
にベース電極が、前記第１サブコレクタ層上にコレクタ
電極が夫々形成されたヘテロ接合型の半導体装置におい
て、 前記第１サブコレクタ層の表面は、所定濃度のデルタド
ープが施されたデルタドープシート層として形成され、
該デルタドープシート層上に前記コレクタ電極がオーミ
ック接続されていることを特徴とする半導体装置。 - 【請求項２】 前記第１サブコレクタ層及びコレクタ層
が夫々、GaAs、AlGaAs、InGaP、InGaAs又はInPから成る
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１サブコレクタ層とコレクタ層と
の間には更に第２サブコレクタ層が形成されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第1サブコレクタ層がGaAsから成
り、前記第2サブコレクタ層が、GaAsと格子整合したInG
aP、AlGaAs、又はInGaAsPから成り、前記コレクタ層
が、GaAs、GaAsと格子整合したInGaP、AlGaAs、又はInG
aAsPから成ることを特徴とする請求項３に記載の半導体
装置。 - 【請求項５】 前記第２サブコレクタ層とコレクタ層と
の間に更に第３サブコレクタ層が形成されていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記第1サブコレクタ層がGaAsから成
り、前記第2サブコレクタ層が、GaAsと格子整合したInG
aP、AlGaAs、又はInGaAsPから成り、前記第3サブコレク
タ層がGaAsから成り、前記コレクタ層が、GaAs、GaAsと
格子整合したInGaP、AlGaAs、又はInGaAsPから成ること
を特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記デルタドープシート層における不純
物のシート濃度が4×1012/cm2以上であることを特徴と
する請求項１〜６の何れか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094793A JP2002299603A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
| TW091106250A TW533512B (en) | 2001-03-29 | 2002-03-28 | Compound semiconductor device having heterojunction bipolar transistor reduced in collector contact resistance by delta-doped region and process for fabrication thereof |
| US10/107,822 US20020139997A1 (en) | 2001-03-29 | 2002-03-28 | Compound semiconductor device having heterojunction bipolar transistor reduced in collector contact resistance by delta-doped region and process for fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094793A JP2002299603A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299603A true JP2002299603A (ja) | 2002-10-11 |
Family
ID=18948937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094793A Pending JP2002299603A (ja) | 2001-03-29 | 2001-03-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020139997A1 (ja) |
| JP (1) | JP2002299603A (ja) |
| TW (1) | TW533512B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914274B2 (en) * | 2002-04-19 | 2005-07-05 | Sumitomo Chemical Company, Limited | Thin-film semiconductor epitaxial substrate having boron containing interface layer between a collector layer and a sub-collector layer |
| JP2006513572A (ja) * | 2003-01-09 | 2006-04-20 | フリースケール セミコンダクター インコーポレイテッド | エンハンスメントモード金属酸化膜半導体電界効果トランジスタ及びその形成方法 |
| US7038244B2 (en) | 2003-11-26 | 2006-05-02 | Nec Compound Semiconductor Devices, Ltd. | Semiconductor device and method of manufacturing the same |
| US11390802B2 (en) | 2015-11-08 | 2022-07-19 | King Abdullah University Of Science And Technology | Air-stable surface-passivated perovskite quantum dots (QDS), methods of making these QDS, and methods of using these QDS |
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|---|---|---|---|---|
| JP2005158800A (ja) * | 2003-11-20 | 2005-06-16 | Sharp Corp | 半導体装置の製造方法及びその製造方法により製造された半導体装置 |
| US7397062B2 (en) * | 2005-09-13 | 2008-07-08 | Sumika Electronic Materials, Inc. | Heterojunction bipolar transistor with improved current gain |
| US9240454B1 (en) * | 2014-10-22 | 2016-01-19 | Stmicroelectronics, Inc. | Integrated circuit including a liner silicide with low contact resistance |
| CN106169498B (zh) * | 2016-07-30 | 2019-03-05 | 北京工业大学 | 高热稳定性超结应变Si/SiGe异质结双极晶体管 |
| CN106847791B (zh) * | 2017-01-04 | 2019-06-11 | 上海华虹宏力半导体制造有限公司 | 监控基区宽度的测试结构 |
-
2001
- 2001-03-29 JP JP2001094793A patent/JP2002299603A/ja active Pending
-
2002
- 2002-03-28 TW TW091106250A patent/TW533512B/zh active
- 2002-03-28 US US10/107,822 patent/US20020139997A1/en not_active Abandoned
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| Publication number | Publication date |
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| US20020139997A1 (en) | 2002-10-03 |
| TW533512B (en) | 2003-05-21 |
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