JPH08191055A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH08191055A JPH08191055A JP142495A JP142495A JPH08191055A JP H08191055 A JPH08191055 A JP H08191055A JP 142495 A JP142495 A JP 142495A JP 142495 A JP142495 A JP 142495A JP H08191055 A JPH08191055 A JP H08191055A
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- metal layer
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Abstract
(57)【要約】
【目的】化合物半導体に対して、良好なオーミック特性
とショットキー特性を有する電極を有する化合物半導体
装置を提供する。 【構成】化合物半導体基板上に積層された５層構造の電
極を具備し、第１の高融点金属層と第３の高融点金属層
の間に、当該第３の高融点金属層を構成する成分の、上
記化合物半導体への拡散を防止し得る第２の高融点金属
層を介在させる。 【効果】化合物半導体に対して良好なオーミック特性お
よびショットキ特性を有する電極が容易に得られる。
とショットキー特性を有する電極を有する化合物半導体
装置を提供する。 【構成】化合物半導体基板上に積層された５層構造の電
極を具備し、第１の高融点金属層と第３の高融点金属層
の間に、当該第３の高融点金属層を構成する成分の、上
記化合物半導体への拡散を防止し得る第２の高融点金属
層を介在させる。 【効果】化合物半導体に対して良好なオーミック特性お
よびショットキ特性を有する電極が容易に得られる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置およ
びその製造方法に関し、詳しくは、良好なオーミック電
極とショットキー電極を具備した化合物半導体装置およ
びこの化合物半導体装置を容易かつ高い精度で形成する
ことのできる化合物半導体装置の製造方法に関する。
びその製造方法に関し、詳しくは、良好なオーミック電
極とショットキー電極を具備した化合物半導体装置およ
びこの化合物半導体装置を容易かつ高い精度で形成する
ことのできる化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４
層構造（Ａｕ膜、Ｐｔ膜、Ｔｉ膜およびＰｔ膜が、Ａｕ
膜を最上部、Ｐｔ膜を最下部にして積層された構造を表
わし、各膜の種類が異なっても同様に表わす）を有する
電極をＰ型オーミック電極として、これをキャリア濃度
が５×１９ｃｍ~3と高く、膜厚が５０ｎｍという薄いＰ
型導電層（Ｐ−ＡｌＧａＡｓ層）上に設ける方法が、１
９９３年７月電子情報通信学会、信学技報（ｐ１１１）
に記載されている。この方法は、ＡｌＧａＡｓ／ＧａＡ
ｓ・ＨＢＴ(Heterojunction Bipolar Transistor)の性
能を向上させるために、Ｐ型ベース層を薄層化すること
を目的として、これに対するＰ型オーミック電極として
上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極を用
いたものであり、これによって、低いコンタクト抵抗が
得られ、３５０℃の熱処理を行なってもコンタクト抵抗
の劣化が起こらないと記載されている。
層構造（Ａｕ膜、Ｐｔ膜、Ｔｉ膜およびＰｔ膜が、Ａｕ
膜を最上部、Ｐｔ膜を最下部にして積層された構造を表
わし、各膜の種類が異なっても同様に表わす）を有する
電極をＰ型オーミック電極として、これをキャリア濃度
が５×１９ｃｍ~3と高く、膜厚が５０ｎｍという薄いＰ
型導電層（Ｐ−ＡｌＧａＡｓ層）上に設ける方法が、１
９９３年７月電子情報通信学会、信学技報（ｐ１１１）
に記載されている。この方法は、ＡｌＧａＡｓ／ＧａＡ
ｓ・ＨＢＴ(Heterojunction Bipolar Transistor)の性
能を向上させるために、Ｐ型ベース層を薄層化すること
を目的として、これに対するＰ型オーミック電極として
上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極を用
いたものであり、これによって、低いコンタクト抵抗が
得られ、３５０℃の熱処理を行なってもコンタクト抵抗
の劣化が起こらないと記載されている。
【０００３】また、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層
構造電極を、ＩｎＡｌＡｓ／ＩｎＧａＡｓ・ＨＥＭＴの
ショットキーゲート電極として用いる方法が、１９９１
年秋季、第５２回応用物理学会学術講演会、講演予稿集
１０ａ−Ｈ−３（Ｐ１１９２）に記載されている。この
方法によれば、ＰｔはＩｎＧａＡｓに対して高いショッ
トキー障壁高さ（０．８２Ｖ）を有しており、上記電極
を用いたＨＥＭＴを３５０℃の熱処理によるしきい値電
圧の変動を調べたところ、約０．１５Ｖ変動した後は安
定なままであったと記載されている。
構造電極を、ＩｎＡｌＡｓ／ＩｎＧａＡｓ・ＨＥＭＴの
ショットキーゲート電極として用いる方法が、１９９１
年秋季、第５２回応用物理学会学術講演会、講演予稿集
１０ａ−Ｈ−３（Ｐ１１９２）に記載されている。この
方法によれば、ＰｔはＩｎＧａＡｓに対して高いショッ
トキー障壁高さ（０．８２Ｖ）を有しており、上記電極
を用いたＨＥＭＴを３５０℃の熱処理によるしきい値電
圧の変動を調べたところ、約０．１５Ｖ変動した後は安
定なままであったと記載されている。
【０００４】
【発明が解決しようとする課題】上記Ａｕ／Ｐｔ／Ｔｉ
／Ｐｔという４層構造の電極の最下層であるＴｉ層は、
熱処理によってＧａＡｓと反応して、ＰｔＡｓ2、Ｐｔ
Ｇａなどの金属間化合物が生ずる。上記ＰｔＡｓは、Ｎ
型ＧａＡｓに対して良好なショットキ特性を示し、Ｐ型
に対しては、ショットキ障壁が低下して良好なオーミッ
ク接合が得られる。
／Ｐｔという４層構造の電極の最下層であるＴｉ層は、
熱処理によってＧａＡｓと反応して、ＰｔＡｓ2、Ｐｔ
Ｇａなどの金属間化合物が生ずる。上記ＰｔＡｓは、Ｎ
型ＧａＡｓに対して良好なショットキ特性を示し、Ｐ型
に対しては、ショットキ障壁が低下して良好なオーミッ
ク接合が得られる。
【０００５】しかし、Ｔｉも熱処理によってＧａＡｓと
反応して同様に金属間化合物を形成するので、４００℃
以上の熱処理によって第２層のＴｉ層からのＴｉが、第
１層である上記Ｐｔ層による金属化合物層およびこの金
属化合物層よりも深い位置にＴｉＡｓ、ＴｉＧａなどの
層を形成し、その結果としてＰｔＡｓ2層が破壊されて
オーミック特性およびショットキ特性が劣化してしま
う。
反応して同様に金属間化合物を形成するので、４００℃
以上の熱処理によって第２層のＴｉ層からのＴｉが、第
１層である上記Ｐｔ層による金属化合物層およびこの金
属化合物層よりも深い位置にＴｉＡｓ、ＴｉＧａなどの
層を形成し、その結果としてＰｔＡｓ2層が破壊されて
オーミック特性およびショットキ特性が劣化してしま
う。
【０００６】すなわち、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔと
いう４層構造の電極を、例えばＢｅをドーパントとして
含み、キャリア濃度４×１０19ｃｍ~3、膜厚１００ｎｍ
のＰ型ＩｎＧａＡｓ層に対するオーミック電極として用
いると、最下層であるＰｔ膜の膜厚が５ｎｍの場合に
は、図１の特性線１０１で示すように、３００℃以上の
熱処理でコンタクト抵抗の増大が始まり、４００℃で
は、ＴＬＭ測定によるＩ−Ｖ特性が非線形になるほど、
増大が顕著になるという問題が生じた。また、上記Ｐ型
導電層として、上記ＩｎＧａＡｓ層に代えてＡｌＧａＡ
ｓ層を用いた場合も、同様に、４００℃以上でコンタク
ト抵抗が著しく増大してしまうという問題が生じた。
いう４層構造の電極を、例えばＢｅをドーパントとして
含み、キャリア濃度４×１０19ｃｍ~3、膜厚１００ｎｍ
のＰ型ＩｎＧａＡｓ層に対するオーミック電極として用
いると、最下層であるＰｔ膜の膜厚が５ｎｍの場合に
は、図１の特性線１０１で示すように、３００℃以上の
熱処理でコンタクト抵抗の増大が始まり、４００℃で
は、ＴＬＭ測定によるＩ−Ｖ特性が非線形になるほど、
増大が顕著になるという問題が生じた。また、上記Ｐ型
導電層として、上記ＩｎＧａＡｓ層に代えてＡｌＧａＡ
ｓ層を用いた場合も、同様に、４００℃以上でコンタク
ト抵抗が著しく増大してしまうという問題が生じた。
【０００７】さらに、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ４層
構造の電極を、Ｎ型ＧａＡｓ基板を用いたダイオードの
ショットキー電極として用いた場合は、３００℃から４
００℃の熱処理では、ショットキー障壁高さφＢｎは、
０．８５〜０．８７Ｖと高い値を示し、ｎ値も、理想的
な場合の値である１に近い１．０５〜１．１となり、良
好なショットキー特性を示した。しかし、熱処理温度が
４００℃以上になると、ショットキー障壁高さφＢｎは
０．４２〜０．５０Ｖと低くなり、ｎ値も２．０以上に
なって、ショットキー特性の著しい劣化が認められ、電
極表面も荒れるという問題が生じた。
構造の電極を、Ｎ型ＧａＡｓ基板を用いたダイオードの
ショットキー電極として用いた場合は、３００℃から４
００℃の熱処理では、ショットキー障壁高さφＢｎは、
０．８５〜０．８７Ｖと高い値を示し、ｎ値も、理想的
な場合の値である１に近い１．０５〜１．１となり、良
好なショットキー特性を示した。しかし、熱処理温度が
４００℃以上になると、ショットキー障壁高さφＢｎは
０．４２〜０．５０Ｖと低くなり、ｎ値も２．０以上に
なって、ショットキー特性の著しい劣化が認められ、電
極表面も荒れるという問題が生じた。
【０００８】そのため、４００℃以上の熱処理を行なっ
ても、コンタクト抵抗の増大が少ない安定したオーミッ
ク電極、およびショットキー特性が劣化しないショット
キー電極を形成することは困難であり、ＧａＡｓ、Ａｌ
ＧａＡｓ等の化合物半導体を用いた高速の高周波素子
を、良好な再現性で作製する障害になっていた。
ても、コンタクト抵抗の増大が少ない安定したオーミッ
ク電極、およびショットキー特性が劣化しないショット
キー電極を形成することは困難であり、ＧａＡｓ、Ａｌ
ＧａＡｓ等の化合物半導体を用いた高速の高周波素子
を、良好な再現性で作製する障害になっていた。
【０００９】本発明の目的は、上記従来技術の有する問
題を解決し、４００℃以上のプロセスを経ても、コンタ
クト抵抗およびショットキー特性が劣化しない電極を有
する化合物半導体装置およびその製造方法を提供するこ
とである。
題を解決し、４００℃以上のプロセスを経ても、コンタ
クト抵抗およびショットキー特性が劣化しない電極を有
する化合物半導体装置およびその製造方法を提供するこ
とである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、上記半導体基板とオーミック接合または
ショットキ接合を形成する第１層（例えばＰｔ層）の上
にバリヤメタル層として高融点金属からなる第２層（例
えばＭｏ層）を形成して、当該第２層の上に形成された
第３層を構成する成分（例えばＴｉ）が、上記第１層を
介して上記化合物半導体基板へ拡散するのを防止するも
のである。上記第２層である高融点金属層としては、Ｎ
ｂ、Ｍｏ、Ｗ、Ｔａ、Ｖ、Ｚｒ、Ｈｆなどの膜を用いる
ことができる。また、上記第１層であるＰｔ層と上記高
融点金属層の間に、薄いＴｉ層を介在させてもよい。こ
のＴｉ層の膜厚が十分小さい（１〜３０ｎｍ）ならば、
とくに問題は生じない。
め、本発明は、上記半導体基板とオーミック接合または
ショットキ接合を形成する第１層（例えばＰｔ層）の上
にバリヤメタル層として高融点金属からなる第２層（例
えばＭｏ層）を形成して、当該第２層の上に形成された
第３層を構成する成分（例えばＴｉ）が、上記第１層を
介して上記化合物半導体基板へ拡散するのを防止するも
のである。上記第２層である高融点金属層としては、Ｎ
ｂ、Ｍｏ、Ｗ、Ｔａ、Ｖ、Ｚｒ、Ｈｆなどの膜を用いる
ことができる。また、上記第１層であるＰｔ層と上記高
融点金属層の間に、薄いＴｉ層を介在させてもよい。こ
のＴｉ層の膜厚が十分小さい（１〜３０ｎｍ）ならば、
とくに問題は生じない。
【００１１】
【作用】本発明者の検討によれば、上記従来の電極にお
ける上記劣化の原因は、最下層であるＰｔ層からのＰｔ
の拡散にあるのではなく、上記のように、その上層であ
るＴｉ層にあることが明らかになった。Ｔｉ層は、従来
からＡｕ／Ｐｔ／Ｔｉという構造で、ＧａＡｓ ＭＥＳ
ＦＥＴなどのショットキーゲート電極として用いられて
いるが、この電極は、熱処理温度の変化によってしきい
値が変動する。これは、熱処理の温度が異なると、Ｇａ
Ａｓなどの基板内部へＴｉが拡散する深さが変わるため
である。
ける上記劣化の原因は、最下層であるＰｔ層からのＰｔ
の拡散にあるのではなく、上記のように、その上層であ
るＴｉ層にあることが明らかになった。Ｔｉ層は、従来
からＡｕ／Ｐｔ／Ｔｉという構造で、ＧａＡｓ ＭＥＳ
ＦＥＴなどのショットキーゲート電極として用いられて
いるが、この電極は、熱処理温度の変化によってしきい
値が変動する。これは、熱処理の温度が異なると、Ｇａ
Ａｓなどの基板内部へＴｉが拡散する深さが変わるため
である。
【００１２】したがって、上記Ｔｉ層の下に薄いＰｔ層
を介在させた上記従来のＡｕ／Ｐｔ／Ｔｉ／Ｐｔ電極の
場合でも、４００℃以上の熱処理を行なうと、第２層で
ある厚いＴｉ層からのＴｉが、第１層である薄いＰｔ層
を通過して基板内部へ拡散してしまい、その結果、基板
と電極間との接合が劣化して、コンタクト抵抗が高くな
り、さらに、ショットキ接合の場合は、ショットキー特
性が劣化してしまったものと考えられる。
を介在させた上記従来のＡｕ／Ｐｔ／Ｔｉ／Ｐｔ電極の
場合でも、４００℃以上の熱処理を行なうと、第２層で
ある厚いＴｉ層からのＴｉが、第１層である薄いＰｔ層
を通過して基板内部へ拡散してしまい、その結果、基板
と電極間との接合が劣化して、コンタクト抵抗が高くな
り、さらに、ショットキ接合の場合は、ショットキー特
性が劣化してしまったものと考えられる。
【００１３】しかし、最下層であるＰｔ層とその上に設
けられたＴｉ層の間に、高融点金属であるＭｏ層を挿入
して形成された、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという
５層構造の電極を、Ｐ型ＩｎＧａＡｓ層上のオーミック
電極として設け、熱処理によるコンタクト抵抗の変化
を、ＴＬＭ測定によって調べた。このときのＰ型ＩｎＧ
ａＡｓ層は、図１に示した特性を得るときに用いられた
ものと同様に、ドーパントはＢｅ、キャリア濃度は４×
１０19ｃｍ~3、膜厚は１００ｎｍとした。また、Ｍｏ層
の膜厚は３０ｎｍ、最下層のＰｔ層の膜厚は５ｎｍとし
た。
けられたＴｉ層の間に、高融点金属であるＭｏ層を挿入
して形成された、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという
５層構造の電極を、Ｐ型ＩｎＧａＡｓ層上のオーミック
電極として設け、熱処理によるコンタクト抵抗の変化
を、ＴＬＭ測定によって調べた。このときのＰ型ＩｎＧ
ａＡｓ層は、図１に示した特性を得るときに用いられた
ものと同様に、ドーパントはＢｅ、キャリア濃度は４×
１０19ｃｍ~3、膜厚は１００ｎｍとした。また、Ｍｏ層
の膜厚は３０ｎｍ、最下層のＰｔ層の膜厚は５ｎｍとし
た。
【００１４】得られた結果を図１の特性線１０２に示し
た。従来の電極を用いた場合は、図１の特性線１０１か
ら明らかなように、温度が４００℃以上になると、コン
タクト抵抗は急激に大きくなってしまったが、Ａｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合は、特性線１０２に示
したように、４５０℃の熱処理温度を行なっても、コン
タクト抵抗は約８×１０~7Ωｃｍ2であり、上記従来の
電極を用いた場合よりはるかに低い値が得られた。
た。従来の電極を用いた場合は、図１の特性線１０１か
ら明らかなように、温度が４００℃以上になると、コン
タクト抵抗は急激に大きくなってしまったが、Ａｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合は、特性線１０２に示
したように、４５０℃の熱処理温度を行なっても、コン
タクト抵抗は約８×１０~7Ωｃｍ2であり、上記従来の
電極を用いた場合よりはるかに低い値が得られた。
【００１５】Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合
にコンタクト抵抗の増大が極めて小さかったのは、Ｔｉ
がＭｏ層によって阻止されて、第１層であるＰｔ層への
Ｔｉの熱処理による拡散がほとんどなく、基板と電極の
間の接合の劣化が生じなかったためと考えられる。すな
わち、ＭｏとＴｉは約１６００℃以上の温度で全率固溶
体を形成するが、それ以下の温度では、両者ともほとん
ど反応せずに安定した状態にあると考えられる。したが
って、Ｔｉ層とＰｔ層の間に介在して形成されたＭｏ層
は、非常に有効なバリヤ層として作用し、Ｐｔ層へのＴ
ｉの拡散が効果的に防止され、その結果、第１層である
Ｐｔ層はＴｉによる影響を受けることなしにＧａＡｓと
反応してＰｔＡｓ2ｇａ形成され、良好なオーミック特
性が得られたものと考えられる。
にコンタクト抵抗の増大が極めて小さかったのは、Ｔｉ
がＭｏ層によって阻止されて、第１層であるＰｔ層への
Ｔｉの熱処理による拡散がほとんどなく、基板と電極の
間の接合の劣化が生じなかったためと考えられる。すな
わち、ＭｏとＴｉは約１６００℃以上の温度で全率固溶
体を形成するが、それ以下の温度では、両者ともほとん
ど反応せずに安定した状態にあると考えられる。したが
って、Ｔｉ層とＰｔ層の間に介在して形成されたＭｏ層
は、非常に有効なバリヤ層として作用し、Ｐｔ層へのＴ
ｉの拡散が効果的に防止され、その結果、第１層である
Ｐｔ層はＴｉによる影響を受けることなしにＧａＡｓと
反応してＰｔＡｓ2ｇａ形成され、良好なオーミック特
性が得られたものと考えられる。
【００１６】しかし、図１の特性線１０１および１０２
から明らかなように、上記熱処理前におけるコンタクト
抵抗の絶対値は従来電極の方が低かった。これは、Ｐｔ
2Ｇａ3など、Ｇａ組成が高く、抵抗が大きい金属間化合
物層が基板との間に形成されたためと考えられる。両者
の抵抗値の差を減少させるため、最下層であるＰｔ層と
その上層であるＭｏとの間に、薄いＴｉ層を介在させ
て、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構
造の電極を上記基板上に形成して、同様の測定を行なっ
た。このときの追加されたＴｉ層の膜厚は５ｎｍでり、
その他の金属層の膜厚は上記５層構造電極と同じにし
た。
から明らかなように、上記熱処理前におけるコンタクト
抵抗の絶対値は従来電極の方が低かった。これは、Ｐｔ
2Ｇａ3など、Ｇａ組成が高く、抵抗が大きい金属間化合
物層が基板との間に形成されたためと考えられる。両者
の抵抗値の差を減少させるため、最下層であるＰｔ層と
その上層であるＭｏとの間に、薄いＴｉ層を介在させ
て、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構
造の電極を上記基板上に形成して、同様の測定を行なっ
た。このときの追加されたＴｉ層の膜厚は５ｎｍでり、
その他の金属層の膜厚は上記５層構造電極と同じにし
た。
【００１７】得られた結果を図１の特性線１０３に示し
た。特性線１０３から明らかなように、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極とすること
によって、熱処理前におけるコンタクト抵抗の増大は効
果的に防止され、上記従来の電極とほぼ同じ抵抗値であ
った。しかも、熱処理を行なっても、コンタクト抵抗の
増加は僅かで、安定したコンタクト抵抗を示し、例えば
４５０℃の熱処理後のコンタクト抵抗は約６×１０~7Ω
ｃｍ2であり、上記５層構造の電極よりも低かった。
た。特性線１０３から明らかなように、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極とすること
によって、熱処理前におけるコンタクト抵抗の増大は効
果的に防止され、上記従来の電極とほぼ同じ抵抗値であ
った。しかも、熱処理を行なっても、コンタクト抵抗の
増加は僅かで、安定したコンタクト抵抗を示し、例えば
４５０℃の熱処理後のコンタクト抵抗は約６×１０~7Ω
ｃｍ2であり、上記５層構造の電極よりも低かった。
【００１８】上記のように、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／
Ｐｔという５層構造の電極は、４５０℃の熱処理後のコ
ンタクト抵抗の値が、従来の４層構造の電極の場合と比
較して約１／２０であり、十分に実用に供することがで
きる。この５層構造の電極は、コンタクト抵抗の絶対値
が、従来構造の電極よりやや大きいが、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極は、高温の
熱処理におけるコンタクト抵抗の増加が従来の電極より
はるかに少なく、しかも、コンタクト抵抗の絶対値も上
記５層構造の電極より低く、上記従来構造の電極とほと
んど同じであり、オーミック電極として極めてすぐれて
いた。これは、Ｍｏ層とＰｔ層の間に薄いＴｉ層を介在
させると、基板からのＧａがＰｔ層を通ってＴｉ層へ入
り（ＧａはＡｓより金属膜への拡散速度が大きい）、Ｐ
ｔＧａ、Ｐｔ3ＧａなどＧａ量が少ない、低抵抗の金属
間化合物層が形成されて抵抗が低下し、さらにコンタク
ト抵抗も低下したためと考えられる。
Ｐｔという５層構造の電極は、４５０℃の熱処理後のコ
ンタクト抵抗の値が、従来の４層構造の電極の場合と比
較して約１／２０であり、十分に実用に供することがで
きる。この５層構造の電極は、コンタクト抵抗の絶対値
が、従来構造の電極よりやや大きいが、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極は、高温の
熱処理におけるコンタクト抵抗の増加が従来の電極より
はるかに少なく、しかも、コンタクト抵抗の絶対値も上
記５層構造の電極より低く、上記従来構造の電極とほと
んど同じであり、オーミック電極として極めてすぐれて
いた。これは、Ｍｏ層とＰｔ層の間に薄いＴｉ層を介在
させると、基板からのＧａがＰｔ層を通ってＴｉ層へ入
り（ＧａはＡｓより金属膜への拡散速度が大きい）、Ｐ
ｔＧａ、Ｐｔ3ＧａなどＧａ量が少ない、低抵抗の金属
間化合物層が形成されて抵抗が低下し、さらにコンタク
ト抵抗も低下したためと考えられる。
【００１９】さらに、本発明の上記２種類の電極を、Ｎ
型ＧａＡｓ基板を用いたダイオードのショットキー電極
として用いた場合には、両者とも従来電極の場合と同様
に３００℃〜４００℃の熱処理では、ショットキー障壁
高さφＢｎは０．８２〜０．８６Ｖと高く、ｎ値も１．
０７〜１．１２と安定した良好なショットキー特性を示
した。しかも、４３０℃、３０分間の熱処理を行なった
後においても、ショットキー障壁高さφＢｎは０．８Ｖ
〜０．８４Ｖという高い値を示し、ｎ値も１．１４〜
１．２１と良好なままであった。このことからＡｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ６層構造電極、およびＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ５層構造電極は、良好なショ
ットキー電極としても使用できることが確認された。
型ＧａＡｓ基板を用いたダイオードのショットキー電極
として用いた場合には、両者とも従来電極の場合と同様
に３００℃〜４００℃の熱処理では、ショットキー障壁
高さφＢｎは０．８２〜０．８６Ｖと高く、ｎ値も１．
０７〜１．１２と安定した良好なショットキー特性を示
した。しかも、４３０℃、３０分間の熱処理を行なった
後においても、ショットキー障壁高さφＢｎは０．８Ｖ
〜０．８４Ｖという高い値を示し、ｎ値も１．１４〜
１．２１と良好なままであった。このことからＡｕ／Ｐ
ｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ６層構造電極、およびＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ５層構造電極は、良好なショ
ットキー電極としても使用できることが確認された。
【００２０】
〈実施例１〉本発明をＩｎＧａＡｓ／ＩｎＰ・ＨＢＴに
適用した第１の実施例を、図２を用いて説明する。周知
のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、Ｓ
ｉをドーパントとして含むキャリア濃度５×１０19ｃｍ
~3、膜厚６００ｎｍのＮ+−ＩｎＧａＡｓ層からなるサ
ブコレクタ層１１、膜厚３００ｎｍのアンドープＩｎＧ
ａＡｓ層からなるコレクタ層１２、Ｂｅをドーパントと
して含むキャリア濃度４×１０19ｃｍ~3、膜厚５０ｎｍ
のＰ+−ＩｎＧａＡｓ層からなるベース層１３、膜厚１
５０ｎｍのアンドープＩｎＧａＡｓ層からなるスペーサ
層１４、Ｓｉをドーパントとして含むキャリア濃度３×
１０17ｃｍ~3、膜厚１００ｎｍのＮ−ＩｎＧａＡｓ層か
らなるエミッタ層１５、膜厚１００ｎｍのアンドープＩ
ｎＧａＡｓからなるスペーサ層１６およびＳｉをドーパ
ントとして含むキャリア濃度５×１０19ｃｍ~3、膜厚１
５０ｎｍのＮ+−ＩｎＧａＡｓ層からなるコンタクト層
１７を順次成長させ、Ｎ+−ＩｎＧａＡｓコンタクト層
１７上の所望の位置にＷＳｉからなるエミッタ電極１８
を形成した。
適用した第１の実施例を、図２を用いて説明する。周知
のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、Ｓ
ｉをドーパントとして含むキャリア濃度５×１０19ｃｍ
~3、膜厚６００ｎｍのＮ+−ＩｎＧａＡｓ層からなるサ
ブコレクタ層１１、膜厚３００ｎｍのアンドープＩｎＧ
ａＡｓ層からなるコレクタ層１２、Ｂｅをドーパントと
して含むキャリア濃度４×１０19ｃｍ~3、膜厚５０ｎｍ
のＰ+−ＩｎＧａＡｓ層からなるベース層１３、膜厚１
５０ｎｍのアンドープＩｎＧａＡｓ層からなるスペーサ
層１４、Ｓｉをドーパントとして含むキャリア濃度３×
１０17ｃｍ~3、膜厚１００ｎｍのＮ−ＩｎＧａＡｓ層か
らなるエミッタ層１５、膜厚１００ｎｍのアンドープＩ
ｎＧａＡｓからなるスペーサ層１６およびＳｉをドーパ
ントとして含むキャリア濃度５×１０19ｃｍ~3、膜厚１
５０ｎｍのＮ+−ＩｎＧａＡｓ層からなるコンタクト層
１７を順次成長させ、Ｎ+−ＩｎＧａＡｓコンタクト層
１７上の所望の位置にＷＳｉからなるエミッタ電極１８
を形成した。
【００２１】次に、上記エミッタ電極１８をマスクにし
て、燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液をエッチ液とし
て用いたウエットエッチングを行なって、Ｐ+−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。
て、燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液をエッチ液とし
て用いたウエットエッチングを行なって、Ｐ+−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。
【００２２】周知のプラズマＣＶＤ法を用いて、厚さ２
００ｎｍのＳｉＯ2膜を全面に形成した後、周知のホト
リソグラフィ技術を用いて、所定の形状を有するレジス
トパターン（図示せず）を形成し、当該レジストパター
ンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスをエ
ッチングガスとして用いたプラズマエッチングを行な
い、ベース電極形成領域に形成されていたＰ+−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。こ
の際、上記エミッタ電極１８などの側面上に、上記Ｓｉ
Ｏ2膜からなるサイドウォール１９が形成された。
００ｎｍのＳｉＯ2膜を全面に形成した後、周知のホト
リソグラフィ技術を用いて、所定の形状を有するレジス
トパターン（図示せず）を形成し、当該レジストパター
ンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスをエ
ッチングガスとして用いたプラズマエッチングを行な
い、ベース電極形成領域に形成されていたＰ+−ＩｎＧ
ａＡｓ層からなるベース層１３の表面を露出させた。こ
の際、上記エミッタ電極１８などの側面上に、上記Ｓｉ
Ｏ2膜からなるサイドウォール１９が形成された。
【００２３】周知のＥＢ蒸着法を用いて、膜厚５ｎｍの
Ｐｔ膜、膜厚５ｎｍのＴｉ膜、膜厚３０ｎｍのＭｏ膜、
膜厚５０ｎｍのＴｉ膜、膜厚５０ｎｍのＰｔ膜および膜
厚２００ｎｍのＡｕ膜を順次積層して全面に形成した
後、周知のリフトオフ法を用いて不要部分を除去し、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造を有
するベース電極２０を形成した。
Ｐｔ膜、膜厚５ｎｍのＴｉ膜、膜厚３０ｎｍのＭｏ膜、
膜厚５０ｎｍのＴｉ膜、膜厚５０ｎｍのＰｔ膜および膜
厚２００ｎｍのＡｕ膜を順次積層して全面に形成した
後、周知のリフトオフ法を用いて不要部分を除去し、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造を有
するベース電極２０を形成した。
【００２４】周知のホトリソグラフィ技術を用いて、所
望の形状を有するホトレジストマスク（図示せず）を形
成し、燐酸とＨ2Ｏ2とＨ2Ｏの混合液を用いたウエット
エッチングを行ない、Ｎ+−ＩｎＧａＡｓサブコレクタ
層１１の表面を露出させた。周知のプラズマＣＶＤ法を
用いて、膜厚２００ｎｍのＳｉＯ2膜を全面に形成した
後、ホトリソグラフイとＣ2Ｆ6とＣＨＦ3の混合ガスに
よるプラズマエッチングによる周知の選択エッチングを
行なって、コレクタ電極形成領域のＮ+−ＩｎＧａＡｓ
サブコレクタ層１１の表面を露出させた。
望の形状を有するホトレジストマスク（図示せず）を形
成し、燐酸とＨ2Ｏ2とＨ2Ｏの混合液を用いたウエット
エッチングを行ない、Ｎ+−ＩｎＧａＡｓサブコレクタ
層１１の表面を露出させた。周知のプラズマＣＶＤ法を
用いて、膜厚２００ｎｍのＳｉＯ2膜を全面に形成した
後、ホトリソグラフイとＣ2Ｆ6とＣＨＦ3の混合ガスに
よるプラズマエッチングによる周知の選択エッチングを
行なって、コレクタ電極形成領域のＮ+−ＩｎＧａＡｓ
サブコレクタ層１１の表面を露出させた。
【００２５】周知のＥＢ蒸着法を用いて、膜厚６０ｎｍ
のＡｕＧｅ膜、膜厚１０ｎｍのＷ膜、膜厚１０ｎｍのＮ
ｉ膜および膜厚２００ｎｍのＡｕ膜を順次積層して全面
に形成した後、周知のリフトオフ法を用いて不要部分を
除去し、さらにＮ2雰囲気中で４００℃、５分間の熱処
理を行なってアロイ化させて、Ａｕ／Ｎｉ／Ｗ／ＡｕＧ
ｅなる４層構造を有するコレクタ電極２１を形成し、Ｉ
ｎＧａＡｓ／ＩｎＰＨＢＴが完成した。
のＡｕＧｅ膜、膜厚１０ｎｍのＷ膜、膜厚１０ｎｍのＮ
ｉ膜および膜厚２００ｎｍのＡｕ膜を順次積層して全面
に形成した後、周知のリフトオフ法を用いて不要部分を
除去し、さらにＮ2雰囲気中で４００℃、５分間の熱処
理を行なってアロイ化させて、Ａｕ／Ｎｉ／Ｗ／ＡｕＧ
ｅなる４層構造を有するコレクタ電極２１を形成し、Ｉ
ｎＧａＡｓ／ＩｎＰＨＢＴが完成した。
【００２６】本実施例においては、コレクタ電極２１を
形成する際に、アロイ化のために４００℃、５分間の熱
処理を行なっているが、この熱処理を行なった後のベー
ス電極２０のコンタクト抵抗は、５．４×１０-7Ωｃｍ
2で非常に良好なオーミック特性を示した。さらにＮ2雰
囲気中で４３０℃、６０分間の熱処理を加えた場合で
も、ベース電極２０のコンタクト抵抗は６．３×１０-7
Ωｃｍ2と良好なオーミック特性を示し、ベース・コレ
クタ間の耐圧も−５．２Ｖで熱処理前とほぼ同等の値を
示した。これにより、本実施例において形成されたＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ電極は、熱処理によっ
て劣化されない、高い耐熱性をもったＰ型オーミック電
極であることが確認された。
形成する際に、アロイ化のために４００℃、５分間の熱
処理を行なっているが、この熱処理を行なった後のベー
ス電極２０のコンタクト抵抗は、５．４×１０-7Ωｃｍ
2で非常に良好なオーミック特性を示した。さらにＮ2雰
囲気中で４３０℃、６０分間の熱処理を加えた場合で
も、ベース電極２０のコンタクト抵抗は６．３×１０-7
Ωｃｍ2と良好なオーミック特性を示し、ベース・コレ
クタ間の耐圧も−５．２Ｖで熱処理前とほぼ同等の値を
示した。これにより、本実施例において形成されたＡｕ
／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ電極は、熱処理によっ
て劣化されない、高い耐熱性をもったＰ型オーミック電
極であることが確認された。
【００２７】本実施例では、ベース電極にＡｕ／Ｐｔ／
Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造の電極を用いた場
合を示したが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層
構造の電極の場合も、従来の電極より優れた耐熱性を有
しており、実用に供することのできることが確認され
た。
Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造の電極を用いた場
合を示したが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層
構造の電極の場合も、従来の電極より優れた耐熱性を有
しており、実用に供することのできることが確認され
た。
【００２８】〈実施例２〉本発明をＧａＡｓ・ＭＥＳＦ
ＥＴに適用した第２の実施例を、図３を用いて説明す
る。まず、図３に示したように、ホトレジスト膜をマス
クとする周知のイオン打込み法を用いて、半絶縁性Ｇａ
Ａｓ基板２２の所定部分にシリコンイオンを浅く注入し
た後、さらに深く注入して、８００℃、２０分程度のア
ニールを行って活性化し、第１能動層２３および第２能
動層２４を形成した。
ＥＴに適用した第２の実施例を、図３を用いて説明す
る。まず、図３に示したように、ホトレジスト膜をマス
クとする周知のイオン打込み法を用いて、半絶縁性Ｇａ
Ａｓ基板２２の所定部分にシリコンイオンを浅く注入し
た後、さらに深く注入して、８００℃、２０分程度のア
ニールを行って活性化し、第１能動層２３および第２能
動層２４を形成した。
【００２９】周知の常圧ＣＶＤ法を用いて厚さ５０ｎｍ
のＳｉＯ2膜２５を全面に形成した後、上記基板２２上
の所望の位置にホトレジストからなるソース・ドレイン
電極形成用パターン（図示せず）を形成し、Ｃ2Ｆ6とＣ
ＨＦ3の混合ガスをエッチングガスとして用いるプラズ
マエッチングを行なって上記ＳｉＯ2膜２５の所定部分
を除去して基板２２の表面を露出させた。
のＳｉＯ2膜２５を全面に形成した後、上記基板２２上
の所望の位置にホトレジストからなるソース・ドレイン
電極形成用パターン（図示せず）を形成し、Ｃ2Ｆ6とＣ
ＨＦ3の混合ガスをエッチングガスとして用いるプラズ
マエッチングを行なって上記ＳｉＯ2膜２５の所定部分
を除去して基板２２の表面を露出させた。
【００３０】周知のＥＢ蒸着法を用いて、ＡｕＧｅ膜、
Ｗ膜、Ｎｉ膜およびＡｕ膜を順次全面に積層して形成
し、周知のリフトオフ法によって不要部分を除去し、さ
らにＮ2雰囲気中で４００℃、５分間の熱処理を行なっ
てアロイ化させて、ＡｕＧｅ／Ｗ／Ｎｉ／Ａｕなる４層
構造のソース・ドレイン電極２６を形成した。
Ｗ膜、Ｎｉ膜およびＡｕ膜を順次全面に積層して形成
し、周知のリフトオフ法によって不要部分を除去し、さ
らにＮ2雰囲気中で４００℃、５分間の熱処理を行なっ
てアロイ化させて、ＡｕＧｅ／Ｗ／Ｎｉ／Ａｕなる４層
構造のソース・ドレイン電極２６を形成した。
【００３１】次に、上記ソース・ドレイン電極２６間の
所望の位置に、所定の形状を有するホトレジスト膜から
なるゲート電極形成用パターン（図示せず）を形成し、
このゲート電極形成用パターンの開口部によって露出さ
れた上記ＳｉＯ2膜２５を、Ｃ2Ｆ6とＣＨＦ3の混合ガス
を用いてプラズマエッチングして、上記第１能動層２３
の表面を露出させた。
所望の位置に、所定の形状を有するホトレジスト膜から
なるゲート電極形成用パターン（図示せず）を形成し、
このゲート電極形成用パターンの開口部によって露出さ
れた上記ＳｉＯ2膜２５を、Ｃ2Ｆ6とＣＨＦ3の混合ガス
を用いてプラズマエッチングして、上記第１能動層２３
の表面を露出させた。
【００３２】上記第１能動層２３の露出された表面上
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ金属積層膜を、周知
のＥＢ蒸着法によって形成した後、周知のリフトオフ法
を用いて、上記ゲート電極形成用パターンおよびその上
に形成されていた上記金属積層膜を除去し、Ａｕ／Ｐｔ
／Ｔｉ／Ｍｏ／Ｐｔなる５層構造のゲート電極２７を形
成して、図３に示す構造を有するＧａＡｓ・ＭＥＳＦＥ
Ｔが完成した。なお、上記ゲート電極２７の最下層のＰ
ｔ膜の膜厚は１０ｎｍとした。
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ金属積層膜を、周知
のＥＢ蒸着法によって形成した後、周知のリフトオフ法
を用いて、上記ゲート電極形成用パターンおよびその上
に形成されていた上記金属積層膜を除去し、Ａｕ／Ｐｔ
／Ｔｉ／Ｍｏ／Ｐｔなる５層構造のゲート電極２７を形
成して、図３に示す構造を有するＧａＡｓ・ＭＥＳＦＥ
Ｔが完成した。なお、上記ゲート電極２７の最下層のＰ
ｔ膜の膜厚は１０ｎｍとした。
【００３３】本実施例によって形成されたＭＥＳＦＥＴ
のショットキー特性は、ショットキー障壁高さφＢｎは
０．８４Ｖと高く、ｎ値も１．０６と非常に良好な特性
を示した。また、本実施例では、ソース・ドレイン電極
２６を形成した後に、ゲート電極２７を形成した。この
場合、ソース・ドレイン電極２６を形成する際に行なわ
れる４００℃程度の熱処理は、ゲート電極形成後には行
なわれない。しかし、ゲート長が０．５μｍ以下の非常
に短いゲート電極を形成する場合は、ソース・ドレイン
電極が先に形成されていると、ホトレジスト膜からなる
上記ゲート電極形成用パターンを形成する際に、ソース
・ドレイン電極からの乱反射によるハレーション等によ
って、ゲート電極形成用パターンの寸法が変わり、ゲー
ト電極の寸法が変わってしまう欠点があった。
のショットキー特性は、ショットキー障壁高さφＢｎは
０．８４Ｖと高く、ｎ値も１．０６と非常に良好な特性
を示した。また、本実施例では、ソース・ドレイン電極
２６を形成した後に、ゲート電極２７を形成した。この
場合、ソース・ドレイン電極２６を形成する際に行なわ
れる４００℃程度の熱処理は、ゲート電極形成後には行
なわれない。しかし、ゲート長が０．５μｍ以下の非常
に短いゲート電極を形成する場合は、ソース・ドレイン
電極が先に形成されていると、ホトレジスト膜からなる
上記ゲート電極形成用パターンを形成する際に、ソース
・ドレイン電極からの乱反射によるハレーション等によ
って、ゲート電極形成用パターンの寸法が変わり、ゲー
ト電極の寸法が変わってしまう欠点があった。
【００３４】このような欠点を除去するには、ゲート電
極をソース・ドレイン電極よりも先に形成することが有
効であるが、従来の電極を用いた場合は、耐熱性が高く
ないため、このように形成の順序を変更することができ
なかった。しかし、本発明では、電極の耐熱性がすぐれ
ているため、上記のように工程の順序を変更しても問題
はなく、ゲート電極の寸法が変わってしまう恐れはな
い。
極をソース・ドレイン電極よりも先に形成することが有
効であるが、従来の電極を用いた場合は、耐熱性が高く
ないため、このように形成の順序を変更することができ
なかった。しかし、本発明では、電極の耐熱性がすぐれ
ているため、上記のように工程の順序を変更しても問題
はなく、ゲート電極の寸法が変わってしまう恐れはな
い。
【００３５】本実施例では、ゲート電極として、Ａｕ／
Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層電極を用いたが、Ｍ
ｏ膜と最下層のＰｔ膜の間にさらにＴｉ膜を挿入して、
Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層電極を
用いても良いことは言うまでもない。
Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層電極を用いたが、Ｍ
ｏ膜と最下層のＰｔ膜の間にさらにＴｉ膜を挿入して、
Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層電極を
用いても良いことは言うまでもない。
【００３６】〈実施例３〉本発明の第３の実施例を、Ｇ
ａＡｓ・ＨＩＧＦＥＴの断面構造を示す図４を用いて説
明する。半絶縁性ＧａＡｓ基板２８上に、周知のＭＢＥ
法を用いて、膜厚３００ｎｍのアンドープＧａＡｓ層２
９、Ｂｅをドーパントとしてキャリア濃度が３×１０16
ｃｍ~3で膜厚３００ｎｍのＰ−ＡｌＧａＡｓ層３０、Ｓ
ｉをドーパントとしてキャリア濃度が３×１０18ｃｍ~3
で膜厚２０ｎｍのＮ−ＧａＡｓ層チャネル層３１、膜厚
１０ｎｍのアンドープＡｌＧａＡｓ層３２、膜厚１５ｎ
ｍのアンドープＧａＡｓ層３３を順次成長させた後、プ
ラズマＣＶＤ法により厚さ１００ｎｍのＳｉＯ2膜を全
面に形成した。
ａＡｓ・ＨＩＧＦＥＴの断面構造を示す図４を用いて説
明する。半絶縁性ＧａＡｓ基板２８上に、周知のＭＢＥ
法を用いて、膜厚３００ｎｍのアンドープＧａＡｓ層２
９、Ｂｅをドーパントとしてキャリア濃度が３×１０16
ｃｍ~3で膜厚３００ｎｍのＰ−ＡｌＧａＡｓ層３０、Ｓ
ｉをドーパントとしてキャリア濃度が３×１０18ｃｍ~3
で膜厚２０ｎｍのＮ−ＧａＡｓ層チャネル層３１、膜厚
１０ｎｍのアンドープＡｌＧａＡｓ層３２、膜厚１５ｎ
ｍのアンドープＧａＡｓ層３３を順次成長させた後、プ
ラズマＣＶＤ法により厚さ１００ｎｍのＳｉＯ2膜を全
面に形成した。
【００３７】次に、上記アンドープＧａＡｓ層３３上の
所望の位置に、ホトレジスト膜からなるＮ+層選択成長
用パターンを形成した。上記Ｎ+層選択成長用パターン
の開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用い
たプラズマエッチングを行なって、Ｎ+層選択成長領域
のアンドープＧａＡｓ層３３の表面を露出させ、さらに
燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液を用いてウエットエ
ッチングを行ない、上記Ｎ−ＧａＡｓ層チャネル層３１
の表面を露出させた。
所望の位置に、ホトレジスト膜からなるＮ+層選択成長
用パターンを形成した。上記Ｎ+層選択成長用パターン
の開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用い
たプラズマエッチングを行なって、Ｎ+層選択成長領域
のアンドープＧａＡｓ層３３の表面を露出させ、さらに
燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液を用いてウエットエ
ッチングを行ない、上記Ｎ−ＧａＡｓ層チャネル層３１
の表面を露出させた。
【００３８】上記Ｎ−ＧａＡｓ層チャネル層３１の露出
された表面上に、周知のＭＯＣＶＤ法によって、Ｎ+−
ＧａＡｓ層３４を選択成長させた。この際、ドーパント
としてはＳｉを用い、キャリア濃度は３×１０18ｃｍ
~3、膜厚は４００ｎｍとし、基板温度は５５０℃とし
た。
された表面上に、周知のＭＯＣＶＤ法によって、Ｎ+−
ＧａＡｓ層３４を選択成長させた。この際、ドーパント
としてはＳｉを用い、キャリア濃度は３×１０18ｃｍ
~3、膜厚は４００ｎｍとし、基板温度は５５０℃とし
た。
【００３９】次に、周知の常圧ＣＶＤ法によって、厚さ
５０ｎｍのＳｉＯ2膜３５を全面に形成した後、所定の
開口部を有するホトレジスト膜からなるソース・ドレイ
ン電極形成用パターン（図示せず）を形成した。上記ソ
ース・ドレイン電極形成用パターンの有する上記開口部
を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスによって上記Ｓ
ｉＯ2膜３５をプラズマエッチングして上記Ｎ+−ＧａＡ
ｓ層３４の表面を露出させた。
５０ｎｍのＳｉＯ2膜３５を全面に形成した後、所定の
開口部を有するホトレジスト膜からなるソース・ドレイ
ン電極形成用パターン（図示せず）を形成した。上記ソ
ース・ドレイン電極形成用パターンの有する上記開口部
を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスによって上記Ｓ
ｉＯ2膜３５をプラズマエッチングして上記Ｎ+−ＧａＡ
ｓ層３４の表面を露出させた。
【００４０】Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属膜を基
板全面に形成した後、周知のリフトオフ法を用いて、上
記ソース・ドレイン電極形成用パターンおよびその上に
形成された上記積層金属膜を除去して所定の形状に加工
し、さらにＮ2雰囲気中で４００℃、５分間のアロイ化
処理を行なって、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅという４層
構造を有するソース・ドレイン電極３６を形成した。
板全面に形成した後、周知のリフトオフ法を用いて、上
記ソース・ドレイン電極形成用パターンおよびその上に
形成された上記積層金属膜を除去して所定の形状に加工
し、さらにＮ2雰囲気中で４００℃、５分間のアロイ化
処理を行なって、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅという４層
構造を有するソース・ドレイン電極３６を形成した。
【００４１】次に、上記ソース・ドレイン電極３６間の
所望の位置に、ホトレジスト膜からなるゲート電極形成
用パターン（図示せず）を形成し、当該ゲート電極形成
用パターンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合
ガスによって上記ＳｉＯ2膜３５の露出された部分をプ
ラズマエッチングして、上記アンドープＧａＡｓ膜３３
の表面を露出させ、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ積層
金属膜を周知のＥＢ蒸着法により形成した。
所望の位置に、ホトレジスト膜からなるゲート電極形成
用パターン（図示せず）を形成し、当該ゲート電極形成
用パターンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合
ガスによって上記ＳｉＯ2膜３５の露出された部分をプ
ラズマエッチングして、上記アンドープＧａＡｓ膜３３
の表面を露出させ、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ積層
金属膜を周知のＥＢ蒸着法により形成した。
【００４２】周知のリフトオフ法を用いて、上記ゲート
電極形成用パターンおよびその上に形成された上記積層
金属膜を除去して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造を有するゲート電極３７を形成し、図４に示し
た断面構造を有するＧａＡｓ・ＨＩＧＦＥＴが完成し
た。なお、最下層Ｐｔ膜の膜厚は５ｎｍとした。
電極形成用パターンおよびその上に形成された上記積層
金属膜を除去して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造を有するゲート電極３７を形成し、図４に示し
た断面構造を有するＧａＡｓ・ＨＩＧＦＥＴが完成し
た。なお、最下層Ｐｔ膜の膜厚は５ｎｍとした。
【００４３】本実施例では、ソース・ドレイン電極３６
を形成した後にゲート電極３７を形成したが、上記実施
例２と同様に、ゲート電極３７をソース・ドレイン電極
３６より先に形成しても良いことは言うまでもない。ま
た、本実施例では、ゲート電極として、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｐｔなる５層の電極を使用したが、ＭＥＳＦ
ＥＴのときと同様に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／
Ｐｔなる６層構造の電極を用いても良い。
を形成した後にゲート電極３７を形成したが、上記実施
例２と同様に、ゲート電極３７をソース・ドレイン電極
３６より先に形成しても良いことは言うまでもない。ま
た、本実施例では、ゲート電極として、Ａｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｐｔなる５層の電極を使用したが、ＭＥＳＦ
ＥＴのときと同様に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／
Ｐｔなる６層構造の電極を用いても良い。
【００４４】〈実施例４〉本発明の第４の実施例をＧａ
Ａｓ・ＨＥＭＴの断面構造を示す図５により説明する。
半絶縁性ＧａＡｓ基板３８上に、周知のＭＢＥ法を用い
て、膜厚６００ｎｍのアンドープＧａＡｓ層３９、膜厚
２０ｎｍのアンドープＩｎＧａＡｓチャネル層４０、膜
厚５ｎｍのアンドープＡｌＧａＡｓ層４１、Ｓｉをドー
パントとしてキャリア濃度が３×１０18ｃｍ~3で膜厚２
０ｎｍのＮ−ＡｌＧａＡｓ電子供給層４２、膜厚１０ｎ
ｍのアンドープＡｌＧａＡｓバリヤ層４３およびＳｉを
ドーパントとしてキャリア濃度が５×１０18ｃｍ~3で膜
厚１００ｎｍのＮ+−ＧａＡｓ層４４を順次積層して成
長させた後、周知のプラズマＣＶＤ法を用いて、厚さ５
００ｎｍのＳｉＯ2膜４５を全面に形成した。
Ａｓ・ＨＥＭＴの断面構造を示す図５により説明する。
半絶縁性ＧａＡｓ基板３８上に、周知のＭＢＥ法を用い
て、膜厚６００ｎｍのアンドープＧａＡｓ層３９、膜厚
２０ｎｍのアンドープＩｎＧａＡｓチャネル層４０、膜
厚５ｎｍのアンドープＡｌＧａＡｓ層４１、Ｓｉをドー
パントとしてキャリア濃度が３×１０18ｃｍ~3で膜厚２
０ｎｍのＮ−ＡｌＧａＡｓ電子供給層４２、膜厚１０ｎ
ｍのアンドープＡｌＧａＡｓバリヤ層４３およびＳｉを
ドーパントとしてキャリア濃度が５×１０18ｃｍ~3で膜
厚１００ｎｍのＮ+−ＧａＡｓ層４４を順次積層して成
長させた後、周知のプラズマＣＶＤ法を用いて、厚さ５
００ｎｍのＳｉＯ2膜４５を全面に形成した。
【００４５】所定の形状を有するホトレジスト膜からな
るソース・ドレイン電極形成用パターン（図示せず）を
形成した後、当該ソース・ドレイン電極形成用パターン
の有する開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガス
によりプラズマエッチングを行なって上記ＳｉＯ2膜４
５の露出された部分を除去し、上記Ｎ+−ＧａＡｓ層４
４の表面を露出させた。
るソース・ドレイン電極形成用パターン（図示せず）を
形成した後、当該ソース・ドレイン電極形成用パターン
の有する開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガス
によりプラズマエッチングを行なって上記ＳｉＯ2膜４
５の露出された部分を除去し、上記Ｎ+−ＧａＡｓ層４
４の表面を露出させた。
【００４６】次に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属
膜を周知の方法を用いて形成した後、周知のリフトオフ
法を用いて、上記ソース・ドレイン電極形成用パターン
およびその上に形成された上記積層金属膜を除去して所
定の形状に加工し、さらにＮ2雰囲気中で４００℃、５
分間のアロイ化処理を行なって、Ａｕ／Ｎｉ／Ｗ／Ａｕ
Ｇｅなる４層構造を有するソース・ドレイン電極４６を
形成した。
膜を周知の方法を用いて形成した後、周知のリフトオフ
法を用いて、上記ソース・ドレイン電極形成用パターン
およびその上に形成された上記積層金属膜を除去して所
定の形状に加工し、さらにＮ2雰囲気中で４００℃、５
分間のアロイ化処理を行なって、Ａｕ／Ｎｉ／Ｗ／Ａｕ
Ｇｅなる４層構造を有するソース・ドレイン電極４６を
形成した。
【００４７】ゲート電極形成領域に開口部を有するホト
レジスト膜からなるゲート電極形成用パターン（図示せ
ず）を形成した後、上記開口部を介して露出された上記
ＳｉＯ2膜４５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の
混合ガスを用いたプラズマエッチングによって除去し
て、上記Ｎ+−ＧａＡｓ層４４の表面を露出させ、さら
に周知の反応性イオンエッチングを行なって、上記Ｎ+
−ＧａＡｓ層４４の露出された部分を除去し、上記アン
ドープＡｌＧａＡｓバリヤ層４３の表面を露出させた。
レジスト膜からなるゲート電極形成用パターン（図示せ
ず）を形成した後、上記開口部を介して露出された上記
ＳｉＯ2膜４５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の
混合ガスを用いたプラズマエッチングによって除去し
て、上記Ｎ+−ＧａＡｓ層４４の表面を露出させ、さら
に周知の反応性イオンエッチングを行なって、上記Ｎ+
−ＧａＡｓ層４４の露出された部分を除去し、上記アン
ドープＡｌＧａＡｓバリヤ層４３の表面を露出させた。
【００４８】Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる積層金
属膜を周知のＥＢ蒸着法によって全面に形成した後、周
知のリフトオフ法を用いて、上記ゲート電極形成用パタ
ーンおよびその上に形成された上記積層金属膜を除去し
てＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造を有する
ゲート電極４７を形成し、図５に示す断面構造を有する
ＧａＡｓ・ＨＥＭＴが完成した。なお、最下層Ｐｔ層の
膜厚は５ｎｍとした。
属膜を周知のＥＢ蒸着法によって全面に形成した後、周
知のリフトオフ法を用いて、上記ゲート電極形成用パタ
ーンおよびその上に形成された上記積層金属膜を除去し
てＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造を有する
ゲート電極４７を形成し、図５に示す断面構造を有する
ＧａＡｓ・ＨＥＭＴが完成した。なお、最下層Ｐｔ層の
膜厚は５ｎｍとした。
【００４９】本実施例では、ソース・ドレイン電極４６
を形成した後にゲート電極４７を形成したが、上記実施
例２の場合と同様に、ゲート電極４７をソース・ドレイ
ン電極４６より先に形成しても良い。また本実施例で
は、ゲート電極４７にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔな
る５層電極を用いたが、上記ＭＥＳＦＥＴの場合と同様
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造
のゲート電極を用いても良い。
を形成した後にゲート電極４７を形成したが、上記実施
例２の場合と同様に、ゲート電極４７をソース・ドレイ
ン電極４６より先に形成しても良い。また本実施例で
は、ゲート電極４７にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔな
る５層電極を用いたが、上記ＭＥＳＦＥＴの場合と同様
に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造
のゲート電極を用いても良い。
【００５０】〈実施例５〉本発明の第５の実施例を、Ｇ
ａＡｓ・ＪＦＥＴの断面図を示した図６により説明す
る。半絶縁性ＧａＡｓ基板４８上に、周知のＭＢＥ法に
よって膜厚６００ｎｍのアンドープＧａＡｓ層４９、膜
厚５ｎｍのアンドープＡｌＧａＡｓ層５０、Ｓｉをドー
パントとして含みキャリア濃度が５×１０17ｃｍ~3で膜
厚５０ｎｍのＮ−ＧａＡｓチャネル層５１、膜厚２０ｎ
ｍのアンドープＡｌＧａＡｓ層５２およびＢｅをドーパ
ントとして含みキャリア濃度が４×１０19ｃｍ~3で膜厚
１００ｎｍのＰ+−ＧａＡｓ層５３を順次積層して成長
させ、さらに膜厚１００ｎｍのＳｉＯ2膜を、周知のプ
ラズマＣＶＤ法によって全面に形成した。
ａＡｓ・ＪＦＥＴの断面図を示した図６により説明す
る。半絶縁性ＧａＡｓ基板４８上に、周知のＭＢＥ法に
よって膜厚６００ｎｍのアンドープＧａＡｓ層４９、膜
厚５ｎｍのアンドープＡｌＧａＡｓ層５０、Ｓｉをドー
パントとして含みキャリア濃度が５×１０17ｃｍ~3で膜
厚５０ｎｍのＮ−ＧａＡｓチャネル層５１、膜厚２０ｎ
ｍのアンドープＡｌＧａＡｓ層５２およびＢｅをドーパ
ントとして含みキャリア濃度が４×１０19ｃｍ~3で膜厚
１００ｎｍのＰ+−ＧａＡｓ層５３を順次積層して成長
させ、さらに膜厚１００ｎｍのＳｉＯ2膜を、周知のプ
ラズマＣＶＤ法によって全面に形成した。
【００５１】上記Ｐ+−ＧａＡｓ層５３上のゲート電極
形成領域を覆うホトレジスト膜からなるメサエッチング
用パターン（図示せず）を形成した後、Ｃ2Ｆ6とＣＨＦ
3の混合ガスを用いたプラズマエッチングによって、上
記ＳｉＯ2膜の露出された部分を除去し、上記ゲート電
極形成領域以外の領域に形成された上記Ｐ+−ＧａＡｓ
層５３を露出させ、上記メサエッチング用パターンを除
去した。
形成領域を覆うホトレジスト膜からなるメサエッチング
用パターン（図示せず）を形成した後、Ｃ2Ｆ6とＣＨＦ
3の混合ガスを用いたプラズマエッチングによって、上
記ＳｉＯ2膜の露出された部分を除去し、上記ゲート電
極形成領域以外の領域に形成された上記Ｐ+−ＧａＡｓ
層５３を露出させ、上記メサエッチング用パターンを除
去した。
【００５２】上記ＳｉＯ2膜をマスクとして用い、開口
部内の上記Ｐ+−ＧａＡｓ層５３をを反応性イオンエッ
チング法によってメサエッチングして、上記アンドープ
ＡｌＧａＡｓ層５２の表面を露出させた。
部内の上記Ｐ+−ＧａＡｓ層５３をを反応性イオンエッ
チング法によってメサエッチングして、上記アンドープ
ＡｌＧａＡｓ層５２の表面を露出させた。
【００５３】次に、周知の常圧ＣＶＤ法を用いて膜厚２
０ｎｍのＳｉＯ2膜を全面に形成した後、ホトレジスト
膜をマスクとしたイオン打込み法によって、シリコンイ
オンを注入し、８００℃、２０分のアニールを行ってシ
リコンイオンを活性化して、Ｎ型オーミックコンタクト
層５４を形成した。
０ｎｍのＳｉＯ2膜を全面に形成した後、ホトレジスト
膜をマスクとしたイオン打込み法によって、シリコンイ
オンを注入し、８００℃、２０分のアニールを行ってシ
リコンイオンを活性化して、Ｎ型オーミックコンタクト
層５４を形成した。
【００５４】周知の常圧ＣＶＤ法を用いて、膜厚５００
ｎｍのＳｉＯ2膜５５を全面に形成した後、ソース・ド
レイン電極形成用のホトレジストパターンを形成した。
当該ホトレジストパターンの開口部を介して、上記Ｓｉ
Ｏ2膜５５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の混合
ガスによるプラズマエッチングによって除去して、上記
Ｎ型オーミックコンタクト層５４の表面を露出させた。
ｎｍのＳｉＯ2膜５５を全面に形成した後、ソース・ド
レイン電極形成用のホトレジストパターンを形成した。
当該ホトレジストパターンの開口部を介して、上記Ｓｉ
Ｏ2膜５５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の混合
ガスによるプラズマエッチングによって除去して、上記
Ｎ型オーミックコンタクト層５４の表面を露出させた。
【００５５】周知の方法を用いてＡｕ／Ｎｉ／Ｗ／Ａｕ
Ｇｅからなる積層金属膜を全面に形成した後、周知のリ
フトオフ法を用いて上記レジストパターンおよびその上
に形成された上記積層金属膜を除去し、さらにＮ2雰囲
気中で４００℃、５分間のアロイ化処理を行なって、上
記Ｎ型オーミックコンタクト層５４の露出された表面上
に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる５層構造のソース・
ドレイン電極５６を形成した。
Ｇｅからなる積層金属膜を全面に形成した後、周知のリ
フトオフ法を用いて上記レジストパターンおよびその上
に形成された上記積層金属膜を除去し、さらにＮ2雰囲
気中で４００℃、５分間のアロイ化処理を行なって、上
記Ｎ型オーミックコンタクト層５４の露出された表面上
に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる５層構造のソース・
ドレイン電極５６を形成した。
【００５６】次に、所定の形状を有するホトレジスト膜
からなるゲート電極形成用パターン（図示せず）をマス
クとして用いた、Ｃ2Ｆ6とＣＨＦ3の混合ガスによりプ
ラズマエッチングを行なって上記ＳｉＯ2膜５５の露出
された部分を除去し、露出された上記Ｐ+−ＧａＡｓ層
５３の上にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる積
層金属を周知のＥＢ蒸着法によって形成した。上記ゲー
ト電極形成用パターンおよびその上に形成された上記積
層金属膜を、周知のリフトオフ法によって除去して、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造を有す
るゲート電極５７を形成して、図６に示す断面構造を有
するＧａＡｓ・ＪＦＥＴが完成した。なお、最下層のＰ
ｔ膜の膜厚は５ｎｍ、第２層のＴｉ層の膜厚は１０ｎｍ
とした。
からなるゲート電極形成用パターン（図示せず）をマス
クとして用いた、Ｃ2Ｆ6とＣＨＦ3の混合ガスによりプ
ラズマエッチングを行なって上記ＳｉＯ2膜５５の露出
された部分を除去し、露出された上記Ｐ+−ＧａＡｓ層
５３の上にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる積
層金属を周知のＥＢ蒸着法によって形成した。上記ゲー
ト電極形成用パターンおよびその上に形成された上記積
層金属膜を、周知のリフトオフ法によって除去して、Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造を有す
るゲート電極５７を形成して、図６に示す断面構造を有
するＧａＡｓ・ＪＦＥＴが完成した。なお、最下層のＰ
ｔ膜の膜厚は５ｎｍ、第２層のＴｉ層の膜厚は１０ｎｍ
とした。
【００５７】本実施例では、ソース・ドレイン電極５６
を形成した後にゲート電極５７を形成したが、上記実施
例２と同様に、ゲート電極５７を先に形成しても良い。
また、本実施例では、ゲート電極としてＡｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造電極を用いたが、上
記実施例２と同様にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造電極を用いても良い。上記各実施例では、高融
点金属としてＭｏを用いた場合を示したが、その他、Ｎ
ｂ、Ｗ、Ｔａ、Ｖ、Ｚｒ若しくはＨｆを用いても、同様
な効果が得られた。
を形成した後にゲート電極５７を形成したが、上記実施
例２と同様に、ゲート電極５７を先に形成しても良い。
また、本実施例では、ゲート電極としてＡｕ／Ｐｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造電極を用いたが、上
記実施例２と同様にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる
５層構造電極を用いても良い。上記各実施例では、高融
点金属としてＭｏを用いた場合を示したが、その他、Ｎ
ｂ、Ｗ、Ｔａ、Ｖ、Ｚｒ若しくはＨｆを用いても、同様
な効果が得られた。
【００５８】また、上記各実施例では、基板と接する第
１の高融点金属層としてＰｔ層を用いた場合を示した
が、Ｐｔ層の代わりに化合物半導体基板を構成する元素
とＰｔの金属間化合物層あるいはＰｔとＴｉの合金層を
用いても良く、上記第１の高融点金属層と第２の高融点
金属層の間に介在して設けられる第５の高融点金属層と
しては、Ｔｉ層のみではなく、基板である化合物半導体
を構成する元素の金属間化合物層またはＰｔとＴｉの合
金層を用いてもよい。
１の高融点金属層としてＰｔ層を用いた場合を示した
が、Ｐｔ層の代わりに化合物半導体基板を構成する元素
とＰｔの金属間化合物層あるいはＰｔとＴｉの合金層を
用いても良く、上記第１の高融点金属層と第２の高融点
金属層の間に介在して設けられる第５の高融点金属層と
しては、Ｔｉ層のみではなく、基板である化合物半導体
を構成する元素の金属間化合物層またはＰｔとＴｉの合
金層を用いてもよい。
【００５９】
【発明の効果】本発明によれば、化合物半導体に対して
良好なオーミック特性、およびショットキー特性を有す
る電極を有する化合物半導体装置を、再現性良く得るこ
とができる。
良好なオーミック特性、およびショットキー特性を有す
る電極を有する化合物半導体装置を、再現性良く得るこ
とができる。
【図１】本発明と従来の電極における熱処理温度とコン
タクト抵抗の関係を示す図、
タクト抵抗の関係を示す図、
【図２】本発明の実施例１を示す断面図、
【図３】本発明の実施例２を示す断面図、
【図４】本発明の実施例３を示す断面図、
【図５】本発明の実施例４を示す断面図、
【図６】本発明の実施例５を示す断面図。
１０……半絶縁性ＩｎＰ基板、 １１……Ｎ+−ＩｎＧ
ａＡｓサブコレクタ層、１２……アンドープＩｎＧａＡ
ｓコレクタ層、 １３……Ｐ+−ＩｎＧａＡｓベース
層、 １４……アンドープＩｎＧａＡｓスペーサ層、
１５……Ｎ−ＩｎＧａＡｓエミッタ層、 １６……アン
ドープＩｎＧａＡｓスペーサ層、 １７……Ｎ+−Ｉｎ
ＧａＡｓコンタクト層、 １８……ＷＳｉエミッタ電
極、 １９……ＳｉＯ2サイドウォール、 ２０……Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔベース電極、 ２１
……ＡｕＧｅ系コレクタ電極、 ２２……半絶縁性Ｇａ
Ａｓ基板、２３……第１能動層、 ２４……第２能動
層、 ２５……ＳｉＯ2膜、 ２６……ＡｕＧｅ系ソー
ス・ドレイン電極、 ２７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ
／Ｔｉ／Ｐｔゲート電極、 ２８……半絶縁性ＧａＡｓ
基板、 ２９……アンドープＧａＡｓ層、 ３０……Ｐ
−ＡｌＧａＡｓ層、 ３１……Ｎ−ＧａＡｓチャネル
層、３２……アンドープＡｌＧａＡｓ層、 ３３……ア
ンドープＧａＡｓ層、３４……Ｎ+−ＧａＡｓ層、３５
……ＳｉＯ2膜、 ３６……ＡｕＧｅ系ソース・ドレイ
ン電極、 ３７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲー
ト電極 ３８……半絶縁性ＧａＡｓ基板、 ３９……アンドープ
ＧａＡｓ層、 ４０……アンドープＩｎＧａＡｓチャネ
ル層、４１……アンドープＡｌＧａＡｓ層、４２……Ｎ
−ＡｌＧａＡｓ電子供給層、 ４３……アンドープＡｌ
ＧａＡｓバリヤ層、４４……Ｎ+−ＧａＡｓ層、 ４５
……ＳｉＯ2膜、 ４６……ＡｕＧｅ系ソース・ドレイ
ン電極、 ４７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲー
ト電極 ４８……半絶縁性ＧａＡｓ基板、 ４９……アンドープ
ＧａＡｓ層、 ５０……アンドープＡｌＧａＡｓ層、
５１……Ｎ−ＧａＡｓチャネル層、 ５２……アンドー
プＡｌＧａＡｓ層、 ５３……Ｐ+−ＧａＡｓ層、 ５
４……Ｎ型オーミックコンタクト層、 ５５……ＳｉＯ
2膜、 ５６……ＡｕＧｅ系ソース・ドレイン電極、
５７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電
極。
ａＡｓサブコレクタ層、１２……アンドープＩｎＧａＡ
ｓコレクタ層、 １３……Ｐ+−ＩｎＧａＡｓベース
層、 １４……アンドープＩｎＧａＡｓスペーサ層、
１５……Ｎ−ＩｎＧａＡｓエミッタ層、 １６……アン
ドープＩｎＧａＡｓスペーサ層、 １７……Ｎ+−Ｉｎ
ＧａＡｓコンタクト層、 １８……ＷＳｉエミッタ電
極、 １９……ＳｉＯ2サイドウォール、 ２０……Ａ
ｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔベース電極、 ２１
……ＡｕＧｅ系コレクタ電極、 ２２……半絶縁性Ｇａ
Ａｓ基板、２３……第１能動層、 ２４……第２能動
層、 ２５……ＳｉＯ2膜、 ２６……ＡｕＧｅ系ソー
ス・ドレイン電極、 ２７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ
／Ｔｉ／Ｐｔゲート電極、 ２８……半絶縁性ＧａＡｓ
基板、 ２９……アンドープＧａＡｓ層、 ３０……Ｐ
−ＡｌＧａＡｓ層、 ３１……Ｎ−ＧａＡｓチャネル
層、３２……アンドープＡｌＧａＡｓ層、 ３３……ア
ンドープＧａＡｓ層、３４……Ｎ+−ＧａＡｓ層、３５
……ＳｉＯ2膜、 ３６……ＡｕＧｅ系ソース・ドレイ
ン電極、 ３７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲー
ト電極 ３８……半絶縁性ＧａＡｓ基板、 ３９……アンドープ
ＧａＡｓ層、 ４０……アンドープＩｎＧａＡｓチャネ
ル層、４１……アンドープＡｌＧａＡｓ層、４２……Ｎ
−ＡｌＧａＡｓ電子供給層、 ４３……アンドープＡｌ
ＧａＡｓバリヤ層、４４……Ｎ+−ＧａＡｓ層、 ４５
……ＳｉＯ2膜、 ４６……ＡｕＧｅ系ソース・ドレイ
ン電極、 ４７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲー
ト電極 ４８……半絶縁性ＧａＡｓ基板、 ４９……アンドープ
ＧａＡｓ層、 ５０……アンドープＡｌＧａＡｓ層、
５１……Ｎ−ＧａＡｓチャネル層、 ５２……アンドー
プＡｌＧａＡｓ層、 ５３……Ｐ+−ＧａＡｓ層、 ５
４……Ｎ型オーミックコンタクト層、 ５５……ＳｉＯ
2膜、 ５６……ＡｕＧｅ系ソース・ドレイン電極、
５７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電
極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72
Claims (26)
- 【請求項１】化合物半導体基板上に順次積層して形成さ
れた、上記化合物半導体基板とオーミック接続する所定
の形状を有する第１の高融点金属層、第２の高融点金属
層、第３の高融点金属層、第４の高融点金属層および低
抵抗導電体層からなる電極を具備し、上記第２の高融点
金属層は、上記第３の高融点金属層を構成する成分の上
記半導体基板への拡散を防止する機能を有していること
を特徴とする化合物半導体装置。 - 【請求項２】上記第１の高融点金属層と上記第２の高融
点金属層の間には、第５の高融点金属層が設けられてい
ることを特徴とする請求項１に記載の化合物半導体装
置。 - 【請求項３】上記半導体基板の導電型はｐ型であること
を特徴とする請求項１若しくは２に記載の化合物半導体
装置。 - 【請求項４】化合物半導体基板上に順次積層して形成さ
れた、上記化合物半導体基板とショットキ接続する所定
の形状を有する第１の高融点金属層、第２の高融点金属
層、第３の高融点金属層、第４の高融点金属層および低
抵抗導体層からなる電極を具備し、上記第２の高融点金
属層は、上記第３の高融点金属層を構成する成分の上記
半導体基板への拡散を防止する機能を有していることを
特徴とする化合物半導体装置。 - 【請求項５】上記第１の高融点金属層と上記第２の高融
点金属層の間には、第５の高融点金属層が設けられてい
ることを特徴とする請求項４に記載の化合物半導体装
置。 - 【請求項６】上記化合物半導体基板の導電型はＮ型もし
くはアンドープであることを特徴とする請求項４若しく
は５に記載の化合物半導体装置。 - 【請求項７】上記第１の高融点金属層はＰｔ、上記化合
物半導体を構成する元素とＰｔの金属間化合物およびＰ
ｔとＴｉの合金からなる群から選択された材料からなる
膜であることを特徴とする請求項１から６のいずれか一
に記載の化合物半導体装置。 - 【請求項８】上記第２の高融点金属層は、Ｍｏ、Ｎｂ、
Ｗ、Ｔａ、Ｖ、ＺｒおよびＨｆからなる群から選択され
た材料からなる膜であることを特徴とする請求項１から
７のいずれか一に記載の化合物半導体装置。 - 【請求項９】上記第３の高融点金属層は、Ｔｉからなる
膜であることを特徴とする請求項１から８のいずれか一
に記載の化合物半導体装置。 - 【請求項１０】上記第４の高融点金属層は、Ｐｔからな
る膜であることを特徴とする請求項１から９のいずれか
一に記載の化合物半導体装置。 - 【請求項１１】上記第５の高融点金属層はＴｉ、上記化
合物半導体を構成する元素とＴｉの金属間化合物および
ＰｔとＴｉの合金からなる群から選択された材料からな
る膜であることを特徴とする請求項３若しくは７に記載
の化合物半導体装置。 - 【請求項１２】上記電極は電界効果型トランジスタのゲ
ート電極であることを特徴とする請求項４から１１のい
ずれか一に記載の化合物半導体装置。 - 【請求項１３】上記電極はバイポーラトランジスタのベ
ース電極であることを特徴とする請求項１から３および
７から１１のいずれか一に記載の化合物半導体装置。 - 【請求項１４】上記第１の高融点金属層の膜厚は１ｎｍ
〜３０ｎｍであることを特徴とする請求項１から１３の
いずれか一に記載の化合物半導体装置。 - 【請求項１５】上記第２の高融点金属層の膜厚は１０ｍ
〜１００ｎｍであることを特徴とする請求項１から１４
のいずれか一に記載の化合物半導体装置。 - 【請求項１６】上記第３若しくは第５の高融点金属層の
膜厚は１０ｍ〜２００ｎｍであることを特徴とする請求
項１から１５のいずれか一に記載の化合物半導体装置。 - 【請求項１７】上記第４の高融点金属層の膜厚は１０ｍ
〜２００ｎｍであることを特徴とする請求項１から１６
のいずれか一に記載の化合物半導体装置。 - 【請求項１８】上記低抵抗金属膜は、Ａｕ、Ａｌ、Ｗお
よびＭｏからなる群れから選ばれた材料からなる膜であ
ることを特徴とする請求項１から１７のいずれか一に記
載の化合物半導体装置。 - 【請求項１９】化合物半導体基板上に順次積層して形成
された第１導電型を有する低抵抗の化合物半導体層から
なるサブコレクタ層、高抵抗の化合物半導体層からなる
コレクタ層、上記第１導電型とは逆の第２導電型を有す
る化合物半導体層からなるベース層、上記第１導電型を
有する化合物半導体層からなるエミッタ層、低抵抗導電
体層からなるエミッタ電極および上記ベース層の露出さ
れた表面上に形成されたベース電極を少なくとも具備
し、上記ベース電極は、上記ベース層の露出された表面
上に順次積層して形成された、上記ベース層とオーミッ
ク接続する第１の高融点金属層、第２の高融点金属層、
第３の高融点金属層、第４の高融点金属層および低抵抗
導電体層からなる電極を具備し、かつ、上記第２の高融
点金属層は、上記第３の高融点金属層を構成する成分の
上記ベース層への拡散を防止する機能を有していること
を特徴とする化合物半導体装置。 - 【請求項２０】上記第１高融点金属層と上記第２高融点
金属層の間には、第５の高融点金属層が設けられている
ことを特徴とする請求項１９に記載の化合物半導体装
置。 - 【請求項２１】化合物半導体基板上に順次積層して形成
された、上記化合物半導体との化合物からなる当該化合
物半導体基板とのオーミック接触層、第１の高融点金属
層、第２の高融点金属層および導電体層を少なくとも含
むオーミック電極を具備していることを特徴とする化合
物半導体装置。 - 【請求項２２】化合物半導体基板上に順次積層して形成
された、当該化合物半導体基板との化合物からなる２種
以上のオーミック接続用元素を含む上記化合物半導体基
板とのオーミック接触層、第１の高融点金属層、第２の
高融点金属層および導電体層を少なくとも含むオーミッ
ク電極を具備していることを特徴とする化合物半導体装
置。 - 【請求項２３】化合物半導体基板の第１の領域上に、当
該第１の領域との間にオーミック接続若しくはショット
キー接続を形成する材料からなる第１の高融点金属膜、
第２の高融点金属膜、第３の高融点金属膜、第４の高融
点金属膜および低抵抗導電体膜を順次積層して金属積層
膜を形成する工程と、当該金属積層膜の不要部分を除去
して第１の電極を形成する工程と、３００℃より高い温
度で熱処理する工程を少なくとも含み、上記第２の高融
点金属膜は上記第３の高融点金属膜を構成する成分の上
記化合物半導体基板内への拡散を防止する機能を有して
いるとを特徴とする化合物半導体装置の製造方法。 - 【請求項２４】上記第１の電極を形成した後、上記半導
体基板の第２の領域上に第２の電極を形成する工程を含
み、上記熱処理する工程は、上記第２の電極を形成した
後に行なわれることを特徴とする請求項２３に記載の化
合物半導体装置の製造方法。 - 【請求項２５】上記第１および第２の電極は、それぞれ
電界効果トランジスタのゲート電極およびソース・ドレ
イン電極であることを特徴とする請求項２４に記載の化
合物半導体装置の製造方法。 - 【請求項２６】上記第１および第２の電極は、それぞれ
バイポーラトランジスタのベース電極およびコレクタ電
極であることを特徴とする請求項２４に記載の化合物半
導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|---|
| DE10261364A1 (de) * | 2002-12-30 | 2004-08-19 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer temperbarer Mehrschichtkontaktbeschichtung, insbesondere einer temperbaren Mehrschichtkontaktmetallisierung |
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