JP3857609B2 - 化合物半導体装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、化合物半導体装置の製造方法に関し、詳しくは、良好なショットキー電極を具備した化合物半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、Au/Pt/Ti/Ptという4層構造(Au膜、Pt膜、Ti膜およびPt膜が、Au膜を最上部、Pt膜を最下部にして積層された構造を表わし、各膜の種類が異なっても同様に表わす)を有する電極をP型オーミック電極として、これをキャリア濃度が5×19cm-3と高く、膜厚が50nmという薄いP型導電層(P−AlGaAs層)上に設ける方法が、1993年7月電子情報通信学会、信学技報(p111)に記載されている。この方法は、AlGaAs/GaAs・HBT(Heterojunction Bipolar Transistor)の性能を向上させるために、P型ベース層を薄層化することを目的として、これに対するP型オーミック電極として上記Au/Pt/Ti/Ptという4層構造の電極を用いたものであり、これによって、低いコンタクト抵抗が得られ、350℃の熱処理を行なってもコンタクト抵抗の劣化が起こらないと記載されている。
【0003】
また、Au/Pt/Ti/Ptという4層構造電極を、InAlAs/InGaAs・HEMTのショットキーゲート電極として用いる方法が、1991年秋季、第52回応用物理学会学術講演会、講演予稿集10a−H−3(P1192)に記載されている。この方法によれば、PtはInGaAsに対して高いショットキー障壁高さ(0.82V)を有しており、上記電極を用いたHEMTを350℃の熱処理によるしきい値電圧の変動を調べたところ、約0.15V変動した後は安定なままであったと記載されている。
【0004】
【発明が解決しようとする課題】
上記Au/Pt/Ti/Ptという4層構造の電極の最下層であるTi層は、熱処理によってGaAsと反応して、PtAs2、PtGaなどの金属間化合物が生ずる。上記PtAsは、N型GaAsに対して良好なショットキー特性を示し、P型に対しては、ショットキー障壁が低下して良好なオーミック接合が得られる。
【0005】
しかし、Tiも熱処理によってGaAsと反応して同様に金属間化合物を形成するので、400℃以上の熱処理によって第2層のTi層からのTiが、第1層である上記Pt層による金属化合物層およびこの金属化合物層よりも深い位置にTiAs、TiGaなどの層を形成し、その結果としてPtAs2層が破壊されてオーミック特性およびショットキー特性が劣化してしまう。
【0006】
すなわち、上記Au/Pt/Ti/Ptという4層構造の電極を、例えばBeをドーパントとして含み、キャリア濃度4×1019cm-3、膜厚100nmのP型InGaAs層に対するオーミック電極として用いると、最下層であるPt膜の膜厚が5nmの場合には、図1の特性線101で示すように、300℃以上の熱処理でコンタクト抵抗の増大が始まり、400℃では、TLM測定によるI−V特性が非線形になるほど、増大が顕著になるという問題が生じた。また、上記P型導電層として、上記InGaAs層に代えてAlGaAs層を用いた場合も、同様に、400℃以上でコンタクト抵抗が著しく増大してしまうという問題が生じた。
【0007】
さらに、上記Au/Pt/Ti/Pt4層構造の電極を、N型GaAs基板を用いたダイオードのショットキー電極として用いた場合は、300℃から400℃の熱処理では、ショットキー障壁高さφBnは、0.85〜0.87Vと高い値を示し、n値も、理想的な場合の値である1に近い1.05〜1.1となり、良好なショットキー特性を示した。しかし、熱処理温度が400℃以上になると、ショットキー障壁高さφBnは0.42〜0.50Vと低くなり、n値も2.0以上になって、ショットキー特性の著しい劣化が認められ、電極表面も荒れるという問題が生じた。
【0008】
そのため、400℃以上の熱処理を行なっても、コンタクト抵抗の増大が少ない安定したオーミック電極、およびショットキー特性が劣化しないショットキー電極を形成することは困難であり、GaAs、AlGaAs等の化合物半導体を用いた高速の高周波素子を、良好な再現性で作製する障害になっていた。
【0009】
本発明の目的は、上記従来技術の有する問題を解決し、400℃以上のプロセスを経ても、コンタクト抵抗およびショットキー特性が劣化しない電極を有する化合物半導体装置およびその製造方法を提供することである。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明は、上記半導体基板とオーミック接合またはショットキー接合を形成する第1層(例えばPt層)の上にバリヤメタル層として高融点金属からなる第2層(例えばMo層)を形成して、当該第2層の上に形成された第3層を構成する成分(例えばTi)が、上記第1層を介して上記化合物半導体基板へ拡散するのを防止するものである。
上記第2層である高融点金属層としては、Nb、Mo、W、Ta、V、Zr、Hfなどの膜を用いることができる。
また、上記第1層であるPt層と上記高融点金属層の間に、薄いTi層を介在させてもよい。このTi層の膜厚が十分小さい(1〜30nm)ならば、とくに問題は生じない。
【0011】
【作用】
本発明者の検討によれば、上記従来の電極における上記劣化の原因は、最下層であるPt層からのPtの拡散にあるのではなく、上記のように、その上層であるTi層にあることが明らかになった。Ti層は、従来からAu/Pt/Tiという構造で、GaAs MESFETなどのショットキーゲート電極として用いられているが、この電極は、熱処理温度の変化によってしきい値が変動する。これは、熱処理の温度が異なると、GaAsなどの基板内部へTiが拡散する深さが変わるためである。
【0012】
したがって、上記Ti層の下に薄いPt層を介在させた上記従来のAu/Pt/Ti/Pt電極の場合でも、400℃以上の熱処理を行なうと、第2層である厚いTi層からのTiが、第1層である薄いPt層を通過して基板内部へ拡散してしまい、その結果、基板と電極間との接合が劣化して、コンタクト抵抗が高くなり、さらに、ショットキ接合の場合は、ショットキー特性が劣化してしまったものと考えられる。
【0013】
しかし、最下層であるPt層とその上に設けられたTi層の間に、高融点金属であるMo層を挿入して形成された、Au/Pt/Ti/Mo/Ptという5層構造の電極を、P型InGaAs層上のオーミック電極として設け、熱処理によるコンタクト抵抗の変化を、TLM測定によって調べた。このときのP型InGaAs層は、図1に示した特性を得るときに用いられたものと同様に、ドーパントはBe、キャリア濃度は4×1019cm-3、膜厚は100nmとした。また、Mo層の膜厚は30nm、最下層のPt層の膜厚は5nmとした。
【0014】
得られた結果を図1の特性線102に示した。従来の電極を用いた場合は、図1の特性線101から明らかなように、温度が400℃以上になると、コンタクト抵抗は急激に大きくなってしまったが、Au/Pt/Ti/Mo/Pt電極の場合は、特性線102に示したように、450℃の熱処理温度を行なっても、コンタクト抵抗は約8×10-7Ωcm2であり、上記従来の電極を用いた場合よりはるかに低い値が得られた。
【0015】
Au/Pt/Ti/Mo/Pt電極の場合にコンタクト抵抗の増大が極めて小さかったのは、TiがMo層によって阻止されて、第1層であるPt層へのTiの熱処理による拡散がほとんどなく、基板と電極の間の接合の劣化が生じなかったためと考えられる。
すなわち、MoとTiは約1600℃以上の温度で全率固溶体を形成するが、それ以下の温度では、両者ともほとんど反応せずに安定した状態にあると考えられる。したがって、Ti層とPt層の間に介在して形成されたMo層は、非常に有効なバリヤ層として作用し、Pt層へのTiの拡散が効果的に防止され、その結果、第1層であるPt層はTiによる影響を受けることなしにGaAsと反応してPtAs2ga形成され、良好なオーミック特性が得られたものと考えられる。
【0016】
しかし、図1の特性線101および102から明らかなように、上記熱処理前におけるコンタクト抵抗の絶対値は従来電極の方が低かった。これは、Pt2Ga3など、Ga組成が高く、抵抗が大きい金属間化合物層が基板との間に形成されたためと考えられる。
両者の抵抗値の差を減少させるため、最下層であるPt層とその上層であるMoとの間に、薄いTi層を介在させて、Au/Pt/Ti/Mo/Ti/Ptという6層構造の電極を上記基板上に形成して、同様の測定を行なった。このときの追加されたTi層の膜厚は5nmでり、その他の金属層の膜厚は上記5層構造電極と同じにした。
【0017】
得られた結果を図1の特性線103に示した。特性線103から明らかなように、Au/Pt/Ti/Mo/Ti/Ptという6層構造の電極とすることによって、熱処理前におけるコンタクト抵抗の増大は効果的に防止され、上記従来の電極とほぼ同じ抵抗値であった。しかも、熱処理を行なっても、コンタクト抵抗の増加は僅かで、安定したコンタクト抵抗を示し、例えば450℃の熱処理後のコンタクト抵抗は約6×10-7Ωcm2であり、上記5層構造の電極よりも低かった。
【0018】
上記のように、Au/Pt/Ti/Mo/Ptという5層構造の電極は、450℃の熱処理後のコンタクト抵抗の値が、従来の4層構造の電極の場合と比較して約1/20であり、十分に実用に供することができる。
この5層構造の電極は、コンタクト抵抗の絶対値が、従来構造の電極よりやや大きいが、Au/Pt/Ti/Mo/Ti/Ptという6層構造の電極は、高温の熱処理におけるコンタクト抵抗の増加が従来の電極よりはるかに少なく、しかも、コンタクト抵抗の絶対値も上記5層構造の電極より低く、上記従来構造の電極とほとんど同じであり、オーミック電極として極めてすぐれていた。これは、Mo層とPt層の間に薄いTi層を介在させると、基板からのGaがPt層を通ってTi層へ入り(GaはAsより金属膜への拡散速度が大きい)、PtGa、Pt3GaなどGa量が少ない、低抵抗の金属間化合物層が形成されて抵抗が低下し、さらにコンタクト抵抗も低下したためと考えられる。
【0019】
さらに、本発明の上記2種類の電極を、N型GaAs基板を用いたダイオードのショットキー電極として用いた場合には、両者とも従来電極の場合と同様に300℃〜400℃の熱処理では、ショットキー障壁高さφBnは0.82〜0.86Vと高く、n値も1.07〜1.12と安定した良好なショットキー特性を示した。しかも、430℃、30分間の熱処理を行なった後においても、ショットキー障壁高さφBnは0.8V〜0.84Vという高い値を示し、n値も1.14〜1.21と良好なままであった。このことからAu/Pt/Ti/Mo/Ti/Pt6層構造電極、およびAu/Pt/Ti/Mo/Pt5層構造電極は、良好なショットキー電極としても使用できることが確認された。
【0020】
【実施例】
<実施例1>
本発明をInGaAs/InP・HBTに適用した第1の実施例を、図2を用いて説明する。
周知のMBE法を用いて、半絶縁性InP基板10上に、Siをドーパントとして含むキャリア濃度5×1019cm-3、膜厚600nmのN+−InGaAs層からなるサブコレクタ層11、膜厚300nmのアンドープInGaAs層からなるコレクタ層12、Beをドーパントとして含むキャリア濃度4×1019cm-3、膜厚50nmのP+−InGaAs層からなるベース層13、膜厚150nmのアンドープInGaAs層からなるスペーサ層14、Siをドーパントとして含むキャリア濃度3×1017cm-3、膜厚100nmのN−InGaAs層からなるエミッタ層15、膜厚100nmのアンドープInGaAsからなるスペーサ層16およびSiをドーパントとして含むキャリア濃度5×1019cm-3、膜厚150nmのN+−InGaAs層からなるコンタクト層17を順次成長させ、N+−InGaAsコンタクト層17上の所望の位置にWSiからなるエミッタ電極18を形成した。
【0021】
次に、上記エミッタ電極18をマスクにして、燐酸、H2O2およびH2Oの混合液をエッチ液として用いたウエットエッチングを行なって、P+−InGaAs層からなるベース層13の表面を露出させた。
【0022】
周知のプラズマCVD法を用いて、厚さ200nmのSiO2膜を全面に形成した後、周知のホトリソグラフィ技術を用いて、所定の形状を有するレジストパターン(図示せず)を形成し、当該レジストパターンの開口部を介して、C2F6とCHF3の混合ガスをエッチングガスとして用いたプラズマエッチングを行ない、ベース電極形成領域に形成されていたP+−InGaAs層からなるベース層13の表面を露出させた。この際、上記エミッタ電極18などの側面上に、上記SiO2膜からなるサイドウォール19が形成された。
【0023】
周知のEB蒸着法を用いて、膜厚5nmのPt膜、膜厚5nmのTi膜、膜厚30nmのMo膜、膜厚50nmのTi膜、膜厚50nmのPt膜および膜厚200nmのAu膜を順次積層して全面に形成した後、周知のリフトオフ法を用いて不要部分を除去し、Au/Pt/Ti/Mo/Ti/Ptという6層構造を有するベース電極20を形成した。
【0024】
周知のホトリソグラフィ技術を用いて、所望の形状を有するホトレジストマスク(図示せず)を形成し、燐酸とH2O2とH2Oの混合液を用いたウエットエッチングを行ない、N+−InGaAsサブコレクタ層11の表面を露出させた。
周知のプラズマCVD法を用いて、膜厚200nmのSiO2膜を全面に形成した後、ホトリソグラフイとC2F6とCHF3の混合ガスによるプラズマエッチングによる周知の選択エッチングを行なって、コレクタ電極形成領域のN+−InGaAsサブコレクタ層11の表面を露出させた。
【0025】
周知のEB蒸着法を用いて、膜厚60nmのAuGe膜、膜厚10nmのW膜、膜厚10nmのNi膜および膜厚200nmのAu膜を順次積層して全面に形成した後、周知のリフトオフ法を用いて不要部分を除去し、さらにN2雰囲気中で400℃、5分間の熱処理を行なってアロイ化させて、Au/Ni/W/AuGeなる4層構造を有するコレクタ電極21を形成し、InGaAs/InP HBTが完成した。
【0026】
本実施例においては、コレクタ電極21を形成する際に、アロイ化のために400℃、5分間の熱処理を行なっているが、この熱処理を行なった後のベース電極20のコンタクト抵抗は、5.4×10-7Ωcm2で非常に良好なオーミック特性を示した。さらにN2雰囲気中で430℃、60分間の熱処理を加えた場合でも、ベース電極20のコンタクト抵抗は6.3×10-7Ωcm2と良好なオーミック特性を示し、ベース・コレクタ間の耐圧も−5.2Vで熱処理前とほぼ同等の値を示した。これにより、本実施例において形成されたAu/Pt/Ti/Mo/Ti/Pt電極は、熱処理によって劣化されない、高い耐熱性をもったP型オーミック電極であることが確認された。
【0027】
本実施例では、ベース電極にAu/Pt/Ti/Mo/Ti/Ptなる6層構造の電極を用いた場合を示したが、Au/Pt/Ti/Mo/Ptなる5層構造の電極の場合も、従来の電極より優れた耐熱性を有しており、実用に供することのできることが確認された。
【0028】
<実施例2>
本発明をGaAs・MESFETに適用した第2の実施例を、図3を用いて説明する。
まず、図3に示したように、ホトレジスト膜をマスクとする周知のイオン打込み法を用いて、半絶縁性GaAs基板22の所定部分にシリコンイオンを浅く注入した後、さらに深く注入して、800℃、20分程度のアニールを行って活性化し、第1能動層23および第2能動層24を形成した。
【0029】
周知の常圧CVD法を用いて厚さ50nmのSiO2膜25を全面に形成した後、上記基板22上の所望の位置にホトレジストからなるソース・ドレイン電極形成用パターン(図示せず)を形成し、C2F6とCHF3の混合ガスをエッチングガスとして用いるプラズマエッチングを行なって上記SiO2膜25の所定部分を除去して基板22の表面を露出させた。
【0030】
周知のEB蒸着法を用いて、AuGe膜、W膜、Ni膜およびAu膜を順次全面に積層して形成し、周知のリフトオフ法によって不要部分を除去し、さらにN2雰囲気中で400℃、5分間の熱処理を行なってアロイ化させて、AuGe/W/Ni/Auなる4層構造のソース・ドレイン電極26を形成した。
【0031】
次に、上記ソース・ドレイン電極26間の所望の位置に、所定の形状を有するホトレジスト膜からなるゲート電極形成用パターン(図示せず)を形成し、このゲート電極形成用パターンの開口部によって露出された上記SiO2膜25を、C2F6とCHF3の混合ガスを用いてプラズマエッチングして、上記第1能動層23の表面を露出させた。
【0032】
上記第1能動層23の露出された表面上に、Au/Pt/Ti/Mo/Pt金属積層膜を、周知のEB蒸着法によって形成した後、周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成されていた上記金属積層膜を除去し、Au/Pt/Ti/Mo/Ptなる5層構造のゲート電極27を形成して、図3に示す構造を有するGaAs・MESFETが完成した。なお、上記ゲート電極27の最下層のPt膜の膜厚は10nmとした。
【0033】
本実施例によって形成されたMESFETのショットキー特性は、ショットキー障壁高さφBnは0.84Vと高く、n値も1.06と非常に良好な特性を示した。また、本実施例では、ソース・ドレイン電極26を形成した後に、ゲート電極27を形成した。この場合、ソース・ドレイン電極26を形成する際に行なわれる400℃程度の熱処理は、ゲート電極形成後には行なわれない。
しかし、ゲート長が0.5μm以下の非常に短いゲート電極を形成する場合は、ソース・ドレイン電極が先に形成されていると、ホトレジスト膜からなる上記ゲート電極形成用パターンを形成する際に、ソース・ドレイン電極からの乱反射によるハレーション等によって、ゲート電極形成用パターンの寸法が変わり、ゲート電極の寸法が変わってしまう欠点があった。
【0034】
このような欠点を除去するには、ゲート電極をソース・ドレイン電極よりも先に形成することが有効であるが、従来の電極を用いた場合は、耐熱性が高くないため、このように形成の順序を変更することができなかった。しかし、本発明では、電極の耐熱性がすぐれているため、上記のように工程の順序を変更しても問題はなく、ゲート電極の寸法が変わってしまう恐れはない。
【0035】
本実施例では、ゲート電極として、Au/Pt/Ti/Mo/Ptという5層電極を用いたが、Mo膜と最下層のPt膜の間にさらにTi膜を挿入して、Au/Pt/Ti/Mo/Ti/Ptという6層電極を用いても良いことは言うまでもない。
【0036】
<実施例3>
本発明の第3の実施例を、GaAs・HIGFETの断面構造を示す図4を用いて説明する。
半絶縁性GaAs基板28上に、周知のMBE法を用いて、膜厚300nmのアンドープGaAs層29、Beをドーパントとしてキャリア濃度が3×1016cm-3で膜厚300nmのP−AlGaAs層30、Siをドーパントとしてキャリア濃度が3×1018cm-3で膜厚20nmのN−GaAs層チャネル層31、膜厚10nmのアンドープAlGaAs層32、膜厚15nmのアンドープGaAs層33を順次成長させた後、プラズマCVD法により厚さ100nmのSiO2膜を全面に形成した。
【0037】
次に、上記アンドープGaAs層33上の所望の位置に、ホトレジスト膜からなるN+層選択成長用パターンを形成した。
上記N+層選択成長用パターンの開口部を介して、C2F6とCHF3の混合ガスを用いたプラズマエッチングを行なって、N+層選択成長領域のアンドープGaAs層33の表面を露出させ、さらに燐酸、H2O2およびH2Oの混合液を用いてウエットエッチングを行ない、上記N−GaAs層チャネル層31の表面を露出させた。
【0038】
上記N−GaAs層チャネル層31の露出された表面上に、周知のMOCVD法によって、N+−GaAs層34を選択成長させた。この際、ドーパントとしてはSiを用い、キャリア濃度は3×1018cm-3、膜厚は400nmとし、基板温度は550℃とした。
【0039】
次に、周知の常圧CVD法によって、厚さ50nmのSiO2膜35を全面に形成した後、所定の開口部を有するホトレジスト膜からなるソース・ドレイン電極形成用パターン(図示せず)を形成した。
上記ソース・ドレイン電極形成用パターンの有する上記開口部を介して、C2F6とCHF3の混合ガスによって上記SiO2膜35をプラズマエッチングして上記N+−GaAs層34の表面を露出させた。
【0040】
Au/Ni/W/AuGe積層金属膜を基板全面に形成した後、周知のリフトオフ法を用いて、上記ソース・ドレイン電極形成用パターンおよびその上に形成された上記積層金属膜を除去して所定の形状に加工し、さらにN2雰囲気中で400℃、5分間のアロイ化処理を行なって、Au/Ni/W/AuGeという4層構造を有するソース・ドレイン電極36を形成した。
【0041】
次に、上記ソース・ドレイン電極36間の所望の位置に、ホトレジスト膜からなるゲート電極形成用パターン(図示せず)を形成し、当該ゲート電極形成用パターンの開口部を介して、C2F6とCHF3の混合ガスによって上記SiO2膜35の露出された部分をプラズマエッチングして、上記アンドープGaAs膜33の表面を露出させ、Au/Pt/Ti/Mo/Pt積層金属膜を周知のEB蒸着法により形成した。
【0042】
周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を除去して、Au/Pt/Ti/Mo/Ptなる5層構造を有するゲート電極37を形成し、図4に示した断面構造を有するGaAs・HIGFETが完成した。なお、最下層Pt膜の膜厚は5nmとした。
【0043】
本実施例では、ソース・ドレイン電極36を形成した後にゲート電極37を形成したが、上記実施例2と同様に、ゲート電極37をソース・ドレイン電極36より先に形成しても良いことは言うまでもない。
また、本実施例では、ゲート電極として、Au/Pt/Ti/Mo/Ptなる5層の電極を使用したが、MESFETのときと同様に、Au/Pt/Ti/Mo/Ti/Ptなる6層構造の電極を用いても良い。
【0044】
<実施例4>
本発明の第4の実施例をGaAs・HEMTの断面構造を示す図5により説明する。
半絶縁性GaAs基板38上に、周知のMBE法を用いて、膜厚600nmのアンドープGaAs層39、膜厚20nmのアンドープInGaAsチャネル層40、膜厚5nmのアンドープAlGaAs層41、Siをドーパントとしてキャリア濃度が3×1018cm-2で膜厚20nmのN−AlGaAs電子供給層42、膜厚10nmのアンドープAlGaAsバリヤ層43およびSiをドーパントとしてキャリア濃度が5×1018cm-3で膜厚100nmのN+−GaAs層44を順次積層して成長させた後、周知のプラズマCVD法を用いて、厚さ500nmのSiO2膜45を全面に形成した。
【0045】
所定の形状を有するホトレジスト膜からなるソース・ドレイン電極形成用パターン(図示せず)を形成した後、当該ソース・ドレイン電極形成用パターンの有する開口部を介して、C2F6とCHF3の混合ガスによりプラズマエッチングを行なって上記SiO2膜45の露出された部分を除去し、上記N+−GaAs層44の表面を露出させた。
【0046】
次に、Au/Ni/W/AuGe積層金属膜を周知の方法を用いて形成した後、周知のリフトオフ法を用いて、上記ソース・ドレイン電極形成用パターンおよびその上に形成された上記積層金属膜を除去して所定の形状に加工し、さらにN2雰囲気中で400℃、5分間のアロイ化処理を行なって、Au/Ni/W/AuGeなる4層構造を有するソース・ドレイン電極46を形成した。
【0047】
ゲート電極形成領域に開口部を有するホトレジスト膜からなるゲート電極形成用パターン(図示せず)を形成した後、上記開口部を介して露出された上記SiO2膜45の露出された部分を、C2F6とCHF3の混合ガスを用いたプラズマエッチングによって除去して、上記N+−GaAs層44の表面を露出させ、さらに周知の反応性イオンエッチングを行なって、上記N+−GaAs層44の露出された部分を除去し、上記アンドープAlGaAsバリヤ層43の表面を露出させた。
【0048】
Au/Pt/Ti/Mo/Ptなる積層金属膜を周知のEB蒸着法によって全面に形成した後、周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を除去してAu/Pt/Ti/Mo/Ptなる5層構造を有するゲート電極47を形成し、図5に示す断面構造を有するGaAs・HEMTが完成した。なお、最下層Pt層の膜厚は5nmとした。
【0049】
本実施例では、ソース・ドレイン電極46を形成した後にゲート電極47を形成したが、上記実施例2の場合と同様に、ゲート電極47をソース・ドレイン電極46より先に形成しても良い。
また本実施例では、ゲート電極47にAu/Pt/Ti/Mo/Ptなる5層電極を用いたが、上記MESFETの場合と同様に、Au/Pt/Ti/Mo/Ti/Ptなる6層構造のゲート電極を用いても良い。
【0050】
<実施例5>
本発明の第5の実施例を、GaAs・JFETの断面図を示した図6により説明する。
半絶縁性GaAs基板48上に、周知のMBE法によって膜厚600nmのアンドープGaAs層49、膜厚5nmのアンドープAlGaAs層50、Siをドーパントとして含みキャリア濃度が5×1017cm-3で膜厚50nmのN−GaAsチャネル層51、膜厚20nmのアンドープAlGaAs層52およびBeをドーパントとして含みキャリア濃度が4×1019cm-3で膜厚100nmのP+−GaAs層53を順次積層して成長させ、さらに膜厚100nmのSiO2膜を、周知のプラズマCVD法によって全面に形成した。
【0051】
上記P+−GaAs層53上のゲート電極形成領域を覆うホトレジスト膜からなるメサエッチング用パターン(図示せず)を形成した後、C2F6とCHF3の混合ガスを用いたプラズマエッチングによって、上記SiO2膜の露出された部分を除去し、上記ゲート電極形成領域以外の領域に形成された上記P+−GaAs層53を露出させ、上記メサエッチング用パターンを除去した。
【0052】
上記SiO2膜をマスクとして用い、開口部内の上記P+−GaAs層53をを反応性イオンエッチング法によってメサエッチングして、上記アンドープAlGaAs層52の表面を露出させた。
【0053】
次に、周知の常圧CVD法を用いて膜厚20nmのSiO2膜を全面に形成した後、ホトレジスト膜をマスクとしたイオン打込み法によって、シリコンイオンを注入し、800℃、20分のアニールを行ってシリコンイオンを活性化して、N型オーミックコンタクト層54を形成した。
【0054】
周知の常圧CVD法を用いて、膜厚500nmのSiO2膜55を全面に形成した後、ソース・ドレイン電極形成用のホトレジストパターンを形成した。
当該ホトレジストパターンの開口部を介して、上記SiO2膜55の露出された部分を、C2F6とCHF3の混合ガスによるプラズマエッチングによって除去して、上記N型オーミックコンタクト層54の表面を露出させた。
【0055】
周知の方法を用いてAu/Ni/W/AuGeからなる積層金属膜を全面に形成した後、周知のリフトオフ法を用いて上記レジストパターンおよびその上に形成された上記積層金属膜を除去し、さらにN2雰囲気中で400℃、5分間のアロイ化処理を行なって、上記N型オーミックコンタクト層54の露出された表面上に、Au/Ni/W/AuGeなる5層構造のソース・ドレイン電極56を形成した。
【0056】
次に、所定の形状を有するホトレジスト膜からなるゲート電極形成用パターン(図示せず)をマスクとして用いた、C2F6とCHF3の混合ガスによりプラズマエッチングを行なって上記SiO2膜55の露出された部分を除去し、露出された上記P+−GaAs層53の上にAu/Pt/Ti/Mo/Ti/Ptなる積層金属を周知のEB蒸着法によって形成した。上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を、周知のリフトオフ法によって除去して、Au/Pt/Ti/Mo/Ti/Ptなる6層構造を有するゲート電極57を形成して、図6に示す断面構造を有するGaAs・JFETが完成した。なお、最下層のPt膜の膜厚は5nm、第2層のTi層の膜厚は10nmとした。
【0057】
本実施例では、ソース・ドレイン電極56を形成した後にゲート電極57を形成したが、上記実施例2と同様に、ゲート電極57を先に形成しても良い。
また、本実施例では、ゲート電極としてAu/Pt/Ti/Mo/Ti/Ptなる6層構造電極を用いたが、上記実施例2と同様にAu/Pt/Ti/Mo/Ptなる5層構造電極を用いても良い。
上記各実施例では、高融点金属としてMoを用いた場合を示したが、その他、Nb、W、Ta、V、Zr若しくはHfを用いても、同様な効果が得られた。
【0058】
また、上記各実施例では、基板と接する第1の高融点金属層としてPt層を用いた場合を示したが、Pt層の代わりに化合物半導体基板を構成する元素とPtの金属間化合物層あるいはPtとTiの合金層を用いても良く、上記第1の高融点金属層と第2の高融点金属層の間に介在して設けられる第5の高融点金属層としては、Ti層のみではなく、基板である化合物半導体を構成する元素の金属間化合物層またはPtとTiの合金層を用いてもよい。
【0059】
【発明の効果】
本発明によれば、化合物半導体に対して良好なオーミック特性、およびショットキー特性を有する電極を有する化合物半導体装置を、再現性良く得ることができる。
【図面の簡単な説明】
【図1】本発明と従来の電極における熱処理温度とコンタクト抵抗の関係を示す図、
【図2】本発明の実施例1を示す断面図、
【図3】本発明の実施例2を示す断面図、
【図4】本発明の実施例3を示す断面図、
【図5】本発明の実施例4を示す断面図、
【図6】本発明の実施例5を示す断面図。
【符号の説明】
10……半絶縁性InP基板、 11……N + −InGaAsサブコレクタ層、12……アンドープInGaAsコレクタ層、 13……P + −InGaAsベース層、 14……アンドープInGaAsスペーサ層、 15……N−InGaAsエミッタ層、 16……アンドープInGaAsスペーサ層、 17……N + −InGaAsコンタクト層、 18……WSiエミッタ電極、 19……SiO2サイドウォール、 20……Au/Pt/Ti/Mo/Ti/Ptベース電極、 21……AuGe系コレクタ電極、 22……半絶縁性GaAs基板、23……第1能動層、 24……第2能動層、 25……SiO2膜、 26……AuGe系ソース・ドレイン電極、 27……Au/Pt/Ti/Mo/Ti/Ptゲート電極、 28……半絶縁性GaAs基板、 29……アンドープGaAs層、 30……P−AlGaAs層、 31……N−GaAsチャネル層、32……アンドープAlGaAs層、 33……アンドープGaAs層、 34……N+−GaAs層、35……SiO2膜、 36……AuGe系ソース・ドレイン電極、 37……Au/Pt/Ti/Mo/Ptゲート電極 38……半絶縁性GaAs基板、 39……アンドープGaAs層、 40……アンドープInGaAsチャネル層、41……アンドープAlGaAs層、42……N−AlGaAs電子供給層、 43……アンドープAlGaAsバリヤ層、44……N + −GaAs層、 45……SiO2膜、 46……AuGe系ソース・ドレイン電極、 47……Au/Pt/Ti/Mo/Ptゲート電極 48……半絶縁性GaAs基板、 49……アンドープGaAs層、 50……アンドープAlGaAs層、 51……N−GaAsチャネル層、 52……アンドープAlGaAs層、 53……P + −GaAs層、 54……N型オーミックコンタクト層、 55……SiO2膜、 56……AuGe系ソース・ドレイン電極、 57……Au/Pt/Ti/Mo/Ti/Ptゲート電極。
Claims (6)
- 化合物半導体基板の第1の領域上に、当該第1の領域との間にショットキー接続をする第1層目のPt層と、膜厚が1〜30nmの範囲の第2層目のTi層と、第3層目の高融点金属膜と、第4層目のTi層と、第5層目のPt層と、第6層目のAu層を順次積層して金属積層膜を形成する工程と、
当該積層金属膜の不要部分を除去して第1の電極を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。 - 請求項1に記載の化合物半導体装置の製造方法において、
前記第3層目の高融点金属膜は第4層目のTi層を構成するTiの前記化合物半導体基板内への拡散を防止する機能を有し、
前記第2層目のTi層は化合物半導体に対する電極のショットキー障壁高さを高くする機能を有していることを特徴とする化合物半導体装置の製造方法。 - 請求項1または請求項2に記載の化合物半導体装置の製造方法において、
前記第3層目の高融点金属膜はMo、Nb、W、Ta、V、ZrおよびHfからなる群から選択された材料からなる膜であることを特徴とする化合物半導体装置の製造方法。 - 請求項1〜3のいずれかに記載の化合物半導体装置の製造方法において、
前記第1の領域はGaAsからなる領域であることを特徴とする化合物半導体装置の製造方法。 - 請求項1〜3のいずれかに記載の化合物半導体装置の製造方法において、
前記第1の領域はAlGaAs層からなる領域であることを特徴とする化合物半導体装置の製造方法。 - 請求項1〜5のいずれかに記載の化合物半導体装置の製造方法において、
前記第1の領域の第1電極はゲート電極であることを特徴とする化合物半導体装置の製造方法。
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