JPH0945890A - オーミック電極構造、半導体装置およびその製造方法 - Google Patents
オーミック電極構造、半導体装置およびその製造方法Info
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Abstract
ーミック電極を形成できるようにする。また、P型およ
びN型双方の導電型の半導体層上に同時にオーミック電
極を容易に形成できるようにする。 【解決手段】 化合物半導体基板1上に形成されたIn
xGa1-xAs(0<x≦1)層2上にSiN膜を堆積
し、その上に各々蒸着させたPt層3aおよびTi/P
t/Au金属層4の一部を除去してオーミック電極を形
成する。
Description
に設けられるオーミック電極構造、並びにそのオーミッ
ク電極構造を有する半導体装置およびその製造方法に関
する。
GaAsに対するオーミックコンタクトをとる方法とし
ては、n−GaAs上にInxGa1-xAs(0<x≦
1)層をエピタキシャル成長させ、その上に金属あるい
は合金を積層してオーミック電極構造を形成する方法が
知られている。図9、図10に従来のオーミック電極構
造の例を示す。
らなる化合物半導体層1上にInxGa1-xAs層2を積
層し、その上にTi層41/Pt層42/Au層43か
らなる金属層をこの順に積層している。
Ga1-xAs層2と、電極を形成する金属層(41等)
との間にタングステンシリサイド(WSi)からなるバ
リア層5を介在させた構造となっている(特開平1−1
94468号)。
従来例の場合、電極を形成する金属層(Ti/Pt/A
u)と、化合物半導体層1上に積層された格子不整合の
InxGa1-xAs層2とが反応しやすいため、電極形成
後における熱処理温度をあまり高く上げることができな
いという問題がある。たとえば、その一つの理由は、こ
の積層構造のものに対して、390℃、1分間の熱処理
を施すと、接触抵抗ρCが1E−8Ωcm2から1E−5
Ωcm2まで3桁程度も増大してしまうためである。
Ga1-xAs層2と、電極を形成する金属層(41等)
との間にWSiからなるバリア層5が介在するため、4
00℃以上の熱処理でも接触抵抗の増大は見られず安定
している。しかし、この従来例においては以下の問題点
がある。すなわち、WSiをスパッタリング法で形成し
た場合、WとSiとでスパッタ効率が違っているために
組成制御が困難である。また、WSiは焼結体なので純
度をあまり上げることができない。さらに、WSiは一
般に柱状多結晶構造を取るために、加工性が悪く、プロ
セスが複雑になるという問題点がある。
上にP型およびN型双方の導電型の半導体層を備えたヘ
テロ接合バイポーラトランジスタなどの半導体装置の場
合には、各々に対するオーミック電極材料が異なるの
で、別々に電極を形成する必要があり、プロセスが複雑
になったり、各電極の膜厚や特性にバラツキが生じ易く
なるという問題がある。
決すべくなされたものであり、高温熱処理に対して接触
抵抗が低く安定し、容易に形成できるオーミック電極構
造を提供することを目的とする。
電型の半導体層にオーミックコンタクトがとれる電極を
容易に形成できる半導体装置およびその製造方法を提供
することを他の目的とする。
構造は、InxGa1-xAs(0<x≦1)層と、該In
xGa1-xAs層上に設けられたPt層またはPd層と、
該Pt層または該Pd層上に設けられた1層以上の金属
層とを具備し、そのことにより上記目的が達成される。
およびN型双方の導電型の半導体層を備えた半導体装置
において、P型およびN型双方の導電型の半導体層上
に、Pt層またはPd層と、該Pt層または該Pd層上
の1層以上の金属層とが積層された電極が、それぞれ少
なくとも1つ以上形成され、そのことにより上記目的が
達成される。
板上にP型およびN型双方の導電型の半導体層を備えた
半導体装置の製造方法であって、P型およびN型双方の
導電型の半導体層が形成された基板上にPt層またはP
d層を形成し、該Pt層または該Pd層上に1層以上の
金属層を形成する工程と、該P型およびN型双方の導電
型の半導体層上に、該Pt層または該Pd層および金属
層を島状にパターン形成する工程とを含み、そのことに
より上記目的が達成される。
最外表面がn−InxGa1-xAs(0<x≦1)層であ
るN型半導体層を前記基板上に備えると共に、該N型半
導体層の該基板側にP型半導体層を備えた状態から、該
n−InxGa1-xAs(0<x≦1)層およびその下層
を部分的に除去してP型半導体層を露出させる工程を含
むようにすることができる。
最外表面が該n−InxGa1-xAs(0<x≦1)層で
あるN型半導体層を前記基板上に備えた状態から、該n
−InxGa1-xAs(0<x≦1)層を除去した後に、
その露出部にP型領域を形成する工程を含むようにする
ことができる。
前記金属層の前記基板側が前記Pd層である場合に、該
金属層を構成する層にPt層の代わりにPd層を形成す
るようにすることができる。
図1に示すように、化合物半導体層1の上に形成された
InxGa1-xAs層2と金属層4との間にPt層3aが
形成されている。このため、高温において金属層4の金
属がInxGa1-xAs層2へと拡散し、また、InxG
a1-xAs層2の金属が金属層4へと拡散するのを、上
記Pt層3aが確実に防止する。従って、電極形成後に
おける熱処理温度を高くしても接触抵抗を低いレベルで
安定させることが可能となる。このことは、Pt層3a
をPd層3bに代えても同様である。また、Pt層3a
およびPd層3bは蒸着などにより容易に形成できるの
で、WSi等を用いた場合に比べて電極形成が簡単にな
る。
上のP型およびN型双方の導電型の半導体層上に、Pt
層またはPd層と、該Pt層または該Pd層上の1層以
上の金属層とが積層された電極構造が各々少なくとも1
つ以上形成されている。このPt層およびPd層は、P
型およびN型双方の導電型の半導体層にオーミックコン
タクトをとるためのものである。よって、基板上にPt
層またはPd層と金属層とを蒸着し、P型およびN型双
方の導電型の半導体層上に、Pt層またはPd層および
金属層の島状パターンを各々形成することにより、同時
に電極を形成することができる。
s(0<x≦1)層であるN型半導体層を前記基板上に
備えると共に、該N型半導体層の該基板側にP型半導体
層を備える場合には、n−InxGa1-xAs(0<x≦
1)層およびその下層を部分的に除去してP型半導体層
を露出させるようにするとよい。すると、その除去して
露出した部分をP型半導体層として利用でき、P型およ
びN型双方の導電型の半導体層上にオーミック電極構造
を同時に形成できるようになる。また、最外表面が該n
−InxGa1-xAs(0<x≦1)層であるN型半導体
層を前記基板上に備えた状態から、該n−InxGa1-x
As(0<x≦1)層を除去した後に、その露出部にP
型領域を形成するようにするとよい。すると、そのP型
領域をP型半導体層として利用でき、P型およびN型双
方の導電型の半導体層上にオーミック電極構造を同時に
形成できるようになる。
がPd層である場合、金属層の一部または全部を構成す
るPt層の代わりにPd層を形成するとよい。この場
合、Pt層とPd層とは同様の物理的作用があり、Pt
層の代わりにPd層を用いても支障がない。このように
すると、金属層を構成する層と、金属層の下側の層とを
同一材料で形成でき、コスト的の低廉化が図れる。
て、図面を参照しながら説明する。
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、GaAsからなる化合物半導体層1の上
に、n+−InxGa1-xAs層(x=0.66、濃度2
E19cm-3)2が積層され、その上にPt層3aが積
層形成されている。さらにその上には、Ti層41/P
t層42/Au層43からなる電極4が形成されてい
る。なお、n+−InxGa1-xAs層2の上には、図示
しない窒化膜(SiN)が形成されている。
して形成できる。まず、化合物半導体層1の上に、たと
えばMOCVD(有機金属気相成長)法を用いて厚み1
00nmのn+−InxGa1-xAs層2を積層し、その
上に、プラズマCVD(P−CVD)法により厚み25
0nmの窒化膜(SiN)(図示せず)を堆積する。
グを行ってマスクを形成し、これを利用してSiN膜を
バッファードフッ酸によりエッチング除去して、Inx
Ga1-xAs層2の表面を露出させる。
し、さらにその上に厚み50nmのTi層41/厚み5
0nmのPt層42/厚み100nmのAu層43の順
に蒸着を行う。
分以外の不要な部分を除去し、電極形成部分にPt層3
aおよびTi層41/Pt層42/Au層43からなる
金属層4を残した。
造の接触抵抗ρCは3E−7Ωcm2と十分に低かった。
また、図3に示すように、390℃で1分間/410℃
で1分間の高温熱処理を数回繰り返しても接触抵抗には
変化が見られず、安定していた。
耐熱性を必要とするトランジスタのオーミック電極に有
用であり、特にヘテロジャンクション・バイポーラ・ト
ランジスタ(HBT)のエミッタ電極として極めて好適
である。
板上にP型およびN型双方の導電型の半導体層が形成さ
れた半導体装置の一例として、HBTのエミッタオーミ
ック電極と、ベースオーミック電極とに本発明のオーミ
ック電極構造を適用した例について説明する。 図4に
本実施形態の半導体装置の断面図を示す。このHBT
は、半絶縁性GaAs基板61上に、n+−GaAsサ
ブコレクタ層(濃度5E18cm-3)62が積層されて
いる。その上にn−GaAsコレクタ層(濃度2E16
cm-3)63が積層され、さらにその上にp+−GaA
sベース層(濃度2E19cm-3)64が積層されてい
る。その上にn−AlxGa1-xAsグレイディッド層
(x=0→0.3、濃度5E17cm-3)65、n−A
lxGa1-xAsエミッタ層(x=0.3、濃度5E17
cm-3)66、n−AlxGa1-xAsグレイディッド層
(x=0.3→0、濃度5E17cm-3)67、n+−
GaAsコンタクト層(濃度5E18cm-3)68、n
+−InyGa1-yAsグレイディッド層(y=0→0.
3、濃度2E19cm-3)69、n+−InyGa1-yA
sキャップ層(y=0.5、濃度2E19cm-3)61
0が積層されている。
ップ層610およびベース層64の一部を露出させるよ
うに部分的に除去されている。ベース層64の露出部上
には、Pt層612aおよびTi/Pt/Auからなる
金属層が積層されてベースオーミック電極612が形成
されている。また、キャップ層610の上には、Pt層
611a、Ti/Pt/Auからなる金属層が積層され
てエミッタオーミック電極611が形成されている。ま
た、サブコレクタ層62の露出部上には、AuGe/N
i/Auからなるコレクタ電極613が形成されてい
る。
る。まず、GaAs基板61上に、おのおのMBE法等
により、厚み500nmのn+−GaAsサブコレクタ
層62、厚み700nmのn−GaAsコレクタ層6
3、厚み80nmのp+−GaAsベース層64、厚み
20nmのn−AlxGa1-xAsグレイディッド層6
5、厚み120nmのn−AlxGa1-xAsエミッタ層
66、厚み20nmのグレイディッド層67、厚み10
0nmのn+−GaAsコンタクト層68、厚み50n
mのn+−InyGa1-yAsグレイディッド層69、厚
み50nmのn+−InyGa1-yAsキャップ層610
を順次形成する。
グ用のマスクをフォトリソグラフィー法によりレジスト
で形成する。次に、リン酸系のエッチャントを用いて、
キャップ層610、グレイディッド層69、コンタクト
層68、グレイディッド層67、エミッタ層66および
グレイディッド層65を、p+−GaAsベース層64
が露出するまでエッチング除去する。
用のマスクをフォトリソグラフィー法によりレジストで
形成する。
ベース層64およびコレクタ層63を、たとえばリン酸
系のエッチャントを用いてエッチング除去する。
D法により厚み250nmのSiN膜を堆積する。その
上に、レジストを塗布してN型コンタクトであるエミッ
タオーミック電極形成部分とP型コンタクトであるベー
スオーミック電極形成部分とをフォトリソグラフィー法
で同時に開口する。このレジストパターンをマスクとし
てSiN膜をフッ酸によりエッチング除去して、キャッ
プ層610、ベース層64の表面を露出させる。
612aを蒸着し、さらにその上に厚み50nmのTi
層/厚み50nmのPt層/厚み100nmのAu層の
順に蒸着を行う。
トオフ)して電極形成部分以外の不要なPt層611
a、612aおよびTi層/Pt層/Au層からなる金
属層を除去し、エミッタオーミック電極611とベース
オーミック電極612を形成する。
e/Ni/Auからなるコレクタ電極13を蒸着形成す
る。ベース電極612とコレクタ電極613とのオーミ
ック接触は、390℃、1分の熱処理により同時に行わ
れる。
クをフォトリソグラフィー法によりレジストで形成し、
コレクタメサエッチングを行って素子間分離を行う。最
後にレジストマスクを除去して、図4に示したようなH
BTが完成する。
エミッタオーミック電極611の接触抵抗は3E−7Ω
cm2と十分に低い値が得られた。また、ベースオーミ
ック電極612の接触抵抗も1E−6Ωcm2と良好な
値が得られた。また、エミッタオーミック電極とベース
オーミック電極とを同時に形成できるので、低コストに
半導体装置を作製することができた。
構造のHBTを用いたが、本発明はコレクタアップ型H
BTやPNP型HBTにも適用することができる。ま
た、基板もGaAs基板に限られず、どんな半導体基板
であっても適当な遷移層を介してInGaAs層に至る
ことができれば、本発明を適用することができる。
s基板を用いたJ−FET(接合型電界効果トランジス
タ)について説明する。
示す。このJ−FETは、半絶縁性GaAs基板71上
に、n−GaAs層(濃度2E16cm-3)72および
n+−InxGa1-xAs層(x=0.5、濃度2E19
cm-3)74が積層形成されている。最外表面であるn
+−InxGa1-xAs層74は一部除去されて、露出さ
れたn−GaAs層72部分にゲートとなるP型領域7
3が形成されている。n+−InxGa1-xAs層74上
およびP型領域73には、Pt層75aおよびTi/P
t/Auからなる金属層が積層されてオーミック電極7
5が形成されている。
できる。まず、半絶縁性基板71上に、MBE成長法等
により、厚み150nmのn−GaAs層72および厚
み150nmのn+−InxGa1-xAs層74を順次積
層する。
に、最外表面であるn+−InxGa1-xAs層74をリ
セス除去し、公知の方法、例えばZnイオン注入と活性
化によりP型領域73を形成する。
フィー法によりソース形成部分、ゲート形成部分および
ドレイン形成部分を同時に開口して、電極形成用マスク
とする。
Auからなる金属層を蒸着し、レジストマスクを溶解除
去して電極75を形成することにより、図5に示したよ
うなJ−FETが完成する。
て、電極75の接触抵抗は3E−7Ωcm2であった。
また、P型領域上とN型領域上とにオーミックコンタク
トが取れる電極を同時に形成できるので、低コストに半
導体装置を作製することができた。
としては、特公平2−24384号、特開平3−239
364号、特開平3−219674号がある。このう
ち、特公平2−24384号は、P型GaAsに対する
オーミック電極としてPt電極を用いたものである。ま
た、特開平3−239364号は、Pt/Ti/Pt/
Au電極の上部にIn等を含む低融点半田金属を接続し
て、半田金属の拡散を防ぐと共に、密着強度の低下を防
止したものである。特開平3−219674号は、Pt
/Ti/Pt/Au電極パッドを用いることにより、ワ
イヤボンディング時の電極剥がれを防止したものであ
る。
層(0<x≦1)と1層以上の金属層との間にPt層を
形成することにより接触抵抗が低く安定し、電極形成が
容易なオーミック電極構造を提供するものである。ま
た、P型およびN型双方の半導体層と1層以上の金属層
との間にPt層を形成することにより、P型およびN型
双方の半導体層にオーミックコンタクトが取れる電極を
容易に形成できる半導体装置およびその製造方法を提供
するものである。よって、上記従来技術のいずれとも異
なるものである。
電極構造にPt層を用いているが、本発明はこれに限ら
ず、オーミック電極構造のPt層の代わりにPd層を同
様にして用いることができる。以下に、そのPd層を用
いた場合の各実施形態につき説明する。
ミック電極構造の概略的な断面図を示す。このオーミッ
ク電極構造は、GaAsからなる化合物半導体層1の上
に、n+−InxGa1-xAs層(x=0.66、濃度2
E19cm-3)2が積層され、その上にPd層3bが積
層形成されている。さらにその上には、Ti層41/P
t層42/Au層43からなる電極4が形成されてい
る。なお、n+−InxGa1-xAs層2の上には、図示
しない窒化膜(SiN)が形成されている。
して形成できる。まず、化合物半導体層1の上に、n+
−InxGa1-xAs層(x=0.66、濃度2E19c
m-3)2を形成し、その上に、P−CVD法により窒化
膜(SiN)を250nm堆積させる。
グを行ってマスクを形成し、このマスクを利用してSi
N膜をバッファードフッ酸でエッチング除去し、n+−
InxGa1-xAs層2の表面を露出させる。
し、続いて、その上に、厚み50nmのTi層41/厚
み50nmのPt層42/厚み100nmのAu層43
の順に蒸着を行う。
分以外の不要な部分を除去し、電極形成部分にPd層3
bおよびTi層41/Pt層42/Au層43からなる
金属層4を残した。
造の接触抵抗(ρC)は3E−7Ωcm2と十分に低かっ
た。また、この接触抵抗は、実施形態1と同様の図3に
示すように、90℃で1min、410℃で1minの
高温熱処理を数回繰り返しても変化がみられなかった。
板上にP型およびN型双方の導電型を有する半導体が形
成された半導体装置の一例として、ヘテロ接合バイポー
ラトランジスタ(HBT)のエミッタオーミック電極と
ベースオーミック電極とに本願発明を用いている。
を示す。このHBTは、半絶縁性GaAs基板61上
に、n+−GaAsサブコレクタ層(濃度5E18cm
-3)62が積層されている。その上にn−GaAsコレ
クタ層(濃度2E16cm-3)63が積層され、さらに
その上にp+−GaAsベース層(濃度2E19c
m-3)64が積層されている。その上にn−AlxGa
1-xAsグレイディッド層(x=0→0.3、濃度5E
17cm-3)65、n−AlxGa1-xAsエミッタ層
(x=0.3、濃度5E17cm-3)66、n−Alx
Ga1-xAsグレイディッド層(x=0.3→0、濃度
5E17cm-3)67、n+−GaAsコンタクト層
(濃度5E18cm-3)68、n+−InyGa1-yAs
グレイディッド層(y=0→0.3、濃度2E19cm
-3)69、n+−InyGa1-yAsキャップ層(y=
0.5、濃度2E19cm-3)610が積層されてい
る。
ップ層610およびベース層64の一部を露出させるよ
うに部分的に除去されている。ベース層64の露出部上
には、Pd層612bおよびTi/Pt/Auからなる
金属層が積層されてベースオーミック電極612が形成
されている。また、キャップ層610の上には、Pd層
611b、Ti/Pt/Auからなる金属層が積層され
てエミッタオーミック電極611が形成されている。ま
た、サブコレクタ層62の露出部上には、AuGe/N
i/Auからなるコレクタ電極613が形成されてい
る。
る。
のおのMBE法等により、厚み500nmのn+−Ga
Asサブコレクタ層62、厚み700nmのn−GaA
sコレクタ層63、厚み80nmのp+−GaAsベー
ス層64、厚み20nmのn−AlxGa1-xAsグレイ
ディッド層65、厚み120nmのn−AlxGa1-xA
sエミッタ層66、厚み20nmのグレイディッド層6
7、厚み100nmのn+−GaAsコンタクト層6
8、厚み50nmのn+−InyGa1-yAsグレイディ
ッド層69、厚み50nmのn+−InyGa1-yAsキ
ャップ層610を順次形成する。
グ用のマスクを、フォトリソグラフィー法によりレジス
トで形成する。次に、リン酸系のエッチャント(H3P
O4:H2O2:H2Oの混合液)を用いて、キャップ層6
10、グレイデイッド層69、コンタクト層68、グレ
イデイッド層67、エミッタ層66およびグレイデイッ
ド層65を、p+−GaAsベース層64が露出するま
でエッチング除去する。
チング用マスクをフォトリソグラフィー法によりレジス
トで形成する。
ベース層64およびコレクタ層63をエッチングを行
う。
VD法によりSiN膜を250nm堆積する。
タクトであるエミッタオーミック電極形成予定部分とP
型コンタクトであるベースオーミック電極形成予定部分
とをフォトリソグラフィ法で同時に開口する。このレジ
ストパターンをマスクとしてSiN膜をフッ酸によりエ
ッチング除去して、キャップ層610、ベース層64の
表面を露出させる。
612bを蒸着し、続いて、その上に厚み50nmのT
i層/厚み50nmのPt層/厚み100nmのAu層
の順に蒸着を行う。
(リフトオフ)して電極形成予定部分以外の不要なPd
層611b、612bおよびTi層/Pt層/Au層か
らなる金属層を除去し、エミッタオーミック電極611
とベースオーミック電極612を形成する。
タ電極613としてAuGe/Ni/Auを蒸着形成す
る。ベース電極612とコレクタ電極613とのオーミ
ック接触は、390℃、1minの熱処理により同時に
形成される。
チング用マスクをフォトリソグラフィー法によりレジス
トで形成し、コレクタメサエッチングを行って素子間分
離を行う。最後にレジストマスクを除去して、図7に示
したようなHBTが完成する。
エミッタオーミック電極611の接触抵抗は3E−7Ω
cm2と十分低い値が得られた。
オーミック電極611とベースオーミック電極612と
にPd層/Ti層/Pt層/Au層を用いているが、本
発明はこれに限らず、Pt層の代わりにPd層を用い、
Pd層/Ti層/Pd層/Au層とすることもできる。
この場合は、Pt層を使わずに済み、コストダウンが図
れるという効果がある。
型のHBTを用いているが、コレクタアップ型HBT、
PNP型HBTにも適用できる。また、基板もGaAs
基板に限られず、どんな半導体基板であっても適当な遷
移層を介してInGaAs層に至ることができれば、本
発明を適用することができる。
デバイスへの適用として、J−FET(接合型電界効果
トランジスタ)に本発明を用いた例を示す。
を示す。このJ−FETでは、基板にInPを用いてお
り、半絶縁性InP基板81上に、n−InGaAs層
82、n−InGaAs層84が積層形成されている。
最外表面であるn−InGaAs層84は一部除去され
て、露出されたn−InGaAs層82部分にゲートと
なるP型領域83が形成されている。n−InGaAs
層84上およびP型領域83上には、Pd層85bおよ
びTi/Pt/Auからなる金属層が積層されてオーミ
ック電極85が形成されている。
される。 まず、半絶縁性InP基板81上に、MBE
成長法等によりn−InGaAs層82、n−InGa
As層84を順次積層する。
となるP型領域83の上方を開口した状態のマスクを形
成し、リン酸系のエッチャント(H3PO4:H2O2:H
2Oの混合液)を用いてn−InGaAs層84をエッ
チング除去する。続いて、よく知られている方法、例え
ばZnのイオン注入と活性化によりP型領域83を形成
する。
によりSiN膜を250nm堆積する。続いてレジスト
を塗布し、フォトリソグラフィー法によりソース形成部
分、ゲート形成部分およびドレイン形成部分を同時に開
口し、電極形成用マスクとする。
び厚み50nmのTi/厚み50nmのPt/厚み10
0nmのAu層からなる金属層を蒸着し、前記レジスト
からなるマスクを溶解除去し、オーミック電極85を形
成することにより、図8に示したようなJ‐FETが完
了する。
て、オーミック電極85の抵触抵抗も同様に、十分低く
熱的にも安定していた。また、P型領域上とN型領域上
とにオーミックコンタクトが取れる電極を同時に形成で
きるので、低コストに半導体装置を作製することができ
た。
が、本発明は上記実施形態に限られない。Pt層やPd
層の上の金属層は、上記実施形態のように3層に限定さ
れるものではなく、1層以上何層であってもよい。ま
た、上記実施形態に示した以外の電極用の金属を用いて
もよい。
d層や、その上の金属層は蒸着法で形成しているが、こ
れらの各層はスパッタ法、CVD法等の他の方法で形成
してもよい。
および濃度も上記実施形態に示したものに限らない。混
晶比xは、大きいほどバンドギャップが小さくなり、接
触抵抗も小さくなる。また、濃度が高いほど接触抵抗が
小さくなり、濃度が低いほど接触抵抗が大きくなる。従
って、n−InxGa1-xAs層の混晶比xおよび濃度
は、接触抵抗が1E−6Ωcm2以下であるように選択
することが望ましい。
が、金属層の金属がInxGa1-xAs層へと拡散し、ま
た、InxGa1-xAs層の金属が金属層へと拡散するの
を防ぐことができる膜厚であればよく、例えば10nm
〜100nmであるのが望ましい。
オーミック電極構造によれば、InxGa1-xAs層と金
属層との間にPt層またはPd層が形成されているの
で、高温熱処理に対して接触抵抗を低いレベルで安定さ
せることができる。Pt層およびPd層は容易に形成で
きるので、電極形成を簡単に行うことができる。
およびN型双方の導電型の半導体層上に各々Pt層また
はPd層と金属層とが積層された電極が形成されている
ので、同時に電極を形成することができ、より容易に低
コストな半導体装置を作製することができる。
断面図である。
る。
する抵抗値の変化を示すグラフである。
る。
る。
Claims (6)
- 【請求項1】 InxGa1-xAs(0<x≦1)層と、
該InxGa1-xAs層上に設けられたPt層またはPd
層と、該Pt層または該Pd層上に設けられた1層以上
の金属層とを具備するオーミック電極構造。 - 【請求項2】 同一基板上にP型およびN型双方の導電
型の半導体層を備えた半導体装置において、 P型およびN型双方の導電型の半導体層上に、Pt層ま
たはPd層と、該Pt層または該Pd層上の1層以上の
金属層とが積層された電極が、それぞれ少なくとも1つ
以上形成されている半導体装置。 - 【請求項3】 同一基板上にP型およびN型双方の導電
型の半導体層を備えた半導体装置の製造方法であって、 P型およびN型双方の導電型の半導体層が形成された基
板上にPt層またはPd層を形成し、該Pt層または該
Pd層上に1層以上の金属層を形成する工程と、 該P型およびN型双方の導電型の半導体層上に、該Pt
層または該Pd層および金属層を島状にパターン形成す
る工程とを含む半導体装置の製造方法。 - 【請求項4】 最外表面がn−InxGa1-xAs(0<
x≦1)層であるN型半導体層を前記基板上に備えると
共に、該N型半導体層の該基板側にP型半導体層を備え
た状態から、該n−InxGa1-xAs(0<x≦1)層
およびその下層を部分的に除去してP型半導体層を露出
させる工程を含む請求項3に記載の半導体装置の製造方
法。 - 【請求項5】 最外表面が該n−InxGa1-xAs(0
<x≦1)層であるN型半導体層を前記基板上に備えた
状態から、該n−InxGa1-xAs(0<x≦1)層を
除去した後に、その露出部にP型領域を形成する工程を
含む請求項3に記載の半導体装置の製造方法。 - 【請求項6】 前記金属層の前記基板側が前記Pd層で
ある場合に、該金属層を構成する層にPt層の代わりに
Pd層を形成する請求項3〜5のいずれか一つに記載の
半導体装置の製造方法。
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