JPS635564A - ヘテロ接合型バイポ−ラトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合型バイポーラトランジスタに関す
る。

〔発明の概要〕

本発明は、ヘテロ接合型バイポーラトランジスタであり
、ベース領域の取出し電極部分が絶縁層上に配されるよ
うに形成することにより、ベース・コレクタ間容量を小
さくし、トランジスタの高速化を図ることができるよう
にしたものである。

〔従来の技術〕

ｍ−ｖ族化合物半導体、特にＡｊＥ　ＧａＡｓ系化合物
半導体のエピタキシャル技術の進歩によってヘテロ接合
素子が実現されており、その具体例としてＬＰＥ　（液
相エピタキシャル成長）法によるＡｎ　ＧａＡｓ／　Ｇ
ａＡｓダブルへテロ接合型半導体レーザがある。このよ
うな素子を製造するために気相成長法、分子線成長法な
どが開発され、よりヘテロ界面の急峻さが要求される素
子も次々と誕生している。これらの中には高電子移動度
トランジスタ（ＨＥＭＴ）　、本発明に係るヘテロ接合
型バイポーラトランジスタ（ＨＢＴ）などがある。

ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にＱｌｔ　ＧａＡｓ５ベース（Ｂ）及びコ
レクタ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型ト
ランジスタを例にとると、ベース中の多数キャリアであ
る正孔は、Ｅ−Ｂ間のバンドギャップ差（ΔＥｇ）のエ
ネルギー障壁のためエミッタ中に拡散することができず
、ベース電流は減少し、エミッタからベースへの電子の
注入効率が増加する。従って、ベース濃度を大きくし、
エミッタ濃度を小さくしても増幅度（β＝Ｉ　ｃ　／　
Ｉ　Ｂ）を大きくすることができる。このことは高速性
に関係するベース抵抗とＥ−Ｂ間容量を小さくすること
ができることを意味し、シリコン・バイポーラトランジ
スタより高速であることが理論的にも実験的にも示され
ている。

ヘテロ接合型バイポーラトランジスタの構造には、第５
図に示すメサ型と第６図に示すブレーナ型がある。

このメサ型バイポーラトランジスタ（３１）は、半絶縁
性ＧａＡｓ基板（３２）上にｎ”−ＧａＡｓより成る厚
さ５０００人のコレクタ電極取出し層（３３）　、ｎ−
ＧａＡｓより成る厚さ３０００人のコレクタ領域（３４
）　、ｐ−ＧａＡｓより成る厚さ１０００人のベース領
域（３５）、ｎ−Ａｌ１　ＧａＡｓより成る厚さ１００
０〜１５００人のエミッタ領域（３６）及びｎ”−Ｇａ
Ａｓより成る厚さ５００〜１０００人のキャップ層り３
７）が順次形成されて成る。　　（３Ｂ）はベース電極
、（３９）はエミッタ電極、（４０）はコレクタ電極、
（４２）は外部ベース領域である。このメサ型バイポー
ラトランジスタ（３１）は、外部ベース領域（４２）の
−部及びコレクタ電極取出し層。

（３３）の−部をエツチングにより露出させてその表面
に直接電極（３８）　、　　（４０）を形成し、素子間
分離も基板（３２）までエツチングすることにより行っ
ている。このようなメサ型は、試験用として単体素子を
作製する場合、短時間且つ少ない工程で作製することが
できるため有用であるが、実用的には幾つかの問題点を
有している。即ち例えば、（１）ベース電極を形成する
際、エツチングによる外部づ−大領域の露出を再現性良
（行うのは困難である、（（ｉ）素子間分離を行う際、
−段メサ構造では配線が段切れを起こす虞れがあり、段
差を分割して段切れを防止しようとすると素子寸法の増
大を招（、また（　ｉｉｉ　）コレクタ電極取出し層の
電極形成についても同様の問題点がある。従って、上述
したメサ型に伴う問題点を解決することができる、素子
表面を平坦化した所謂ブレーナ型は、実用的な半導体集
積回路（ＩＣ）としては必須の構造である。

第す図は、イオン注入技術と金属埋込み技術を駆使した
ＡｌＧａＡｓ／　ＧａＡｓブレーナ型へテロ接合バイポ
ーラトランジスタの代表的な構造である。この構造に係
るトランジスタ（４７）の製法例を簡単に説明する。半
絶縁性ＧａＡｓ基板（３２）上に順次コレクタ電極取出
し層（３３）となるｎ”−ＧａＡｓ層、コレクタ領域（
３４）となるｎ−ＧａＡｓ層、ベース領域（３５）とな
るｐ−ＧａＡｓＪｉ５ｔ、エミッタ領域（３６）となる
ｎ−Ａｊ！　ＧａＡｓ層及びキャップ層（３７）となる
ｎ−ＧａＡｓ層、ｎ”−ＧａＡｓ層をエピタキシャル成
長した後、先ず、エミッタ領域（３６）を残してｎ”−
ＧａＡｓのキャップ層（３７）をエツチング除去し、レ
ジスト又は５ｉ０２（４１）をマスクとしてＭｇをイオ
ン注入した後、アニールによって外部ベース領域（４２
）を形成する。次に、Ｂ十又はＨ＋のイオン注入によっ
て素子分離領域（４３）及びベース／コレクタ分離領域
（４４）を形成する。次にコレクタ電極形成領域の５ｔ
（ｈ　　（４１）の窓明け、トレンチ（溝部）（４５）
の形成、このトレンチ（４５）への金属（４６）の埋込
みによってトランジスタ（４７）を作製する。

〔発明が解決しようとする問題点〕

上述したブレーナ型は、メサ型と比べて優れた特徴を有
しているが、従来構造に係る場合次のような問題点があ
る。ｌ！ｐち、このブレーナ型であっても、外部ベース
領域直下のベース・コレクタ間容量が依然として存在す
るということである。高速化のため、エミッタ面積が微
細になると、逆に外部ベース領域の面積は相対的に大き
くなる。従って、エミッタ面積の縮小化に伴って、外部
ベース領域直下のベース、コレクタ間接合容量を減らす
必要が生じていた。また、外部ベース領域をイオン注入
とアニールで形成するため、外部ベース領域のシート抵
抗とベース電極との接触抵抗が充分小さくならない。更
に、Ｍｇのイオン注入により外部ベース領域を形成する
ため、ｎ−Ａｌ　ＧａＡｓ及びＧａＡｓのエミッタ濃度
を大きくすることができず、エミッタ抵抗が大きくなり
、またアニール時の拡散によって微細なエミッタサイズ
の制御性に問題が生じていた。

本発明は、上述の点に鑑み、より高速性能にすぐれたヘ
テロ接合型バイポーラトランジスタを提供するものであ
る。

〔問題点を解決するための手段〕

本発明は、化合物半導体基板（１）上にコレクタ領域（
４）、ベース領域（７）及びエミッタ領域（８）が形成
されて成るヘテロ接合型バイポーラトランジスタにおい
て、そのベース領域（７）の取出し電極部分が絶縁層（
５）上に配されて成る。

すなわち、ベース領域（７）では真性領域（ａ）より僅
かに外部にのびる部分（２６）が形成され、この部分（
２６）にベース領域の材料とは異なる良導体（１３）が
接続されると共に、絶縁層上に延長した良導体（１３）
にベース取出し電極（１８）が形成される。

〔作用〕

本発明によれば、いわゆる外部ベース部の大部分が絶縁
層（５）上に形成され、ベース領域（７）の真性領域外
の部分（２６）が小さく形成されるため、外部ベース部
でのベース・コレクタ間容量が非常に小さくなる。

また、外部ベース部の大部分が良導体（１３）で形成さ
れるので外部ベース抵抗が非常に小さくなる。従って、
ヘテロ接合型バイポーラトランジスタのより高速化が図
れる。

〔実施例〕

第１図及び第２図Ａ−Ｈを参照して本発明の１実施例を
その製法例と共に説明する。

先ず第２図Ａに示すように、半絶縁性ＧａＡｓ基板（１
）上に順次コレクタ電極取出し層（２）となる厚さ０．
６μｓのｎ”−ＧａＡｓ層（２′）及びコレクタ領域（
４）となる厚さ　０．４ｐ　ｔｓのｎ−Ｇ１Ａｓ層（４
′）をエピタキシャル成長法で形成した後、トランジス
タの真性領域（動作領域）に対応して之より僅かに広い
面積が残るようにｎ−ＧａＡｓ層（４′）をメサエッチ
ングしてコレクタ領域（４）を形成する。この場合ｎ”
−ＧａＡｓ層（２′）の−部までエツチングされるよう
に約０．５μｌの深さのエツチングを行う０次に全面に
５ｔ０２層（５）を形成した後、表面が平坦となるよう
にレジスト層（６）を形成する。

次に第２図Ｂに示すように、５ｔ（ｈとレジストとのエ
ツチング選択比が略等しくなる条件でスパッタエツチン
グを施してコレクタ領域（４）のｎ−ＧａＡｓ表面を露
出させる。

次に第２図Ｃに示すように、ベース領域（７）となるコ
レクタ領域（４）上にｐ”−ＧａＡｓ層（不純物濃度約
１０”　ｃｍ−３、厚さ０．１〜０．１５μ＋１　）　
　（７’）、エミッタ領域となるｎ−ＡＲｘＧａｔ−ｘ
ＡｓＪｉｉ　（ｘ　＝　０．３　、不純物濃度約５　Ｘ
　１０１７ｃｍ−３、厚さ約０．１５．ｃｚｍ）　　（
８’）及びキャップ層となるｎ”−ＧａＡｓ層（不純物
濃度約１０１１０ｌ９’、厚さ０．１５μｍ）（９’）
を順次エピタキシャル成長法で形成する。ＭＯＣＶＤ　
　（有機金属気相成長）法でエピタキシャル成長させる
場合、５ｉＯｚ層（５）上へのＧａの付着係数はＧａＡ
ｓより小さいため、７５０℃以上の温度ではＧａＡｓの
近傍において析出することはあまりなく、　ｎ″″−Ｇ
ａＡｓのコレクタ領域（４）上のみにエピタキシャル成
長し、図示するような構造となる。また、５ｉＣｈ層（
５）の端部とエピタキシャル成長で形成されたこれら３
層（７’）、　　（８’）。

（９′）の端部が一致する所謂セルファライン構造とな
る。しかし、条件によっては、ＡＩ　ＧａＡｓは全面に
析出することがあるので、この場合には５ｉ０２層（５
）上のＡＩ　ＧａＡｓを通常のホトリソグラフィ技術を
用いて除去する。なお、ＭＯＣＶＤ法以外のエピタキシ
ャル成長法で５Ｌ０２層も含めて全面にｐ”−ＧａＡｓ
層（７′）、ｎ−Ａｌ　ＧａＡｓ層（８′）及びｎ”　
ＧａＡｓ層（９′）が形成されたときにはこれらの層（
７’）。

（８’）、　　（９’）をＨ２ＳＯ４溶液によッテ第２
図ｃの構造となるようにエツチング除去する。

次に第２図りに示すように、エミッタ電極用の金泥を全
面に堆積した後、レジスト（１１）をマスクとして真性
領域ｆａ）が残るようにエミッタ電極用金属ｎ−Ａｊ！
　ＧａＡｓ１ｉ　（８’）及びｎ＋−ＧａＡｓ層（９′
）を選択エツチングし、すなわちベース領域（７）表面
までスパッタエツチングを施し、エミッタ領域（８）、
キャップ層（９）及びエミッタ電極（１０）を形成する
。

次に、レジスト（１１）をそのまま残した状態で全面に
厚さ約０．１μｍの５ｉ０２層（５）を形成する。

次に第２図已に示すように、ＲＩＥ　（反応性イオンエ
ツチング）によりエミッタ領域（８）の側面に５ｉ０２
の側壁部（１２）を残した後、蒸着により全面にベース
電極用の金属層（１３）を０．１〜０．２μｍの厚さに
形成する。すなわち、この金属層（１３）の−部はベー
ス領域（７）の真性領域（ａ）以外の外方にのびた部分
（２６）上に被着形成される。

次に第２図Ｆに示すように、ウェットエツチングを施す
と、側壁部（１２）横の金属層（１３）の厚さは極めて
薄いので直ぐに溶出する。この後、ＨＦを使用してウェ
ットエツチングを施し、側壁部（１２）の５１０２の一
部分と共にレジスト層（１１）をリフトオフする。

次に第２図Ｇに示すように、金属層（１３）を所要のパ
ターンにエツチングする。トランジスタ素子の部分では
外部ベース部に対応した長さの金属層（１３）が残る。

しかる後、主面に厚さ０．６μ冑の５ｉ０２層（５）を
形成し、更にレジスト層（６）を形成して表面を平坦化
する。この後、コレクタ電極形成領域の窓開けを行い、
ＲＩＥでコレクタ電極取出し層（２）に達するトレンチ
（溝部）　　（１５）を形成した後、コレクタ電極形成
用の金属（１６）を蒸着する。

次に第２図Ｈに示すように、リフトオフ法により、レジ
スト層（６）と共にその上の不要の金属（１６）を除去
してコレクタ電極（１７）を形成する０次いで同様の方
法でベース領域（７）シたがってその部分（２６）に接
続された外部ベース部の金属層（１３）に接続するベー
ス電極（１８）を形成する。次に素子形成領域をレジス
トで覆いＢ十又はＨ＋のイオン注入によって素子分離領
域（１９）を形成する。

この後、レジストを全面に塗布し直して表面を平坦にし
た後、スパッタリングでエミッタ電極（１０）が露出す
るまで平坦にエツチングして本実施例に係るヘテロ接合
型バイポーラトランジスタ（２０）を得る。

第１図は、このバイポーラトランジスタ（２０）の拡大
断面図を示す、このバイポーラトランジスタ（２０）に
おいては、コレクタ領域（４）、ベース領域（７）及び
エミッタ領域（８）が形成され、特にベース領域（７）
の外部ベース部に属する部分（２６）は非常に小面積に
形成され、この部分（２６）に接続する金属層（１３）
が外部ベース部に延長して形成される。そして、この金
属Ｊｉｉ（１３）は５１０２層（５）中に埋め込まれた
状態で延長形成され、この金属層（１３）の端部にベー
ス電極（１８）が形成される。

金属層（１３）は他部において他素子間の配線、電源ラ
イン等として形成される。

このバイポーラトランジスタ（２０）によれば、ベース
電極（１日）を取り出すためのいわゆる外部ベース部が
主として金属層（１３）で形成され、その直下に５ｉ０
２層（５）が存在するため、外部ベース部直下のベース
・コレクタ間容量は非常に小さくなる。また外部ベース
部が金属Ｆｉ（１３）で形成されるので、ベース領域（
７）とベース電極（１日）間の外部ベース抵抗は非常に
小さくなり、且つベース電極（１８）との接触抵抗も小
さくなる。又、外部ベース部は主として金属層（１３）
で形成され、従来のようにイオン注入、アニールで形成
されないため、ｎ−Ａｉ！　ＧａＡｓのエミッタ濃度を
上げることができるのでエミッタ抵抗が小さくなる。さ
らにエミッタ領域（８）及びキャップ層（９）は側壁が
３１０２層（５）で規制されていわゆる選択エピタキシ
ャル成長により形成されるので、エミッタ面積の制御性
がよく、微細面積のエミッタ領域（８）が形成される。

また、表面の完全な平坦化が得られる。従って、高速性
能にすぐれたプレーナ型へテロ接合バイポーラトランジ
スタが得られる。また、ベース電極取出しに供する金属
層（１３）が５ｉ０２Ｊｉｉ（５）中に埋め込まれた構
造となっているので、トランジスタ以外の領域では金属
層（１３）が配線用線路又は電源ライン用として利用す
ることができる。このことはへテロ接合バイポーラトラ
ンジスタの速度性能に直接関係しないが、ＩＣ作製上に
大きな利益がある。

第３図に上記実施例と同様にして作製したベテ口接合型
バイポーラトランジスタ（２０）を用いた半導体集積回
路（２１）の１例を示す、第４図はその等価回路図であ
る。ここでは、前段のトランジスタ（２８）のコレクタ
が後段のトランジスタ（２０）のベースに接続され、後
段のトランジスタ（２０）のコレクタはｐ”−ＧａＡｓ
より成る負荷抵抗素子（２４）に接続され、そして負荷
抵抗素子（２４）の他端は内部で電源線（Ｖｃｃ）　　
（２５）に接続されて成る。

図示するように、表面にはコレクタ電極（２２）　。

（１７）　、ベース電極（１８）及びエミッタ電極（１
０）が露出しているだけであり、配線は全く表れていな
い、このため、従来構造に係る場合、配線が複雑になり
、線路長も長くなるという問題点があったが、本発明に
よればランダムロジック回路であっても表面に付加すべ
き配線が簡単になり、従って配線長も短くなる。また、
本発明に係るバイポーラトランジスタはメモリのような
規則回路に用いても非常に有用である。

〔発明の効果〕

本発明によれば、ベース領域の取出し電極部分が絶縁層
上に配されているため、いわゆる外部ベース部における
ベース・コレクタ間の容量は非常に小さくなる。また、
外部ベース部は主として半導体と異なる良導体が形成さ
れているため、取出し外部ベース抵抗を小さくできる。

従って本発明に係るヘテロ接合型バイポーラトランジス
タは、超高速用半導体装置として従来のへテロ接合型バ
イポーラトランジスタと比べて格段の性能向上が期待で
きる。

【図面の簡単な説明】

第１図は本発明によるヘテロ接合型バイポーラトランジ
スタの実施例を示す断面図、第２図Ａ〜Ｈは実施例の工
程図、第３図は池の実施例の断面図、第４図はその等価
回路図、第５図及び第６図は従来例の断面図である。 （１）はＧａＡｓ基板、（４）はコレクタ領域、（７）
はベース領域、（８）はエミッタ領域、（１３）は金属
配線、（１８）はベース電極である。 第２図 第２図 第２図 従来例の断面図 第５図 従来ｆＩｊの断蜀図 第６図

Claims (1)

1. 【特許請求の範囲】 化合物半導体基板上にコレクタ領域、ベース領域及びエ
   ミッタ領域が形成されて成るヘテロ接合型バイポーラト
   ランジスタにおいて、 上記ベース領域の取出し電極部分が絶縁層上に配されて
   成ることを特徴とするヘテロ接合型バイポーラトランジ
   スタ。