JPH09246281A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH09246281A JPH09246281A JP5735796A JP5735796A JPH09246281A JP H09246281 A JPH09246281 A JP H09246281A JP 5735796 A JP5735796 A JP 5735796A JP 5735796 A JP5735796 A JP 5735796A JP H09246281 A JPH09246281 A JP H09246281A
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- collector
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- emitter
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Abstract
(57)【要約】
【課題】 ベース電極下のコレクタ層をエッチング除去
することにより外部コレクタ容量を低減する構造のＨＢ
Ｔにおいて、従来はベース層を残していたために高い電
流増幅率の素子が得られていなかった。 【解決手段】 ベース電極３２下のコレクタ層２５をエ
ッチング除去する際にベース電極３２を被覆した有機樹
脂３４をマスクとしてベース層２６の一部もエッチング
除去することにより、最大発振周波数、電流増幅率、プ
ロセス制御性などの向上を計る。
することにより外部コレクタ容量を低減する構造のＨＢ
Ｔにおいて、従来はベース層を残していたために高い電
流増幅率の素子が得られていなかった。 【解決手段】 ベース電極３２下のコレクタ層２５をエ
ッチング除去する際にベース電極３２を被覆した有機樹
脂３４をマスクとしてベース層２６の一部もエッチング
除去することにより、最大発振周波数、電流増幅率、プ
ロセス制御性などの向上を計る。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタ（以下ＨＢＴと略記する）に関する。
ラトランジスタ（以下ＨＢＴと略記する）に関する。
【０００２】
【従来の技術】ＨＢＴの動作速度を示す基準として、遮
断周波数ｆr と最大発振周波数ｆmaxがある。これらは
次式
断周波数ｆr と最大発振周波数ｆmaxがある。これらは
次式
【数１】 の関係で結ばれている。ここで、Ｒb はベース抵抗、Ｃ
C はコレクタ容量である。ｆT 一定の時、コレクタ容量
を低減することにより、ｆmax を向上することができ
る。コレクタ容量ＣC は、 ＣC ＝Ｃi ＋Ｃex と、真性コレクタ容量Ｃi と外部コレクタ容量Ｃexとの
和で表される。真性容量Ｃi は層構造により決定される
のに対し、外部容量Ｃexはプロセスにより低減可能であ
る。
C はコレクタ容量である。ｆT 一定の時、コレクタ容量
を低減することにより、ｆmax を向上することができ
る。コレクタ容量ＣC は、 ＣC ＝Ｃi ＋Ｃex と、真性コレクタ容量Ｃi と外部コレクタ容量Ｃexとの
和で表される。真性容量Ｃi は層構造により決定される
のに対し、外部容量Ｃexはプロセスにより低減可能であ
る。
【０００３】従来より、ベース電極下のコレクタ層をエ
ッチングにより除去し、この外部コレクタ容量を低減
し、ｆmax を向上させる試みがなされている。図４にそ
の一例を示す。これは、ＩｎＰ／ＩｎＧａＡｓダブルヘ
テロ接合バイポーラトランジスタ（ＤＨＢＴ）の場合で
ある。エミッタ層およびコレクタ層はＩｎＰ、ベース層
はＩｎＧａＡｓで構成されている。従来、ベース電極下
部のコレクタ層をエッチング除去するためには、ベース
層とコレクタ層との間でエッチングの選択性がある材料
である必要があった。すなわち、コレクタ層をエッチン
グするときに用いる塩酸系のエッチャントではＩｎＧａ
Ａｓベース層はエッチングされない。ところが、選択エ
ッチングを用いるために、このようにダブルヘテロ構造
にすると、ベース・コレクタ界面の伝導帯に障壁が生じ
る。これにより、ベース層からコレクタ層に伝導するキ
ャリアの走行を阻害してしまう。すなわち、高バイアス
時にコレクタ電流が流れにくくなってしまう、という欠
点が生じる。
ッチングにより除去し、この外部コレクタ容量を低減
し、ｆmax を向上させる試みがなされている。図４にそ
の一例を示す。これは、ＩｎＰ／ＩｎＧａＡｓダブルヘ
テロ接合バイポーラトランジスタ（ＤＨＢＴ）の場合で
ある。エミッタ層およびコレクタ層はＩｎＰ、ベース層
はＩｎＧａＡｓで構成されている。従来、ベース電極下
部のコレクタ層をエッチング除去するためには、ベース
層とコレクタ層との間でエッチングの選択性がある材料
である必要があった。すなわち、コレクタ層をエッチン
グするときに用いる塩酸系のエッチャントではＩｎＧａ
Ａｓベース層はエッチングされない。ところが、選択エ
ッチングを用いるために、このようにダブルヘテロ構造
にすると、ベース・コレクタ界面の伝導帯に障壁が生じ
る。これにより、ベース層からコレクタ層に伝導するキ
ャリアの走行を阻害してしまう。すなわち、高バイアス
時にコレクタ電流が流れにくくなってしまう、という欠
点が生じる。
【０００４】また、従来技術によるコレクタ容量低減を
狙ったＨＢＴは、図４に示されるように真性エミッタ領
域・コレクタ領域の面積に比べて、ベース領域の面積が
大きい。このような構造では、外部ベース領域に注入さ
れた少数キャリアは、外部ベース領域下部にコレクタ空
乏層による電界が存在しないため、コレクタ層に引き抜
かれることを得ず、ベース層中で、再結合してしまう。
結果として、電流増幅率が低下してしまうという問題が
あった。
狙ったＨＢＴは、図４に示されるように真性エミッタ領
域・コレクタ領域の面積に比べて、ベース領域の面積が
大きい。このような構造では、外部ベース領域に注入さ
れた少数キャリアは、外部ベース領域下部にコレクタ空
乏層による電界が存在しないため、コレクタ層に引き抜
かれることを得ず、ベース層中で、再結合してしまう。
結果として、電流増幅率が低下してしまうという問題が
あった。
【０００５】
【発明が解決しようとする課題】以上のように、電流増
幅率を保ち、コレクタ電流のコンダクタンスが大きく、
なおかつ高速動作するＨＢＴは、未だに得られていな
い。
幅率を保ち、コレクタ電流のコンダクタンスが大きく、
なおかつ高速動作するＨＢＴは、未だに得られていな
い。
【０００６】本発明は、上記の点を鑑みなされたもの
で、電流増幅率・コレクタ電流のコンダクタンスを保ち
つつ、最大発振周波数を飛躍的に向上させ、なおかつ制
御性良く、歩留まり良く作製することができるヘテロ接
合バイポーラトランジスタを提供することを目的とす
る。
で、電流増幅率・コレクタ電流のコンダクタンスを保ち
つつ、最大発振周波数を飛躍的に向上させ、なおかつ制
御性良く、歩留まり良く作製することができるヘテロ接
合バイポーラトランジスタを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は図１に示すように、エミッタ層上に形成さ
れたベース電極周囲を有機樹脂が覆っており、ベース電
極が形成されているエミッタ層下のベース層及びコレク
タ層が除去された構造になっていることを特徴とする。
に、本発明は図１に示すように、エミッタ層上に形成さ
れたベース電極周囲を有機樹脂が覆っており、ベース電
極が形成されているエミッタ層下のベース層及びコレク
タ層が除去された構造になっていることを特徴とする。
【０００８】即ち本発明に係るＨＢＴは、基板上に順次
積層して形成されたコレクタコンタクト層、コレクタ
層、前記コレクタ層上にこのコレクタ層側への突出部を
有し該突出部で前記コレクタ層に積層形成されたベース
層と、前記ベース層に形成されたベース電極と、前記ベ
ース層上にその突出部に対応した部位に積層して形成さ
れたエミッタ層と、前記エミッタ層上に形成されたエミ
ッタコンタクト層とを具備したことを特徴とする。ま
た、基板上に順次積層して形成されたコレクタコンタク
ト層、コレクタ層、前記コレクタ層上にこのコレクタ層
側への突出部を有し該突出部で前記コレクタ層に積層す
るとともにこれよりひさし状の張出し部を備えたベース
層と、前記ベース層上にこの突出部に対応した部位に積
層して形成されたエミッタ層と、前記エミッタ層上に形
成されたエミッタコンタクト層とを具備したことを特徴
とする。さらに上記各々について、ベース電極上に有機
樹脂を有することを特徴とするものである。
積層して形成されたコレクタコンタクト層、コレクタ
層、前記コレクタ層上にこのコレクタ層側への突出部を
有し該突出部で前記コレクタ層に積層形成されたベース
層と、前記ベース層に形成されたベース電極と、前記ベ
ース層上にその突出部に対応した部位に積層して形成さ
れたエミッタ層と、前記エミッタ層上に形成されたエミ
ッタコンタクト層とを具備したことを特徴とする。ま
た、基板上に順次積層して形成されたコレクタコンタク
ト層、コレクタ層、前記コレクタ層上にこのコレクタ層
側への突出部を有し該突出部で前記コレクタ層に積層す
るとともにこれよりひさし状の張出し部を備えたベース
層と、前記ベース層上にこの突出部に対応した部位に積
層して形成されたエミッタ層と、前記エミッタ層上に形
成されたエミッタコンタクト層とを具備したことを特徴
とする。さらに上記各々について、ベース電極上に有機
樹脂を有することを特徴とするものである。
【０００９】本発明によれば、ベース電極下のコレクタ
層がエッチング等により、除去された構造となってい
る。コレクタ容量は、ベース層とコレクタ層との間で形
成されるキャパシター幅で決定される。上で記述した通
り、コレクタ容量は、真性領域の真性コレクタ容量と、
ベース電極下の外部コレクタ容量とに分けられる。それ
に対して、外部コレクタ容量はプロセスにより、低減可
能なものである。真性コレクタ容量は、材料・層のドー
ピング濃度により決定されるものである。真性領域の面
積をＳi 、外部領域の面積をＳex、真性領域でのコレク
タ空乏層幅をｄi、外部領域でのコレクタ空乏層幅をｄe
x、真性領域の誘電率をεi 、外部領域での誘電率をεe
xとする。全コレクタ容量Ｃtotal は、真性コレクタ容
量Ｃi と外部コレクタ容量Ｃexとの和として、
層がエッチング等により、除去された構造となってい
る。コレクタ容量は、ベース層とコレクタ層との間で形
成されるキャパシター幅で決定される。上で記述した通
り、コレクタ容量は、真性領域の真性コレクタ容量と、
ベース電極下の外部コレクタ容量とに分けられる。それ
に対して、外部コレクタ容量はプロセスにより、低減可
能なものである。真性コレクタ容量は、材料・層のドー
ピング濃度により決定されるものである。真性領域の面
積をＳi 、外部領域の面積をＳex、真性領域でのコレク
タ空乏層幅をｄi、外部領域でのコレクタ空乏層幅をｄe
x、真性領域の誘電率をεi 、外部領域での誘電率をεe
xとする。全コレクタ容量Ｃtotal は、真性コレクタ容
量Ｃi と外部コレクタ容量Ｃexとの和として、
【数２】 と表される。
【００１０】まず、外部コレクタ領域に対して、全く策
を講じない場合、全コレクタ容量は、
を講じない場合、全コレクタ容量は、
【数３】 となる。本発明のように、外部コレクタ領域をエッチン
グにより除去した構造とすると、
グにより除去した構造とすると、
【数４】 となる。このとき、外部コレクタ容量は、全く容量低減
策をとっていないときに比べて、εo ｄex／（εGaAs
ｄ）倍になる。ここで、誘電率の比だけを考えても、Ｇ
ａＡｓと真空の比が１／１３であり大幅なコレクタ容量
低減を図ることができる。この傾向は、エミッタサイズ
を小さくした場合に更に顕著になる。エミッタ幅が１μ
ｍ、１μｍ幅のベースがエミッタ両側に配置されている
構造の場合、Ｓi ／Ｓex＝１／２となる。コレクタ層が
真性領域でも完全に空乏化している極端な場合を考えて
も、全コレクタ容量は、全く容量低減策を講じていない
場合に比べて、１５／３９と約１／３に低減することが
できる。このとき、最大発振周波数ｆmax は、１．６倍
に向上する。
策をとっていないときに比べて、εo ｄex／（εGaAs
ｄ）倍になる。ここで、誘電率の比だけを考えても、Ｇ
ａＡｓと真空の比が１／１３であり大幅なコレクタ容量
低減を図ることができる。この傾向は、エミッタサイズ
を小さくした場合に更に顕著になる。エミッタ幅が１μ
ｍ、１μｍ幅のベースがエミッタ両側に配置されている
構造の場合、Ｓi ／Ｓex＝１／２となる。コレクタ層が
真性領域でも完全に空乏化している極端な場合を考えて
も、全コレクタ容量は、全く容量低減策を講じていない
場合に比べて、１５／３９と約１／３に低減することが
できる。このとき、最大発振周波数ｆmax は、１．６倍
に向上する。
【００１１】ベース層を完全に残し、外部コレクタ領域
を完全にエッチングにより除去した場合に対する本発明
の優位点について説明する。
を完全にエッチングにより除去した場合に対する本発明
の優位点について説明する。
【００１２】エミッタからベースに注入された少数キャ
リアは拡散によりベース層中を走行し、ベース・コレク
タ界面に到達すると、コレクタ空乏界の電界により加速
され、コレクタコンタクト層に達する。ところが、従来
技術による構造の場合、ベース層走行中に真性領域から
外部領域に拡散した少数キャリアは、対応するコレクタ
層が存在しないため、すべてベース層中で多数キャリア
である正孔と再結合してしまう。ベース層中での少数キ
ャリアライフタイムが大きく、エッチング表面での再結
合速度が充分小さいものとすると、外部領域での再結合
電流は、ほぼ外部ベース領域の体積に比例することにな
る。したがって、外部領域のコレクタ層をエッチング除
去する際に、外部ベース領域もエッチング除去した方
が、再結合電流は小さく、結果として電流増幅率が大き
くなる。
リアは拡散によりベース層中を走行し、ベース・コレク
タ界面に到達すると、コレクタ空乏界の電界により加速
され、コレクタコンタクト層に達する。ところが、従来
技術による構造の場合、ベース層走行中に真性領域から
外部領域に拡散した少数キャリアは、対応するコレクタ
層が存在しないため、すべてベース層中で多数キャリア
である正孔と再結合してしまう。ベース層中での少数キ
ャリアライフタイムが大きく、エッチング表面での再結
合速度が充分小さいものとすると、外部領域での再結合
電流は、ほぼ外部ベース領域の体積に比例することにな
る。したがって、外部領域のコレクタ層をエッチング除
去する際に、外部ベース領域もエッチング除去した方
が、再結合電流は小さく、結果として電流増幅率が大き
くなる。
【００１３】ところで、このようにベース層をともにエ
ッチングにより除去した場合には、ベース抵抗の上昇が
懸念される。ベースのコンタクト抵抗率をρc 、ベース
層のシート抵抗をＲs とすると、ベース電流は、エミッ
タメサよりのベース電極端から有効長
ッチングにより除去した場合には、ベース抵抗の上昇が
懸念される。ベースのコンタクト抵抗率をρc 、ベース
層のシート抵抗をＲs とすると、ベース電流は、エミッ
タメサよりのベース電極端から有効長
【数５】 の領域を流れる。ρc ＝１０-7Ω・ｃｍ2 、Ｒs ＝５０
０Ω／□という典型的な場合、この有効長はｌ＝０．１
４μｍとなる。即ち、ベース電極下部のベース層の内、
エミッタメサよりのベース電極端から有効長０．１４μ
ｍを残しておけば、ベース層をエッチング除去してしま
ってもベース抵抗に有意な上昇は見られない。
０Ω／□という典型的な場合、この有効長はｌ＝０．１
４μｍとなる。即ち、ベース電極下部のベース層の内、
エミッタメサよりのベース電極端から有効長０．１４μ
ｍを残しておけば、ベース層をエッチング除去してしま
ってもベース抵抗に有意な上昇は見られない。
【００１４】このように、本発明によれば、外部コレク
タ容量を低減することにより、高周波特性を向上させる
ことができると同時に、再結合電流を低減し、電流増幅
率を向上させることができる。
タ容量を低減することにより、高周波特性を向上させる
ことができると同時に、再結合電流を低減し、電流増幅
率を向上させることができる。
【００１５】
【発明の実施の形態】本発明をＩｎＧａＰ／ＧａＡｓ系
ＨＢＴを用いたエミッタトップＮｐｎ型トランジスタに
適用した第一の実施形態について図面を参照し説明す
る。
ＨＢＴを用いたエミッタトップＮｐｎ型トランジスタに
適用した第一の実施形態について図面を参照し説明す
る。
【００１６】図１は、本発明の第一の実施形態を示すＨ
ＢＴの断面図である。半絶縁性ＧａＡｓ基板２１に順
次、ｎ+ 型ＧａＡｓコレクタコンタクト層２２、ｎ+ 型
ＩｎＧａＰエッチング停止層２３、ｎ+ 型ＧａＡｓ層２
４、ｉ型ＧａＡｓコレクタ層２５、ｐ+ 型ＧａＡｓベー
ス層２６、ｎ型Ｉｎ0.5 Ｇａ0.5 Ｐエミッタ層２７、ｎ
型ＧａＡｓ層２８、ｎ型Ｉｎy Ｇａ1-y Ａｓ層２９、ｎ
+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層３０を
エピタキャル成長した層構造となっている。
ＢＴの断面図である。半絶縁性ＧａＡｓ基板２１に順
次、ｎ+ 型ＧａＡｓコレクタコンタクト層２２、ｎ+ 型
ＩｎＧａＰエッチング停止層２３、ｎ+ 型ＧａＡｓ層２
４、ｉ型ＧａＡｓコレクタ層２５、ｐ+ 型ＧａＡｓベー
ス層２６、ｎ型Ｉｎ0.5 Ｇａ0.5 Ｐエミッタ層２７、ｎ
型ＧａＡｓ層２８、ｎ型Ｉｎy Ｇａ1-y Ａｓ層２９、ｎ
+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層３０を
エピタキャル成長した層構造となっている。
【００１７】ここで例えば、ｎ+ 型ＧａＡｓコレクタコ
ンタクト層２２は５００ｎｍ、Ｓｎ濃度１×１０19ｃｍ
-3、ｎ+ 型ＩｎＧａＰエッチング停止層２３は５ｎｍ、
Ｓｎ濃度１×１０19ｃｍ-3、ｎ+ 型ＧａＡｓ層２４は１
００ｎｍ、Ｓｎ濃度１×１０19ｃｍ-3、ｉ型ＧａＡｓコ
レクタ層２５は２００ｎｍ、ｐ+ 型ＧａＡｓベース層２
６は５０ｎｍ、Ｃ濃度１×１０20ｃｍ-3、ｎ型Ｉｎ0.5
Ｇａ0.5 Ｐエミッタ層２７は３０ｎｍ、Ｓｎ濃度１×１
０18ｃｍ-3、ｎ型ＧａＡｓ層２８は１０ｎｍ、Ｓｎ濃度
５×１０18ｃｍ-3、ｎ型Ｉｎx Ｇａ1-x Ａｓ層２９は５
０ｎｍ、Ｓｎ濃度３×１０19ｃｍ-3、ｎ+ 型Ｉｎ0.5 Ｇ
ａ0.5 Ａｓエミッタコンタクト層３０は５０ｎｍ、Ｓｎ
濃度３×１０19ｃｍ-3とする。
ンタクト層２２は５００ｎｍ、Ｓｎ濃度１×１０19ｃｍ
-3、ｎ+ 型ＩｎＧａＰエッチング停止層２３は５ｎｍ、
Ｓｎ濃度１×１０19ｃｍ-3、ｎ+ 型ＧａＡｓ層２４は１
００ｎｍ、Ｓｎ濃度１×１０19ｃｍ-3、ｉ型ＧａＡｓコ
レクタ層２５は２００ｎｍ、ｐ+ 型ＧａＡｓベース層２
６は５０ｎｍ、Ｃ濃度１×１０20ｃｍ-3、ｎ型Ｉｎ0.5
Ｇａ0.5 Ｐエミッタ層２７は３０ｎｍ、Ｓｎ濃度１×１
０18ｃｍ-3、ｎ型ＧａＡｓ層２８は１０ｎｍ、Ｓｎ濃度
５×１０18ｃｍ-3、ｎ型Ｉｎx Ｇａ1-x Ａｓ層２９は５
０ｎｍ、Ｓｎ濃度３×１０19ｃｍ-3、ｎ+ 型Ｉｎ0.5 Ｇ
ａ0.5 Ａｓエミッタコンタクト層３０は５０ｎｍ、Ｓｎ
濃度３×１０19ｃｍ-3とする。
【００１８】前記図１に示したＨＢＴを製造するにはま
ず、減圧ＭＯＣＶＤ法、ＭＢＥ法、ＣＢＥ法（Chemical
Beam Epitaxy 法）、ＡＬＥ法（Atomic Layer Epitaxy
法）等を用いて、図２に示すように、ＧａＡｓ基板２１
上に、ＧａＡｓ層２２、ＩｎＧａＰ層２３、ＧａＡｓ層
２４、２５、２６、ＩｎＧａＰ層２７、ＧａＡｓ層２
８、ＩｎＧａＡｓ層２９、３０を形成する。ここで、ｎ
型ドーパントとしては、ＳｎのほかＳｉやＴｅ、ｐ型ド
ーパントとしては、Ｃ、Ｂｅ、Ｚｎ等が用いられる。
ず、減圧ＭＯＣＶＤ法、ＭＢＥ法、ＣＢＥ法（Chemical
Beam Epitaxy 法）、ＡＬＥ法（Atomic Layer Epitaxy
法）等を用いて、図２に示すように、ＧａＡｓ基板２１
上に、ＧａＡｓ層２２、ＩｎＧａＰ層２３、ＧａＡｓ層
２４、２５、２６、ＩｎＧａＰ層２７、ＧａＡｓ層２
８、ＩｎＧａＡｓ層２９、３０を形成する。ここで、ｎ
型ドーパントとしては、ＳｎのほかＳｉやＴｅ、ｐ型ド
ーパントとしては、Ｃ、Ｂｅ、Ｚｎ等が用いられる。
【００１９】次に、全面にパッシベーション膜としてシ
リコン酸化膜を堆積する。まず、最初にプロトンイオン
注入により素子間分離領域３５を形成する。さらに、こ
のウェハ上にフォトレジストでベース電極取り出し用の
エッチングのためのマスクパターンを形成し、それを用
いてシリコン酸化膜をエッチング後、半導体層のエッチ
ングを行う。このエッチングは例えばリン酸系のエッチ
ャントでエッチングすると、ＩｎＧａＰ層２７表面でエ
ッチングは自動的に停止する。
リコン酸化膜を堆積する。まず、最初にプロトンイオン
注入により素子間分離領域３５を形成する。さらに、こ
のウェハ上にフォトレジストでベース電極取り出し用の
エッチングのためのマスクパターンを形成し、それを用
いてシリコン酸化膜をエッチング後、半導体層のエッチ
ングを行う。このエッチングは例えばリン酸系のエッチ
ャントでエッチングすると、ＩｎＧａＰ層２７表面でエ
ッチングは自動的に停止する。
【００２０】上記選択エッチングにより、ＩｎＧａＰ層
２７表面を露出後、続いてベース電極Ｐｔ／Ｔｉ／Ｐｔ
／Ａｕをウェハ全面に真空蒸着し、その後フォトレジス
トを除去する、いわゆるリフトオフ法によってベース電
極３２をＵ溝の底部に形成する。次に、ベース電極とエ
ミッタ電極間の絶縁層を形成するため、基板表面全体に
ポリイミド樹脂のプレポリマー溶液をスピンコート法に
より塗布し、全面にポリイミド樹脂３４を形成する。次
にＲＩＥ法等により、Ｕ溝内のベース電極３２上のみに
ポリイミド樹脂３４を残すように全面のポリイミド樹脂
３４をエッチングした後、２５０℃程度まで段階的に昇
温することにより、ポリイミドを熱硬化させる。エミッ
タ領域を保護するようにレジストをパターニングする。
２７表面を露出後、続いてベース電極Ｐｔ／Ｔｉ／Ｐｔ
／Ａｕをウェハ全面に真空蒸着し、その後フォトレジス
トを除去する、いわゆるリフトオフ法によってベース電
極３２をＵ溝の底部に形成する。次に、ベース電極とエ
ミッタ電極間の絶縁層を形成するため、基板表面全体に
ポリイミド樹脂のプレポリマー溶液をスピンコート法に
より塗布し、全面にポリイミド樹脂３４を形成する。次
にＲＩＥ法等により、Ｕ溝内のベース電極３２上のみに
ポリイミド樹脂３４を残すように全面のポリイミド樹脂
３４をエッチングした後、２５０℃程度まで段階的に昇
温することにより、ポリイミドを熱硬化させる。エミッ
タ領域を保護するようにレジストをパターニングする。
【００２１】次に、レジスト及びベース電極上のポリイ
ミドをマスクとして、パッシベーション膜であるシリコ
ン酸化膜をエッチングにより除去する。続いて、ポリイ
ミドをマスクにしてＩｎＧａＰ層２７をエッチングし、
ポリイミドパターンをＩｎＧａＰ層２７に転写する。こ
こでエッチャントは、例えば塩酸系を用いることによ
り、エッチングはＧａＡｓベース層２６表面で自動的に
停止する。但し、このときのエッチングにおけるサイド
エッチ量は、ベース電極が露出しないよう制御する必要
がある。
ミドをマスクとして、パッシベーション膜であるシリコ
ン酸化膜をエッチングにより除去する。続いて、ポリイ
ミドをマスクにしてＩｎＧａＰ層２７をエッチングし、
ポリイミドパターンをＩｎＧａＰ層２７に転写する。こ
こでエッチャントは、例えば塩酸系を用いることによ
り、エッチングはＧａＡｓベース層２６表面で自動的に
停止する。但し、このときのエッチングにおけるサイド
エッチ量は、ベース電極が露出しないよう制御する必要
がある。
【００２２】更に、ポリイミドパターンが転写されたＩ
ｎＧａＰ層２７をマスクとして、ＧａＡｓ層２６、２
５、２４をエッチングする。深さ方向のエッチングは、
ＩｎＧａＰエッチング停止層２３により、自動的に停止
する。従って、サイドエッチ量は、深さ方向のエッチン
グ量とは独立に制御可能である。このエッチングによ
り、ベース電極下部のベース電極及びコレクタ層を除去
することにより、外部コレクタ容量の低減が可能にな
る。このプロセスの特長は、コレクタ層をエッチング除
去する際に、ポリイミドマスクパターンを転写したエミ
ッタ層をマスクにして選択エッチングすることにより、
ベース電極をエッチング中に決して露出させない工程に
なっていることである。電極がエッチャントに暴露しな
いため、エッチングの「電極効果」に伴う異常エッチン
グが起こる心配がなく、制御性良く、再現性良く図１の
構造を実現することができる。
ｎＧａＰ層２７をマスクとして、ＧａＡｓ層２６、２
５、２４をエッチングする。深さ方向のエッチングは、
ＩｎＧａＰエッチング停止層２３により、自動的に停止
する。従って、サイドエッチ量は、深さ方向のエッチン
グ量とは独立に制御可能である。このエッチングによ
り、ベース電極下部のベース電極及びコレクタ層を除去
することにより、外部コレクタ容量の低減が可能にな
る。このプロセスの特長は、コレクタ層をエッチング除
去する際に、ポリイミドマスクパターンを転写したエミ
ッタ層をマスクにして選択エッチングすることにより、
ベース電極をエッチング中に決して露出させない工程に
なっていることである。電極がエッチャントに暴露しな
いため、エッチングの「電極効果」に伴う異常エッチン
グが起こる心配がなく、制御性良く、再現性良く図１の
構造を実現することができる。
【００２３】その後、コレクタ電極形成のパターニング
をし、ｎ+ 型ＩｎＧａＰ層２３上にＡｕＧｅ／Ｎｉ／Ｔ
ｉ／Ａｕを蒸着後、さらに３７０℃程度の熱処理により
アロイを行うことにより、コレクタ電極３３を形成す
る。この工程は、ｎ+ 型ＩｎＧａＰ層２３をエッチング
してｎ+ 型ＧａＡｓ層コレクタコンタクト層２２を露出
させてからコレクタ電極金属を蒸着しても良い。
をし、ｎ+ 型ＩｎＧａＰ層２３上にＡｕＧｅ／Ｎｉ／Ｔ
ｉ／Ａｕを蒸着後、さらに３７０℃程度の熱処理により
アロイを行うことにより、コレクタ電極３３を形成す
る。この工程は、ｎ+ 型ＩｎＧａＰ層２３をエッチング
してｎ+ 型ＧａＡｓ層コレクタコンタクト層２２を露出
させてからコレクタ電極金属を蒸着しても良い。
【００２４】その後フォトリソグラフィにより図１に示
すようにパターニングし、シリコン酸化膜を除去後、Ｔ
ｉ／Ｐｔ／Ａｕを真空蒸着し、エミッタ電極３１を形成
する。この工程ではエミッタ電極形成用のコンタクトホ
ール開口は自己整合的に形成され、エミッタ面積の小面
積化が可能で、高周波動作に適した構造となる。なお、
ｐ+ 型ＧａＡｓベース層２６においてｐ型濃度に勾配を
設けて、少数キャリアを加速させる構造にすると動作の
高速化を進めることが可能である。また、ｐ+型ＧａＡ
ｓベース層２６のかわりに、ｐ+ 型Ｉｎx Ｇａ1-x Ａｓ
ベース層を用いてもよい。この場合、Ｉｎ組成比ｘは、
０〜０．１が望ましい。また、コレクタ層２５側からエ
ミッタ層２７側にかけて徐々にＩｎ組成比がｘ＝０．１
→０と小さくなるｐ+ 型Ｉｎx Ｇａ1-x Ａｓ層は更に望
ましい。ＩｎＧａＡｓベースとすることで、通電により
発生した転位の増殖が妨げられ、さらに素子の信頼性が
向上する。また、ベース接触抵抗も低減され、更に最大
発振周波数ｆmax が向上する。
すようにパターニングし、シリコン酸化膜を除去後、Ｔ
ｉ／Ｐｔ／Ａｕを真空蒸着し、エミッタ電極３１を形成
する。この工程ではエミッタ電極形成用のコンタクトホ
ール開口は自己整合的に形成され、エミッタ面積の小面
積化が可能で、高周波動作に適した構造となる。なお、
ｐ+ 型ＧａＡｓベース層２６においてｐ型濃度に勾配を
設けて、少数キャリアを加速させる構造にすると動作の
高速化を進めることが可能である。また、ｐ+型ＧａＡ
ｓベース層２６のかわりに、ｐ+ 型Ｉｎx Ｇａ1-x Ａｓ
ベース層を用いてもよい。この場合、Ｉｎ組成比ｘは、
０〜０．１が望ましい。また、コレクタ層２５側からエ
ミッタ層２７側にかけて徐々にＩｎ組成比がｘ＝０．１
→０と小さくなるｐ+ 型Ｉｎx Ｇａ1-x Ａｓ層は更に望
ましい。ＩｎＧａＡｓベースとすることで、通電により
発生した転位の増殖が妨げられ、さらに素子の信頼性が
向上する。また、ベース接触抵抗も低減され、更に最大
発振周波数ｆmax が向上する。
【００２５】図３にこのようにして作製したＨＢＴの典
型的な電流増幅率特性を実線で示す。比較として従来例
によるＩｎＰ／ＩｎＧａＡｓ ＤＨＢＴの特性も併せて
破線で示している。従来例に比べて、電流増幅率が向上
していることが分かる。これは、ベース電極下部のベー
ス層がエッチング除去されることにより、外部ベース層
での再結合によるベース電流が減少したことによる。ま
た、本発明では、ダブルヘテロ構造にする必要がないた
め、従来技術のダブルヘテロ構造に比べて、高バイアス
時のコレクタ電流が大きくなっている。
型的な電流増幅率特性を実線で示す。比較として従来例
によるＩｎＰ／ＩｎＧａＡｓ ＤＨＢＴの特性も併せて
破線で示している。従来例に比べて、電流増幅率が向上
していることが分かる。これは、ベース電極下部のベー
ス層がエッチング除去されることにより、外部ベース層
での再結合によるベース電流が減少したことによる。ま
た、本発明では、ダブルヘテロ構造にする必要がないた
め、従来技術のダブルヘテロ構造に比べて、高バイアス
時のコレクタ電流が大きくなっている。
【００２６】本発明は、ＩｎＧａＰ／ＧａＡｓ系に限定
されず、ＩｎＧａＰ／ＧａＡｓＰ系、ＡｌＧａＡｓ／Ｇ
ａＡｓ系、ＩｎＰ／ＩｎＧａＡｓ系、ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ系にも適用可能である。
されず、ＩｎＧａＰ／ＧａＡｓＰ系、ＡｌＧａＡｓ／Ｇ
ａＡｓ系、ＩｎＰ／ＩｎＧａＡｓ系、ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ系にも適用可能である。
【００２７】また、ベース電極周囲を被覆している有機
樹脂としてはポリエステル、ポリカーボネート等であっ
ても良いが、本実施形態で用いたポリイミド樹脂やＢＣ
Ｂ（ベンゾシクロブテン）が好ましい。
樹脂としてはポリエステル、ポリカーボネート等であっ
ても良いが、本実施形態で用いたポリイミド樹脂やＢＣ
Ｂ（ベンゾシクロブテン）が好ましい。
【００２８】
【発明の効果】外部コレクタ層をエッチング除去するこ
とにより、高周波特性向上を図るＨＢＴにおいて、外部
コレクタ層とともに外部ベース層も同時にエッチング除
去することにより、最大発振周波数を向上させるだけで
なく、電流増幅率も向上させることが可能なヘテロ接合
バイポーラトランジスタを提供することができる。
とにより、高周波特性向上を図るＨＢＴにおいて、外部
コレクタ層とともに外部ベース層も同時にエッチング除
去することにより、最大発振周波数を向上させるだけで
なく、電流増幅率も向上させることが可能なヘテロ接合
バイポーラトランジスタを提供することができる。
【図１】本発明の一実施形態のＨＢＴの断面図。
【図２】本発明の一実施形態に用いるエピタキシャルウ
ェハの断面図。
ェハの断面図。
【図３】本発明の一実施形態の電流増幅率特性を従来例
と比較説明する線図。
と比較説明する線図。
【図４】従来技術によるＨＢＴの断面図。
１１…半絶縁性ＩｎＰ基板 １２…ｎ+ 型ＩｎＧａＡｓコレクタコンタクト層 １３…ｎ型ＩｎＰコレクタ層 １４…ｐ+ 型ＩｎＧａＡｓベース層 １５…ｎ型ＩｎＰエミッタ層 １６…ｎ+ 型ＩｎＧａＡｓエミッタコンタクト層 １７…エミッタ電極 １８…ベース電極 １９…コレクタ電極 ２１…半絶縁性ＧａＡｓ基板 ２２…ｎ+ 型ＧａＡｓコレクタコンタクト層 ２３…ｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ｐエッチング停止層 ２４…ｎ+ 型ＧａＡｓ層 ２５…ｎ型ＧａＡｓコレクタ層 ２６…ｐ+ 型ＧａＡｓベース層 ２７…ｎ型Ｉｎ0.5 Ｇａ0.5 Ｐエミッタ層 ２８…ｎ+ 型ＧａＡｓ層 ２９…ｎ+ 型Ｉｎx Ｇａ1-x Ａｓグレーディング層 ３０…ｎ型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層 ３１…エミッタ電極 ３２…ベース電極 ３３…コレクタ電極 ３４…ポリイミド ３５…イオン注入等による高抵抗化領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 津田 邦男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】 基板上に順次積層して形成されたコレク
タコンタクト層、コレクタ層、前記コレクタ層上にこの
コレクタ層側への突出部を有し該突出部で前記コレクタ
層に積層形成されたベース層と、前記ベース層に形成さ
れたベース電極と、前記ベース層上にその突出部に対応
した部位に積層して形成されたエミッタ層と、前記エミ
ッタ層上に形成されたエミッタコンタクト層とを具備し
たことを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項２】 基板上に順次積層して形成されたコレク
タコンタクト層、コレクタ層、前記コレクタ層上にこの
コレクタ層側への突出部を有し該突出部で前記コレクタ
層に積層するとともにこれよりひさし状の張出し部を備
えたベース層と、前記ベース層上にこの突出部に対応し
た部位に積層して形成されたエミッタ層と、前記エミッ
タ層上に形成されたエミッタコンタクト層とを具備した
ことを特徴とするヘテロ接合バイポーラトランジスタ。 - 【請求項３】 ベース電極上に有機樹脂を有することを
特徴とする請求項１または請求項２記載のヘテロ接合バ
イポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735796A JPH09246281A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735796A JPH09246281A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246281A true JPH09246281A (ja) | 1997-09-19 |
Family
ID=13053334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5735796A Pending JPH09246281A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246281A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261271A (ja) * | 2001-03-01 | 2002-09-13 | Nec Corp | 半導体装置及びその製造方法 |
| EP1329959A1 (en) * | 2002-01-18 | 2003-07-23 | NEC Compound Semiconductor Devices, Ltd. | Heterojunction biopolar transistor and semiconductor integrated circuit device using the same |
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
| JP2017050521A (ja) * | 2015-09-04 | 2017-03-09 | ウィン セミコンダクターズ コーポレーション | ヘテロ接合バイポーラトランジスタ |
-
1996
- 1996-03-14 JP JP5735796A patent/JPH09246281A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261271A (ja) * | 2001-03-01 | 2002-09-13 | Nec Corp | 半導体装置及びその製造方法 |
| EP1329959A1 (en) * | 2002-01-18 | 2003-07-23 | NEC Compound Semiconductor Devices, Ltd. | Heterojunction biopolar transistor and semiconductor integrated circuit device using the same |
| US6881988B2 (en) | 2002-01-18 | 2005-04-19 | Nec Compound Semiconductor Devices, Ltd. | Heterojunction bipolar transistor and semiconductor integrated circuit device using the same |
| KR100508894B1 (ko) * | 2002-01-18 | 2005-08-18 | 엔이씨 가꼬오부쯔 디바이스 가부시끼가이샤 | 헤테로접합 바이폴라트랜지스터 및 이를 이용한반도체집적회로장치 |
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
| JP2017050521A (ja) * | 2015-09-04 | 2017-03-09 | ウィン セミコンダクターズ コーポレーション | ヘテロ接合バイポーラトランジスタ |
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