JP3470281B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3470281B2 JP3470281B2 JP00382095A JP382095A JP3470281B2 JP 3470281 B2 JP3470281 B2 JP 3470281B2 JP 00382095 A JP00382095 A JP 00382095A JP 382095 A JP382095 A JP 382095A JP 3470281 B2 JP3470281 B2 JP 3470281B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に、高速動作が可能で、電流駆動
能力の高いヘテロ接合バイポーラトランジスタの製造方
法に関するものである。
関するものであり、特に、高速動作が可能で、電流駆動
能力の高いヘテロ接合バイポーラトランジスタの製造方
法に関するものである。
【０００２】
【従来の技術】従来、バイポーラトランジスタのキャリ
ア注入効率を高め、且つ、動作速度を高速化するため
に、ＧａＡｓ等のIII-Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタ（ＨＢＴ）が開発されてお
り、この様なヘテロ接合バイポーラトランジスタにおい
てもさらなる高速化或いは高集積化のために、素子自体
の微細化が要請されており、そのために各種の自己整合
技術が採用されている。
ア注入効率を高め、且つ、動作速度を高速化するため
に、ＧａＡｓ等のIII-Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタ（ＨＢＴ）が開発されてお
り、この様なヘテロ接合バイポーラトランジスタにおい
てもさらなる高速化或いは高集積化のために、素子自体
の微細化が要請されており、そのために各種の自己整合
技術が採用されている。
【０００３】この様な従来の自己整合型ヘテロ接合バイ
ポーラトランジスタを図６を参照して説明する。なお、
図６（ａ）は製造途中の素子断面図であり、図６（ｂ）
は、ベース電極にベース電極引出し用の導電層を接続す
るためのコンタクトホールを説明するためのベースメサ
部の上面図である。
ポーラトランジスタを図６を参照して説明する。なお、
図６（ａ）は製造途中の素子断面図であり、図６（ｂ）
は、ベース電極にベース電極引出し用の導電層を接続す
るためのコンタクトホールを説明するためのベースメサ
部の上面図である。
【０００４】図６（ａ）参照
従来のＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラ
トランジスタは、半絶縁性ＧａＡｓ基板３２上にｉ型Ｇ
ａＡｓバッファ層３３、ｎ+ 型ＧａＡｓサブコレクタ層
３４、ｎ型ＧａＡｓコレクタ層３５、ｐ+ 型ＧａＡｓベ
ース層３６、及び、ｎ型ＡｌＧａＡｓエミッタ層３７を
順次エピタキシャル成長させたのち、エミッタ電極３８
或いはその上の絶縁物マスク（図示せず）を利用してｎ
型エミッタ層３７をメサエッチングして、ｐ+ 型ベース
層３６を露出させる。
トランジスタは、半絶縁性ＧａＡｓ基板３２上にｉ型Ｇ
ａＡｓバッファ層３３、ｎ+ 型ＧａＡｓサブコレクタ層
３４、ｎ型ＧａＡｓコレクタ層３５、ｐ+ 型ＧａＡｓベ
ース層３６、及び、ｎ型ＡｌＧａＡｓエミッタ層３７を
順次エピタキシャル成長させたのち、エミッタ電極３８
或いはその上の絶縁物マスク（図示せず）を利用してｎ
型エミッタ層３７をメサエッチングして、ｐ+ 型ベース
層３６を露出させる。
【０００５】次いで、ベース電極３９をエミッタメサを
利用した段切れによってエミッタ電極３８に対して自己
整合的に形成したのち、フォトレジストパターン４０を
マスクとして利用して、ベース電極３９、ｐ+ 型ベース
層３６、コレクタ層３５、及び、ｎ+ 型サブコレクタ層
３４の一部をエッチング除去してベースメサ形成する。
次いで、フォトレジストパターン４０を利用したリフト
オフ法によってコレクタ電極４１をベースメサに対して
自己整合的に形成する。
利用した段切れによってエミッタ電極３８に対して自己
整合的に形成したのち、フォトレジストパターン４０を
マスクとして利用して、ベース電極３９、ｐ+ 型ベース
層３６、コレクタ層３５、及び、ｎ+ 型サブコレクタ層
３４の一部をエッチング除去してベースメサ形成する。
次いで、フォトレジストパターン４０を利用したリフト
オフ法によってコレクタ電極４１をベースメサに対して
自己整合的に形成する。
【０００６】図６（ｂ）参照
この場合、ベース電極３９はエミッタメサに対して自己
整合的に形成されているため、エミッタ電極３８とベー
ス電極３９との位置合わせゆとりを考慮する必要がない
のでベースメサの大きさを小さくすることができ、それ
によってベース・コレクタ接合の寄生容量を低減させて
高速動作を可能にしている。しかし、この従来の工程に
おいては、ベース電極３９に対してベース接続電極を接
続するために絶縁層（図示せず）を介してベースコンタ
クトホール４２を図６（ｂ）に示す位置に形成していた
ので、このベースコンタクトホール４２の形成のために
ベース電極３９の幅Ｌは最低１μｍ程度必要であり、ベ
ースメサの微細化には限界があった。
整合的に形成されているため、エミッタ電極３８とベー
ス電極３９との位置合わせゆとりを考慮する必要がない
のでベースメサの大きさを小さくすることができ、それ
によってベース・コレクタ接合の寄生容量を低減させて
高速動作を可能にしている。しかし、この従来の工程に
おいては、ベース電極３９に対してベース接続電極を接
続するために絶縁層（図示せず）を介してベースコンタ
クトホール４２を図６（ｂ）に示す位置に形成していた
ので、このベースコンタクトホール４２の形成のために
ベース電極３９の幅Ｌは最低１μｍ程度必要であり、ベ
ースメサの微細化には限界があった。
【０００７】次に、上記の限界を改善した他の従来例を
図７乃至図９に示す製造工程を参照して説明する。この
従来例は、サイドウォール型ダミーベースを用いること
により、より微細化を可能にしたものである。
図７乃至図９に示す製造工程を参照して説明する。この
従来例は、サイドウォール型ダミーベースを用いること
により、より微細化を可能にしたものである。
【０００８】図７（ａ）参照
先ず、半絶縁性ＧａＡｓ基板４３上にｉ型ＧａＡｓバッ
ファ層４４、ｎ+ 型ＧａＡｓサブコレクタ層４５、ｎ型
ＧａＡｓコレクタ層４６、ｐ+ 型ＧａＡｓベース層４
７、ｎ型ＡｌＧａＡｓエミッタ層４８、及び、ｎ+ 型Ｉ
ｎＧａＡｓキャップ層４９を順次エピタキシャル成長さ
せたのち、エミッタ電極形成用導電層及びＳｉＯ2 膜を
堆積させ、フォトレジストパターン（図示せず）をマス
クとしてＳｉＯ2 膜及びエミッタ電極形成用導電層をパ
ターニングし、パターニングされた絶縁膜マスク５０及
びエミッタ電極５１をマスクとしてｎ+ 型ＩｎＧａＡｓ
キャップ層４９及びｎ型ＡｌＧａＡｓエミッタ層４８を
メサ状にエッチングして、ｐ + 型ＧａＡｓベース層４７
を露出させてエミッタメサを形成する。
ファ層４４、ｎ+ 型ＧａＡｓサブコレクタ層４５、ｎ型
ＧａＡｓコレクタ層４６、ｐ+ 型ＧａＡｓベース層４
７、ｎ型ＡｌＧａＡｓエミッタ層４８、及び、ｎ+ 型Ｉ
ｎＧａＡｓキャップ層４９を順次エピタキシャル成長さ
せたのち、エミッタ電極形成用導電層及びＳｉＯ2 膜を
堆積させ、フォトレジストパターン（図示せず）をマス
クとしてＳｉＯ2 膜及びエミッタ電極形成用導電層をパ
ターニングし、パターニングされた絶縁膜マスク５０及
びエミッタ電極５１をマスクとしてｎ+ 型ＩｎＧａＡｓ
キャップ層４９及びｎ型ＡｌＧａＡｓエミッタ層４８を
メサ状にエッチングして、ｐ + 型ＧａＡｓベース層４７
を露出させてエミッタメサを形成する。
【０００９】図７（ｂ）参照
次いで、厚いＳｉＯ2 膜を全面に堆積させて異方性エッ
チングすることにより、サイドウォール型ダミーベース
５２を形成したのち、ダミーベース５２をマスクとして
等方性エッチングを施すことによって、ｐ+ 型ＧａＡｓ
ベース層４７、ｎ型ＧａＡｓコレクタ層４６、及び、ｎ
+ 型ＧａＡｓサブコレクタ層４５の一部をエッチングし
て、ベースメサを形成し、次いで、適当な方法で露出し
たｎ+ 型ＧａＡｓサブコレクタ層４５表面にコレクタ電
極５３を形成する。
チングすることにより、サイドウォール型ダミーベース
５２を形成したのち、ダミーベース５２をマスクとして
等方性エッチングを施すことによって、ｐ+ 型ＧａＡｓ
ベース層４７、ｎ型ＧａＡｓコレクタ層４６、及び、ｎ
+ 型ＧａＡｓサブコレクタ層４５の一部をエッチングし
て、ベースメサを形成し、次いで、適当な方法で露出し
たｎ+ 型ＧａＡｓサブコレクタ層４５表面にコレクタ電
極５３を形成する。
【００１０】図８（ｃ）参照
次いで、フォトレジストパターン５４をマスクとして、
コレクタ電極５３の周辺部、ｎ+ 型サブコレクタ層４
５、及び、ｉ型ＧａＡｓバッファ層４４の一部をエッチ
ングすることによりコレクタメサを形成する。
コレクタ電極５３の周辺部、ｎ+ 型サブコレクタ層４
５、及び、ｉ型ＧａＡｓバッファ層４４の一部をエッチ
ングすることによりコレクタメサを形成する。
【００１１】図８（ｄ）参照
次いで、全面にポリイミドからなる平坦化絶縁層５５を
塗布して表面を平坦化する。 図９（ｅ）参照 次いで、ドライ・エッチングによってｐ+ 型ＧａＡｓベ
ース層４７近傍まで平坦化絶縁層５５をエッチ・バック
する。
塗布して表面を平坦化する。 図９（ｅ）参照 次いで、ドライ・エッチングによってｐ+ 型ＧａＡｓベ
ース層４７近傍まで平坦化絶縁層５５をエッチ・バック
する。
【００１２】図９（ｆ）参照
次いで、フォトレジストパターン５６を利用してベース
電極形成用導電層５７を堆積させて、エミッタ電極５１
に自己整合的にベース電極５８を形成し、フォトレジス
トパターン５６を除去して、不要なベース電極形成用導
電層５７をリフトオフして、ヘテロ接合バイポーラトラ
ンジスタの基本構造が完成する。
電極形成用導電層５７を堆積させて、エミッタ電極５１
に自己整合的にベース電極５８を形成し、フォトレジス
トパターン５６を除去して、不要なベース電極形成用導
電層５７をリフトオフして、ヘテロ接合バイポーラトラ
ンジスタの基本構造が完成する。
【００１３】このように、サイドウォール型ダミーベー
スを用いることにより、エミッタメサに対してベースメ
サを、また、ベースメサに対してコレクタメサを自己整
合的に形成でき、特に、図７（ｂ）に示すベースメサの
エミッタ電極の側壁から距離Ｌは、ダミーベースを形成
する際のドライ・エッチングによって自由に制御するこ
とができるので、フォトリソグラフィー工程を利用した
パターニングを用いる場合に比べて、ベースメサの微細
化が可能になり、ベース・コレクタ接合の寄生容量を大
幅に低減することができる。
スを用いることにより、エミッタメサに対してベースメ
サを、また、ベースメサに対してコレクタメサを自己整
合的に形成でき、特に、図７（ｂ）に示すベースメサの
エミッタ電極の側壁から距離Ｌは、ダミーベースを形成
する際のドライ・エッチングによって自由に制御するこ
とができるので、フォトリソグラフィー工程を利用した
パターニングを用いる場合に比べて、ベースメサの微細
化が可能になり、ベース・コレクタ接合の寄生容量を大
幅に低減することができる。
【００１４】
【発明が解決しようとする課題】しかしながら、ダミー
ベースを用いた場合には、ベース電極の引出しを容易に
するために、図９（ｆ）に示すようにベース電極５８を
ｐ+ 型ベース層４７上にだけでなく平坦化絶縁層５５上
にも延在するように設ける必要がある。この平坦化絶縁
層５５は、図９（ｅ）に示すようにエッチバックによっ
てｐ+型ベース層４７近傍までエッチングするものであ
るが、このエッチングをｐ+ 型ベース層４７面で再現性
良く停止させることは非常に困難であり、ｐ+ 型ベース
層４７上面と平坦化絶縁層５５上面との間には段差Ｈが
形成される。
ベースを用いた場合には、ベース電極の引出しを容易に
するために、図９（ｆ）に示すようにベース電極５８を
ｐ+ 型ベース層４７上にだけでなく平坦化絶縁層５５上
にも延在するように設ける必要がある。この平坦化絶縁
層５５は、図９（ｅ）に示すようにエッチバックによっ
てｐ+型ベース層４７近傍までエッチングするものであ
るが、このエッチングをｐ+ 型ベース層４７面で再現性
良く停止させることは非常に困難であり、ｐ+ 型ベース
層４７上面と平坦化絶縁層５５上面との間には段差Ｈが
形成される。
【００１５】図９（ｆ）参照
ベース電極５８の厚さは、エミッタ電極５１との短絡を
防止するために、２００ｎｍ程度にしかできないため、
ベース電極形成用導電層５７を堆積した場合に、ｐ+ 型
ベース層４７上面と平坦化絶縁層５５上面との間の段差
がベース電極形成用導電層５７の厚さ程度以上になると
図の円内に示すように、段切れによる断線部５９が形成
されやすくなり、製造歩留りが低下することになる。
防止するために、２００ｎｍ程度にしかできないため、
ベース電極形成用導電層５７を堆積した場合に、ｐ+ 型
ベース層４７上面と平坦化絶縁層５５上面との間の段差
がベース電極形成用導電層５７の厚さ程度以上になると
図の円内に示すように、段切れによる断線部５９が形成
されやすくなり、製造歩留りが低下することになる。
【００１６】したがって、本発明は、ダミーベースプロ
セスを用いるヘテロ接合バイポーラトランジスタの製造
方法において、ベースメサを微細化してベース・コレク
タ接合の寄生容量を低減させると共に、ベース電極の断
線を防止して製造歩留りを向上させることを目的とす
る。
セスを用いるヘテロ接合バイポーラトランジスタの製造
方法において、ベースメサを微細化してベース・コレク
タ接合の寄生容量を低減させると共に、ベース電極の断
線を防止して製造歩留りを向上させることを目的とす
る。
【００１７】
【課題を解決するための手段】図１は、本発明の原理的
構成の説明図であり、この図１を参照して、本発明にお
ける課題を解決するための手段を説明する。図１参照本
発明は、半導体装置の製造方法において、化合物半導体
基板１上にエミッタ・ベース接合及びベース・コレクタ
接合の少なくとも一方がヘテロ接合になるように、少な
くともコレクタ層、ベース層、及び、エミッタ層を含
む、第１の層３、第２の層４、及び、第３の層５（２は
バッファ層）をエピタキシャル成長させると共に、化合
物半導体基板１からより離れた第３の層５をメサ状にエ
ッチングしてメサ部６（７は第３の層に対する電極）を
形成したのち、ベース電極８をこのメサ部６に対して自
己整合的に形成し、次いで、このメサ部６の側壁にサイ
ドウォール型ダミーベース９を形成し、このサイドウォ
ール型ダミーベース９をマスクとして少なくともベース
電極８及びベース層である第２の層４をメサエッチング
することによって、上記メサ部６に対して自己整合的に
ベースメサ１０を形成する工程、前記第１の層３に対す
る電極の形成後に、絶縁物を用いて表面を平坦化すると
同時に表面安定化（パッシベーション）を行なう工程、
及び、前記平坦化のための絶縁物をベース電極８近傍ま
でエッチバックしたのち、前記サイドウォール型ダミー
ベース９を除去し、次いで、少なくとも前記メサ状の第
３の層５を覆うレジストパターンを利用してベース引出
電極形成用導電層を堆積させてベース引出電極が前記ベ
ース電極８及び絶縁物上に延在するように形成する工程
とを有することを特徴とする。
構成の説明図であり、この図１を参照して、本発明にお
ける課題を解決するための手段を説明する。図１参照本
発明は、半導体装置の製造方法において、化合物半導体
基板１上にエミッタ・ベース接合及びベース・コレクタ
接合の少なくとも一方がヘテロ接合になるように、少な
くともコレクタ層、ベース層、及び、エミッタ層を含
む、第１の層３、第２の層４、及び、第３の層５（２は
バッファ層）をエピタキシャル成長させると共に、化合
物半導体基板１からより離れた第３の層５をメサ状にエ
ッチングしてメサ部６（７は第３の層に対する電極）を
形成したのち、ベース電極８をこのメサ部６に対して自
己整合的に形成し、次いで、このメサ部６の側壁にサイ
ドウォール型ダミーベース９を形成し、このサイドウォ
ール型ダミーベース９をマスクとして少なくともベース
電極８及びベース層である第２の層４をメサエッチング
することによって、上記メサ部６に対して自己整合的に
ベースメサ１０を形成する工程、前記第１の層３に対す
る電極の形成後に、絶縁物を用いて表面を平坦化すると
同時に表面安定化（パッシベーション）を行なう工程、
及び、前記平坦化のための絶縁物をベース電極８近傍ま
でエッチバックしたのち、前記サイドウォール型ダミー
ベース９を除去し、次いで、少なくとも前記メサ状の第
３の層５を覆うレジストパターンを利用してベース引出
電極形成用導電層を堆積させてベース引出電極が前記ベ
ース電極８及び絶縁物上に延在するように形成する工程
とを有することを特徴とする。
【００１８】また、本発明は、サイドウォール型ダミー
ベース９を用いて、第１の層３に対する電極を自己整合
的に形成することを特徴とする。
ベース９を用いて、第１の層３に対する電極を自己整合
的に形成することを特徴とする。
【００１９】
【作用】本発明によれば、ベース電極を形成したのちに
ダミーベースプロセスを用いているので、ベースコンタ
クトホールの形成と無関係に、ダミーベースの形成精度
に応じてベースメサを任意に微細化することができ、こ
のベースメサの微細化によってエミッタ・アップ型のヘ
テロ接合バイポーラトランジスタにおいてはベース・コ
レクタ接合の寄生容量を低減することができる。また、
絶縁物を用いて表面を平坦化すると同時に表面安定化
（パッシベーション）を行なうことにより、厚いパッシ
ベーション膜によって、ベース電極−コレクタ（電極）
間の寄生容量を小さくできる。 さらに、少なくとも前記
メサ状の第３の層を覆うレジストパターンを利用してベ
ース引出電極形成用導電層を堆積させてベース引出電極
が前記ベース電極及び絶縁物上に延在するように形成し
ているので、ベース引出電極形成用導電層の厚さを厚く
することができ、それによって、段切れによる断線の発
生を防止することができるとともに、従来必要であった
ベース電極に対するベースコンタクトホール形成のため
のゆとりが不要となり、ベースメサをより微細化するこ
とができる。
ダミーベースプロセスを用いているので、ベースコンタ
クトホールの形成と無関係に、ダミーベースの形成精度
に応じてベースメサを任意に微細化することができ、こ
のベースメサの微細化によってエミッタ・アップ型のヘ
テロ接合バイポーラトランジスタにおいてはベース・コ
レクタ接合の寄生容量を低減することができる。また、
絶縁物を用いて表面を平坦化すると同時に表面安定化
（パッシベーション）を行なうことにより、厚いパッシ
ベーション膜によって、ベース電極−コレクタ（電極）
間の寄生容量を小さくできる。 さらに、少なくとも前記
メサ状の第３の層を覆うレジストパターンを利用してベ
ース引出電極形成用導電層を堆積させてベース引出電極
が前記ベース電極及び絶縁物上に延在するように形成し
ているので、ベース引出電極形成用導電層の厚さを厚く
することができ、それによって、段切れによる断線の発
生を防止することができるとともに、従来必要であった
ベース電極に対するベースコンタクトホール形成のため
のゆとりが不要となり、ベースメサをより微細化するこ
とができる。
【００２０】また、コレクタ電極もダミーベースに対し
て自己整合的に形成できるので、素子全体の大きさを小
さくでき、集積度を向上することができる。
て自己整合的に形成できるので、素子全体の大きさを小
さくでき、集積度を向上することができる。
【００２１】
【実施例】図２乃至図５は、本発明の第１の実施例及び
第２の実施例に共通な製造工程の説明図であり、この図
２乃至図５を参照して、先ず本発明の第１の実施例であ
るＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトラ
ンジスタの製造方法を説明する。
第２の実施例に共通な製造工程の説明図であり、この図
２乃至図５を参照して、先ず本発明の第１の実施例であ
るＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトラ
ンジスタの製造方法を説明する。
【００２２】図２（ａ）参照
まず、半絶縁性ＧａＡｓ基板１１上に２００ｎｍ以上の
厚さのｉ型ＧａＡｓバッファ層１２、厚さ３５０ｎｍで
５×１０18ｃｍ-3以上の不純物濃度のｎ+ 型ＧａＡｓサ
ブコレクタ層１３、厚さ３００ｎｍで３×１０16ｃｍ-3
の不純物濃度のｎ型ＧａＡｓコレクタ層１４、厚さ７０
ｎｍで２×１０19ｃｍ-3以上の不純物濃度のｐ+ 型Ｇａ
Ａｓベース層１５、厚さ３００ｎｍで３×１０17ｃｍ-3
の不純物濃度のｎ型Ａｌ0.25Ｇａ0.75Ａｓエミッタ層１
６、及び、厚さ１５０ｎｍで２×１０19ｃｍ-3以上の不
純物濃度のｎ+ 型Ｉｎ0.7 Ｇａ0.3 Ａｓキャップ層１７
を順次エピタキシャル成長させる。
厚さのｉ型ＧａＡｓバッファ層１２、厚さ３５０ｎｍで
５×１０18ｃｍ-3以上の不純物濃度のｎ+ 型ＧａＡｓサ
ブコレクタ層１３、厚さ３００ｎｍで３×１０16ｃｍ-3
の不純物濃度のｎ型ＧａＡｓコレクタ層１４、厚さ７０
ｎｍで２×１０19ｃｍ-3以上の不純物濃度のｐ+ 型Ｇａ
Ａｓベース層１５、厚さ３００ｎｍで３×１０17ｃｍ-3
の不純物濃度のｎ型Ａｌ0.25Ｇａ0.75Ａｓエミッタ層１
６、及び、厚さ１５０ｎｍで２×１０19ｃｍ-3以上の不
純物濃度のｎ+ 型Ｉｎ0.7 Ｇａ0.3 Ａｓキャップ層１７
を順次エピタキシャル成長させる。
【００２３】なお、ｎ+ 型ＧａＡｓサブコレクタ層１３
の厚さは３００〜４００ｎｍであれば良く、ｎ型ＧａＡ
ｓコレクタ層１４の厚さは２００〜４００ｎｍであれば
良く、ｐ+ 型ＧａＡｓベース層１５の厚さは４０〜１０
０ｎｍであれば良く、また、ｎ+ 型Ｉｎ0.7 Ｇａ0.3 Ａ
ｓキャップ層１７の厚さは１００〜２００ｎｍであれば
良く、さらに、コレクタ層はｎ型ＧａＡｓ層ではなく、
ｉ型ＧａＡｓ層であっても良く、また、キャップ層はｎ
+ 型Ｉｎ0.7 Ｇａ0.3 Ａｓ層ではなく、ｎ+ 型ＧａＡｓ
層であっても良い。
の厚さは３００〜４００ｎｍであれば良く、ｎ型ＧａＡ
ｓコレクタ層１４の厚さは２００〜４００ｎｍであれば
良く、ｐ+ 型ＧａＡｓベース層１５の厚さは４０〜１０
０ｎｍであれば良く、また、ｎ+ 型Ｉｎ0.7 Ｇａ0.3 Ａ
ｓキャップ層１７の厚さは１００〜２００ｎｍであれば
良く、さらに、コレクタ層はｎ型ＧａＡｓ層ではなく、
ｉ型ＧａＡｓ層であっても良く、また、キャップ層はｎ
+ 型Ｉｎ0.7 Ｇａ0.3 Ａｓ層ではなく、ｎ+ 型ＧａＡｓ
層であっても良い。
【００２４】次いで、全面に厚さ４００ｎｍのＷＳｉか
らなるエミッタ電極形成用導電層及び厚さ２００ｎｍ以
上のＳｉＯ2 膜を堆積させ、フォトレジストパターン
（図示せず）をマスクとしたドライ・エッチングによっ
てＳｉＯ2 膜及びエミッタ電極形成用導電層をパターニ
ングして絶縁膜マスク１８及びエミッタ電極１９を形成
し、次に、このパターニングされた絶縁膜マスク１８及
びエミッタ電極１９をマスクとしてｎ+ 型Ｉｎ0.7 Ｇａ
0.3 Ａｓキャップ層１７及びｎ型Ａｌ0.25Ｇａ0. 75Ａｓ
エミッタ層１６をメサ状にウェット・エッチングするこ
とによって、ｐ+型ＧａＡｓベース層１５を露出させて
エミッタメサを形成する。
らなるエミッタ電極形成用導電層及び厚さ２００ｎｍ以
上のＳｉＯ2 膜を堆積させ、フォトレジストパターン
（図示せず）をマスクとしたドライ・エッチングによっ
てＳｉＯ2 膜及びエミッタ電極形成用導電層をパターニ
ングして絶縁膜マスク１８及びエミッタ電極１９を形成
し、次に、このパターニングされた絶縁膜マスク１８及
びエミッタ電極１９をマスクとしてｎ+ 型Ｉｎ0.7 Ｇａ
0.3 Ａｓキャップ層１７及びｎ型Ａｌ0.25Ｇａ0. 75Ａｓ
エミッタ層１６をメサ状にウェット・エッチングするこ
とによって、ｐ+型ＧａＡｓベース層１５を露出させて
エミッタメサを形成する。
【００２５】図２（ｂ）参照
次いで、絶縁膜マスク１８を除去したのち、厚さ３００
ｎｍ以下のベース電極形成用導電層２０を少なくともエ
ミッタメサ近傍の全面に蒸着し、段切れによってエミッ
タメサ、即ち、エミッタ電極１９に対して自己整合した
ベース電極２１を形成する。
ｎｍ以下のベース電極形成用導電層２０を少なくともエ
ミッタメサ近傍の全面に蒸着し、段切れによってエミッ
タメサ、即ち、エミッタ電極１９に対して自己整合した
ベース電極２１を形成する。
【００２６】図３（ｃ）参照
次いで、厚いＳｉＯ2 膜を全面に堆積させたのち、異方
性エッチングすることにより幅８００ｎｍのサイドウォ
ール型ダミーベース２２を形成し、このダミーベース２
２をマスクとしてＡｒを用いたイオンミーリングによっ
てベース電極２１の周辺部を除去し、次いで、Ｈ3 ＰＯ
4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチン
グ液を用いたウエット・エッチングを施すことによっ
て、ｐ+ 型ＧａＡｓベース層１５、ｎ型ＧａＡｓコレク
タ層１４、及び、ｎ+ 型ＧａＡｓサブコレクタ層１３の
一部をエッチングして、ベースメサを形成する。この場
合、ウェット・エッチングは、等方性エッチングとな
る。
性エッチングすることにより幅８００ｎｍのサイドウォ
ール型ダミーベース２２を形成し、このダミーベース２
２をマスクとしてＡｒを用いたイオンミーリングによっ
てベース電極２１の周辺部を除去し、次いで、Ｈ3 ＰＯ
4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチン
グ液を用いたウエット・エッチングを施すことによっ
て、ｐ+ 型ＧａＡｓベース層１５、ｎ型ＧａＡｓコレク
タ層１４、及び、ｎ+ 型ＧａＡｓサブコレクタ層１３の
一部をエッチングして、ベースメサを形成する。この場
合、ウェット・エッチングは、等方性エッチングとな
る。
【００２７】図３（ｄ）参照
次いで、露出したｎ+ 型ＧａＡｓサブコレクタ層１３表
面にコレクタ電極形成用導電層を蒸着してダミーベース
２２に対して自己整合的にコレクタ電極２３を形成した
のち、フォトレジストパターン２４をマスクとしてＡｒ
を用いたイオンミーリングによってコレクタ電極２３の
周辺部を除去し、次いで、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝１：１：４０からなるエッチング液を用いたウエッ
ト・エッチングを施すことによって、ｎ+ 型サブコレク
タ層１３、及び、ｉ型ＧａＡｓバッファ層１２の一部を
エッチングすることによりコレクタメサを形成する。
（なお、コレクタ電極形成に伴うダミーベース２２上の
導電層は図示せず。）
面にコレクタ電極形成用導電層を蒸着してダミーベース
２２に対して自己整合的にコレクタ電極２３を形成した
のち、フォトレジストパターン２４をマスクとしてＡｒ
を用いたイオンミーリングによってコレクタ電極２３の
周辺部を除去し、次いで、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝１：１：４０からなるエッチング液を用いたウエッ
ト・エッチングを施すことによって、ｎ+ 型サブコレク
タ層１３、及び、ｉ型ＧａＡｓバッファ層１２の一部を
エッチングすることによりコレクタメサを形成する。
（なお、コレクタ電極形成に伴うダミーベース２２上の
導電層は図示せず。）
【００２８】図４（ｅ）参照
次いで、全面にポリイミドからなる平坦化絶縁層２５を
塗布して表面を平坦化する。 図４（ｆ）参照 次いで、ドライ・エッチングによってベース電極２１近
傍まで平坦化絶縁層２５をエッチ・バックする。
塗布して表面を平坦化する。 図４（ｆ）参照 次いで、ドライ・エッチングによってベース電極２１近
傍まで平坦化絶縁層２５をエッチ・バックする。
【００２９】図５（ｇ）参照
次いで、フォトレジストパターン２６を利用してベース
引出電極形成用導電層２７を堆積させて、ベース電極２
１に電気的に接続すると共に平坦化絶縁層２５上にも延
在するようにベース引出電極２８を形成する。この場
合、ベース引出電極２８と、コレクタ電極２３或いはｎ
+ 型ＧａＡｓサブコレクタ層１３との間に厚い平坦化絶
縁層２５が存在するので、ベース引出電極２８と、コレ
クタ電極２３或いはｎ+ 型ＧａＡｓサブコレクタ層１３
との間の寄生容量を小さくすることができる。
引出電極形成用導電層２７を堆積させて、ベース電極２
１に電気的に接続すると共に平坦化絶縁層２５上にも延
在するようにベース引出電極２８を形成する。この場
合、ベース引出電極２８と、コレクタ電極２３或いはｎ
+ 型ＧａＡｓサブコレクタ層１３との間に厚い平坦化絶
縁層２５が存在するので、ベース引出電極２８と、コレ
クタ電極２３或いはｎ+ 型ＧａＡｓサブコレクタ層１３
との間の寄生容量を小さくすることができる。
【００３０】図５（ｈ）参照
次いで、フォトレジストパターンを除去して、不要なベ
ース引出電極形成用導電層をリフトオフしたのち、ポリ
イミドからなる新たな平坦化絶縁層２５を堆積し、この
新たな平坦化絶縁層２５をエミッタ電極１９上のベース
電極形成用導電層２０が露出するまでエッチバックし、
次いで、ベース引出電極２８及びコレクタ電極２３に対
するコンタクトホールをドライ・エッチングによって形
成し、Ａｌを蒸着・パターニングすることによってエミ
ッタ接続電極２９、ベース接続電極３０、及び、コレク
タ接続電極３１を形成して、ヘテロ接合バイポーラトラ
ンジスタが完成する。
ース引出電極形成用導電層をリフトオフしたのち、ポリ
イミドからなる新たな平坦化絶縁層２５を堆積し、この
新たな平坦化絶縁層２５をエミッタ電極１９上のベース
電極形成用導電層２０が露出するまでエッチバックし、
次いで、ベース引出電極２８及びコレクタ電極２３に対
するコンタクトホールをドライ・エッチングによって形
成し、Ａｌを蒸着・パターニングすることによってエミ
ッタ接続電極２９、ベース接続電極３０、及び、コレク
タ接続電極３１を形成して、ヘテロ接合バイポーラトラ
ンジスタが完成する。
【００３１】この場合、図４（ｆ）に示すように、ベー
ス電極２１の上面と平坦化絶縁層２５の上面との間に段
差Ｈがあったとしても、ベース引出電極を形成する際
に、エミッタ電極はフォトレジストパターンによって被
覆されているので、エミッタ・ベース間の短絡を考慮す
ることなくベース引出電極形成用導電層の厚さを厚くす
ることができるので、段差部における段切れによる断線
の発生を防止することができる。
ス電極２１の上面と平坦化絶縁層２５の上面との間に段
差Ｈがあったとしても、ベース引出電極を形成する際
に、エミッタ電極はフォトレジストパターンによって被
覆されているので、エミッタ・ベース間の短絡を考慮す
ることなくベース引出電極形成用導電層の厚さを厚くす
ることができるので、段差部における段切れによる断線
の発生を防止することができる。
【００３２】また、ベースメサを形成する際には、ベー
スコンタクトホール形成のためのゆとりを考慮する必要
がないので、ベースメサをダミーベースの形成精度に応
じて微細化することができ、したがって、ベース・コレ
クタ接合の寄生容量を低減することができる。
スコンタクトホール形成のためのゆとりを考慮する必要
がないので、ベースメサをダミーベースの形成精度に応
じて微細化することができ、したがって、ベース・コレ
クタ接合の寄生容量を低減することができる。
【００３３】次に、同じく図２乃至図５を参照して、本
発明の第２の実施例である、ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタの製造方法を説
明する。
発明の第２の実施例である、ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタの製造方法を説
明する。
【００３４】図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に２００ｎｍ以上の厚
さのｉ型ＩｎＡｌＡｓバッファ層１２、厚さ３５０ｎｍ
で５×１０18ｃｍ-3以上の不純物濃度のｎ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓサブコレクタ層１３、厚さ３００ｎｍのｉ
型Ｉｎ0.53Ｇａ 0.47Ａｓコレクタ層１４、厚さ７０ｎｍ
で２×１０19ｃｍ-3以上の不純物濃度のｐ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓベース層１５、厚さ２００ｎｍで３×１０
17ｃｍ-3の不純物濃度のｎ型Ｉｎ0.52Ａｌ0.48Ａｓエミ
ッタ層１６、及び、厚さ１５０ｎｍで２×１０19ｃｍ-3
以上の不純物濃度のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャッ
プ層１７を順次エピタキシャル成長させる。
さのｉ型ＩｎＡｌＡｓバッファ層１２、厚さ３５０ｎｍ
で５×１０18ｃｍ-3以上の不純物濃度のｎ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓサブコレクタ層１３、厚さ３００ｎｍのｉ
型Ｉｎ0.53Ｇａ 0.47Ａｓコレクタ層１４、厚さ７０ｎｍ
で２×１０19ｃｍ-3以上の不純物濃度のｐ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓベース層１５、厚さ２００ｎｍで３×１０
17ｃｍ-3の不純物濃度のｎ型Ｉｎ0.52Ａｌ0.48Ａｓエミ
ッタ層１６、及び、厚さ１５０ｎｍで２×１０19ｃｍ-3
以上の不純物濃度のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャッ
プ層１７を順次エピタキシャル成長させる。
【００３５】なお、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコ
レクタ層１３の厚さは３００〜４００ｎｍであれば良
く、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１４の厚さは
２００〜４００ｎｍであれば良く、ｐ+ 型Ｉｎ0.53Ｇａ
0.47Ａｓベース層１５の厚さは４０〜１００ｎｍであれ
ば良く、また、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
１７の厚さは１００〜２００ｎｍであれば良く、さら
に、コレクタ層はｉ型ではなくｎ型Ｉｎ0.53Ｇａ0.47Ａ
ｓ層であっても良い。
レクタ層１３の厚さは３００〜４００ｎｍであれば良
く、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１４の厚さは
２００〜４００ｎｍであれば良く、ｐ+ 型Ｉｎ0.53Ｇａ
0.47Ａｓベース層１５の厚さは４０〜１００ｎｍであれ
ば良く、また、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
１７の厚さは１００〜２００ｎｍであれば良く、さら
に、コレクタ層はｉ型ではなくｎ型Ｉｎ0.53Ｇａ0.47Ａ
ｓ層であっても良い。
【００３６】次いで、全面に厚さ４００ｎｍのＷＳｉか
らなるエミッタ電極形成用導電層及び厚さ２００ｎｍ以
上のＳｉＯ2 膜を堆積させ、フォトレジストパターン
（図示せず）をマスクとしたドライ・エッチングによっ
てＳｉＯ2 膜及びエミッタ電極形成用導電層をパターニ
ングしたのち、パターニングされた絶縁膜マスク１８及
びエミッタ電極１９をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ
0.47Ａｓキャップ層１７及びｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
エミッタ層１６をメサ状にウェット・エッチングして、
ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１５を露出させて
エミッタメサを形成する。
らなるエミッタ電極形成用導電層及び厚さ２００ｎｍ以
上のＳｉＯ2 膜を堆積させ、フォトレジストパターン
（図示せず）をマスクとしたドライ・エッチングによっ
てＳｉＯ2 膜及びエミッタ電極形成用導電層をパターニ
ングしたのち、パターニングされた絶縁膜マスク１８及
びエミッタ電極１９をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ
0.47Ａｓキャップ層１７及びｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
エミッタ層１６をメサ状にウェット・エッチングして、
ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１５を露出させて
エミッタメサを形成する。
【００３７】図２（ｂ）参照
次いで、絶縁膜マスク１８を除去したのち、厚さ３００
ｎｍ以下のベース電極形成用導電層２０を少なくともエ
ミッタメサ近傍の全面に蒸着し、段切れによってエミッ
タメサ、即ち、エミッタ電極１９に対して自己整合した
ベース電極２１を形成する。
ｎｍ以下のベース電極形成用導電層２０を少なくともエ
ミッタメサ近傍の全面に蒸着し、段切れによってエミッ
タメサ、即ち、エミッタ電極１９に対して自己整合した
ベース電極２１を形成する。
【００３８】図３（ｃ）参照
次いで、厚いＳｉＯ2 膜を全面に堆積させて異方性エッ
チングすることにより、幅８００ｎｍのサイドウォール
型ダミーベース２２を形成したのち、ダミーベース２２
をマスクとしてＡｒを用いたイオンミーリングによって
ベース電極２１の周辺部を除去し、次いで、Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチ
ング液を用いたウエット・エッチングを施すことによっ
て、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１５、ｉ型Ｉ
ｎ0.53Ｇａ0.47Ａｓコレクタ層１４、及び、ｎ+ 型Ｉｎ
0.53Ｇａ0.47Ａｓサブコレクタ層１３の一部をエッチン
グして、ベースメサを形成する。
チングすることにより、幅８００ｎｍのサイドウォール
型ダミーベース２２を形成したのち、ダミーベース２２
をマスクとしてＡｒを用いたイオンミーリングによって
ベース電極２１の周辺部を除去し、次いで、Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチ
ング液を用いたウエット・エッチングを施すことによっ
て、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１５、ｉ型Ｉ
ｎ0.53Ｇａ0.47Ａｓコレクタ層１４、及び、ｎ+ 型Ｉｎ
0.53Ｇａ0.47Ａｓサブコレクタ層１３の一部をエッチン
グして、ベースメサを形成する。
【００３９】図３（ｄ）参照
次いで、露出したｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレ
クタ層１３表面にコレクタ電極形成用導電層を蒸着して
ダミーベース２２に対して自己整合的にコレクタ電極２
３を形成したのち、フォトレジストパターン２４をマス
クとしてＡｒを用いたイオンミーリングによってコレク
タ電極２３の周辺部を除去、次いで、Ｈ 3 ＰＯ4 ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチング液を用
いたウエット・エッチングを施すことによって、ｎ+ 型
Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１３、及び、ｉ型
ＩｎＡｌＡｓバッファ層１２の一部をエッチングするこ
とによりコレクタメサを形成する。（なお、コレクタ電
極形成に伴うダミーベース上の導電層は図示せず。）
クタ層１３表面にコレクタ電極形成用導電層を蒸着して
ダミーベース２２に対して自己整合的にコレクタ電極２
３を形成したのち、フォトレジストパターン２４をマス
クとしてＡｒを用いたイオンミーリングによってコレク
タ電極２３の周辺部を除去、次いで、Ｈ 3 ＰＯ4 ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：４０からなるエッチング液を用
いたウエット・エッチングを施すことによって、ｎ+ 型
Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１３、及び、ｉ型
ＩｎＡｌＡｓバッファ層１２の一部をエッチングするこ
とによりコレクタメサを形成する。（なお、コレクタ電
極形成に伴うダミーベース上の導電層は図示せず。）
【００４０】図４（ｅ）参照
次いで、全面にポリイミドからなる平坦化絶縁層２５を
塗布して表面を平坦化する。 図４（ｆ）参照 次いで、ドライ・エッチングによってベース電極２１近
傍まで平坦化絶縁層２５をエッチ・バックする。
塗布して表面を平坦化する。 図４（ｆ）参照 次いで、ドライ・エッチングによってベース電極２１近
傍まで平坦化絶縁層２５をエッチ・バックする。
【００４１】図５（ｇ）参照
次いで、フォトレジストパターン２６を利用してベース
引出電極形成用導電層２７を堆積させて、ベース電極２
１に接続すると共に平坦化絶縁層２５上に延在するよう
にベース引出電極２８を形成する。この場合、ベース引
出電極２８と、コレクタ電極２３或いはｎ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓサブコレクタ層１３との間に厚い平坦化絶
縁層２５が存在するので、ベース引出電極２８と、コレ
クタ電極２３或いはｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコ
レクタ層１３との間の寄生容量を小さくすることができ
る。
引出電極形成用導電層２７を堆積させて、ベース電極２
１に接続すると共に平坦化絶縁層２５上に延在するよう
にベース引出電極２８を形成する。この場合、ベース引
出電極２８と、コレクタ電極２３或いはｎ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓサブコレクタ層１３との間に厚い平坦化絶
縁層２５が存在するので、ベース引出電極２８と、コレ
クタ電極２３或いはｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコ
レクタ層１３との間の寄生容量を小さくすることができ
る。
【００４２】図５（ｈ）参照
次いで、フォトレジストパターンを除去して、不要なベ
ース引出電極形成用導電層をリフトオフしたのち、ポリ
イミドからなる新たな平坦化絶縁層２５を堆積したの
ち、エミッタ電極１９上のベース電極形成用導電層２０
が露出するまでエッチバックし、次いで、ベース引出電
極２８及びコレクタ電極２３に対するコンタクトホール
をドライ・エッチングによって形成し、Ａｌを蒸着しパ
ターニングすることによってエミッタ接続電極２９、ベ
ース接続電極３０、及び、コレクタ接続電極３１を形成
して、ヘテロ接合バイポーラトランジスタが完成する。
ース引出電極形成用導電層をリフトオフしたのち、ポリ
イミドからなる新たな平坦化絶縁層２５を堆積したの
ち、エミッタ電極１９上のベース電極形成用導電層２０
が露出するまでエッチバックし、次いで、ベース引出電
極２８及びコレクタ電極２３に対するコンタクトホール
をドライ・エッチングによって形成し、Ａｌを蒸着しパ
ターニングすることによってエミッタ接続電極２９、ベ
ース接続電極３０、及び、コレクタ接続電極３１を形成
して、ヘテロ接合バイポーラトランジスタが完成する。
【００４３】この場合にも、第１の実施例と同様に、エ
ミッタ・ベース間の短絡を考慮することなくベース引出
電極形成用導電層の厚さを厚くすることができるので、
段差部における段切れによる断線の発生を防止すること
ができる。
ミッタ・ベース間の短絡を考慮することなくベース引出
電極形成用導電層の厚さを厚くすることができるので、
段差部における段切れによる断線の発生を防止すること
ができる。
【００４４】また、ベースメサを形成する際には、ベー
ス電極に対するベースコンタクトホール形成のためのゆ
とりを考慮する必要がないので、ベースメサを小さく形
成することができ、ベース・コレクタ接合の寄生容量を
低減することができる。このベースメサの微細化による
ベース・コレクタ接合の寄生容量の低減の効果は、Ａｌ
ＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジス
タに比べて禁制帯幅の小さなＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタにおいて特に重
要になる。
ス電極に対するベースコンタクトホール形成のためのゆ
とりを考慮する必要がないので、ベースメサを小さく形
成することができ、ベース・コレクタ接合の寄生容量を
低減することができる。このベースメサの微細化による
ベース・コレクタ接合の寄生容量の低減の効果は、Ａｌ
ＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジス
タに比べて禁制帯幅の小さなＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタにおいて特に重
要になる。
【００４５】即ち、ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接
合バイポーラトランジスタにおいては、ベース・コレク
タ接合の周辺部に酸素等をイオン注入することによって
絶縁化し、寄生容量をなくすことができるものの、禁制
帯幅の小さなＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合
バイポーラトランジスタにおいては酸素のイオン注入に
よっても完全な絶縁化が困難であり、寄生容量をそれ程
低減することができないためである。
合バイポーラトランジスタにおいては、ベース・コレク
タ接合の周辺部に酸素等をイオン注入することによって
絶縁化し、寄生容量をなくすことができるものの、禁制
帯幅の小さなＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合
バイポーラトランジスタにおいては酸素のイオン注入に
よっても完全な絶縁化が困難であり、寄生容量をそれ程
低減することができないためである。
【００４６】なお、上記各実施例においては、エミッタ
電極として４００ｎｍの厚さのＷＳｉを用いているが、
厚さは、３００〜５００ｎｍの範囲であれば良く、ま
た、ＷＳｉの組成比は、スパッタリングの際に用いるタ
ーゲットの組成に依存するものの、一般的には、Ｗ：Ｓ
ｉ＝１：１近傍のＷリッチのＷＳｉであるが、このよう
な組成比に限る必要はないし、且つ、Ａｕ・Ｇｅ／Ａｕ
等の他の材料を用いても良い。
電極として４００ｎｍの厚さのＷＳｉを用いているが、
厚さは、３００〜５００ｎｍの範囲であれば良く、ま
た、ＷＳｉの組成比は、スパッタリングの際に用いるタ
ーゲットの組成に依存するものの、一般的には、Ｗ：Ｓ
ｉ＝１：１近傍のＷリッチのＷＳｉであるが、このよう
な組成比に限る必要はないし、且つ、Ａｕ・Ｇｅ／Ａｕ
等の他の材料を用いても良い。
【００４７】また、上記各実施例において、エミッタ電
極上に設ける絶縁膜及びダミーベース形成用の絶縁膜と
してＳｉＯ2 を用いているが、平坦化絶縁膜に対してド
ライ・エッチングの選択性のあるＳｉＮ等の他の絶縁膜
を用いても良く、また、ダミーベースの幅も６００〜１
０００ｎｍ程度であれば良い。さらに、ベースメサ形成
工程、及び、コレクタメサ形成工程におけるエッチング
方法は、等方性のウェット・エッチングに限られるもの
でなく、ドライ・エッチングを用いても良いし、或い
は、異方性エッチングを用いても良いものである。
極上に設ける絶縁膜及びダミーベース形成用の絶縁膜と
してＳｉＯ2 を用いているが、平坦化絶縁膜に対してド
ライ・エッチングの選択性のあるＳｉＮ等の他の絶縁膜
を用いても良く、また、ダミーベースの幅も６００〜１
０００ｎｍ程度であれば良い。さらに、ベースメサ形成
工程、及び、コレクタメサ形成工程におけるエッチング
方法は、等方性のウェット・エッチングに限られるもの
でなく、ドライ・エッチングを用いても良いし、或い
は、異方性エッチングを用いても良いものである。
【００４８】また、上記実施例においては、ｎｐｎ型Ａ
ｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジ
スタ、及び、ｎｐｎ型ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘ
テロ接合バイポーラトランジスタを説明しているが、ｐ
ｎｐ型ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラ
トランジスタ、及び、ｐｎｐ型ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ系ヘテロ接合バイポーラトランジスタであっても良
く、さらに、本発明は、ＩｎＰをエミッタとし、ＩｎＧ
ａＡｓをベース及びコレクタとしたＩｎＰ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタも対象とするも
のである。
ｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジ
スタ、及び、ｎｐｎ型ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘ
テロ接合バイポーラトランジスタを説明しているが、ｐ
ｎｐ型ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラ
トランジスタ、及び、ｐｎｐ型ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ系ヘテロ接合バイポーラトランジスタであっても良
く、さらに、本発明は、ＩｎＰをエミッタとし、ＩｎＧ
ａＡｓをベース及びコレクタとしたＩｎＰ／ＩｎＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタも対象とするも
のである。
【００４９】また、上記の各実施例においては、エミッ
タが上方にあるエミッタ・アップ型ヘテロ接合バイポー
ラトランジスタを例に説明しているが、コレクタが上方
にあるコレクタ・トップ型ヘテロ接合バイポーラトラン
ジスタでも良く、さらに、両方の接合がヘテロ接合であ
るダブルヘテロ接合型のヘテロ接合バイポーラトランジ
スタ、或いは、ベース・コレクタ接合のみがヘテロ接合
であるヘテロ接合バイポーラトランジスタであっても良
く、ベース・コレクタ接合をヘテロ接合にすることによ
ってベース・コレクタ接合の耐圧を向上することができ
る。
タが上方にあるエミッタ・アップ型ヘテロ接合バイポー
ラトランジスタを例に説明しているが、コレクタが上方
にあるコレクタ・トップ型ヘテロ接合バイポーラトラン
ジスタでも良く、さらに、両方の接合がヘテロ接合であ
るダブルヘテロ接合型のヘテロ接合バイポーラトランジ
スタ、或いは、ベース・コレクタ接合のみがヘテロ接合
であるヘテロ接合バイポーラトランジスタであっても良
く、ベース・コレクタ接合をヘテロ接合にすることによ
ってベース・コレクタ接合の耐圧を向上することができ
る。
【００５０】
【発明の効果】本発明によれば、エミッタメサに自己整
合するベース電極を形成したのちに、ダミーベースプロ
セスを用いているので、ベース電極に対するベースコン
タクトホールと無関係にベースメサを微細化することが
でき、したがって、このベースメサの微細化によってベ
ース・コレクタ接合の寄生容量を大幅に低減することが
できるので、高速性能に優れた半導体装置を製造歩留り
良く生産することができる。
合するベース電極を形成したのちに、ダミーベースプロ
セスを用いているので、ベース電極に対するベースコン
タクトホールと無関係にベースメサを微細化することが
でき、したがって、このベースメサの微細化によってベ
ース・コレクタ接合の寄生容量を大幅に低減することが
できるので、高速性能に優れた半導体装置を製造歩留り
良く生産することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例の途中までの製造工程の説明図
である。
である。
【図３】本発明の実施例の図２以降の途中までの製造工
程の説明図である。
程の説明図である。
【図４】本発明の実施例の図３以降の途中までの製造工
程の説明図である。
程の説明図である。
【図５】本発明の実施例の図４以降の製造工程の説明図
である。
である。
【図６】従来のＨＢＴの説明図である。
【図７】従来の他のＨＢＴの途中までの製造工程の説明
図である。
図である。
【図８】従来の他のＨＢＴの図７以降の途中までの製造
工程の説明図である。
工程の説明図である。
【図９】従来の他のＨＢＴの図８以降の製造工程の説明
図である。
図である。
１ 化合物半導体基板
２ バッファ層
３ 第１の層
４ 第２の層
５ 第３の層
６ メサ部
７ 第３の層に対する電極
８ ベース電極
９ ダミーベース
１０ ベースメサ
１１ 半絶縁性基板
１２ ｉ型バッファ層
１３ ｎ+ 型サブコレクタ層
１４ コレクタ層
１５ ｐ+ 型ベース層
１６ ｎ型エミッタ層
１７ ｎ+ 型キャップ層
１８ 絶縁膜マスク
１９ エミッタ電極
２０ ベース電極形成用導電層
２１ ベース電極
２２ ダミーベース
２３ コレクタ電極
２４ フォトレジストパターン
２５ 平坦化絶縁層
２６ フォトレジストパターン
２７ ベース引出電極形成用導電層
２８ ベース引出電極
２９ エミッタ接続電極
３０ ベース接続電極
３１ コレクタ接続電極
３２ 半絶縁性基板
３３ ｉ型バッファ層
３４ ｎ+ 型サブコレクタ層
３５ コレクタ層
３６ ｐ+ 型ベース層
３７ ｎ型エミッタ層
３８ エミッタ電極
３９ ベース電極
４０ フォトレジストパターン
４１ コレクタ電極
４２ ベースコンタクトホール
４３ 半絶縁性基板
４４ ｉ型バッファ層
４５ ｎ+ 型サブコレクタ層
４６ コレクタ層
４７ ｐ+ 型ベース層
４８ ｎ型エミッタ層
４９ ｎ+ 型キャップ層
５０ 絶縁膜マスク
５１ エミッタ電極
５２ ダミーベース
５３ コレクタ電極
５４ フォトレジストパターン
５５ 平坦化絶縁層
５６ フォトレジストパターン
５７ ベース電極形成用導電層
５８ ベース電極
５９ 断線部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/331
H01L 29/737
Claims (3)
- 【請求項１】 化合物半導体基板上にエミッタ・ベース
接合及びベース・コレクタ接合の少なくとも一方がヘテ
ロ接合になるように、少なくともコレクタ層、ベース
層、及び、エミッタ層を含む、第１の層、第２の層、及
び、第３の層をエピタキシャル成長させると共に、前記
化合物半導体基板からより離れた前記第３の層をメサ状
にエッチングしてメサ部を形成したのち、ベース電極を
前記メサ部に対して自己整合的に形成し、次いで、前記
メサ部の側壁にサイドウォール型ダミーベースを形成し
て、前記サイドウォール型ダミーベースをマスクとし
て、少なくとも前記ベース電極及び前記第２の層をメサ
エッチングすることによって、前記メサ部に対して自己
整合的にベースメサを形成する工程、前記第１の層に対
する電極の形成後に、絶縁物を用いて表面を平坦化する
と同時に表面安定化を行なう工程、及び、前記平坦化の
ための絶縁物をベース電極近傍までエッチバックしたの
ち、前記サイドウォール型ダミーベースを除去し、次い
で、少なくとも前記メサ状の第３の層を覆うレジストパ
ターンを利用してベース引出電極形成用導電層を堆積さ
せてベース引出電極が前記ベース電極及び絶縁物上に延
在するように形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 上記ベースメサの形成後に、上記サイド
ウォール型ダミーベースを用いて、上記第１の層に対す
る電極を自己整合的に形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 上記第３の層がエミッタ層であり、且
つ、エミッタ・ベース接合がヘテロ接合であることを特
徴とする請求項１または２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00382095A JP3470281B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00382095A JP3470281B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195400A JPH08195400A (ja) | 1996-07-30 |
| JP3470281B2 true JP3470281B2 (ja) | 2003-11-25 |
Family
ID=11567838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00382095A Expired - Lifetime JP3470281B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470281B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227221A (ja) * | 2007-03-14 | 2008-09-25 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| CN110797401A (zh) * | 2019-11-29 | 2020-02-14 | 厦门市三安集成电路有限公司 | 晶体管及其制备方法 |
-
1995
- 1995-01-13 JP JP00382095A patent/JP3470281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195400A (ja) | 1996-07-30 |
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