JP2734780B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JP2734780B2 JP2734780B2 JP3008193A JP819391A JP2734780B2 JP 2734780 B2 JP2734780 B2 JP 2734780B2 JP 3008193 A JP3008193 A JP 3008193A JP 819391 A JP819391 A JP 819391A JP 2734780 B2 JP2734780 B2 JP 2734780B2
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）は高速応答と電流駆動能力に優れているため超高
速集積回路への応用が期待されているが、消費電力の低
減が大きな課題である。
ＢＴ）は高速応答と電流駆動能力に優れているため超高
速集積回路への応用が期待されているが、消費電力の低
減が大きな課題である。
【０００３】低消費電力化するには素子寸法を微細化し
動作電流を小さくすることが求められるが、微細化にと
もない素子製造技術が高度化、複雑化してくる。
動作電流を小さくすることが求められるが、微細化にと
もない素子製造技術が高度化、複雑化してくる。
【０００４】素子寸法微細化には反応性イオンエッチン
グに代表されるドライエッチング技術が用いられること
が多い。一方コストが低く容易な方法として、異種半導
体層に対して選択比の大きいウェットエッチングがあ
る。
グに代表されるドライエッチング技術が用いられること
が多い。一方コストが低く容易な方法として、異種半導
体層に対して選択比の大きいウェットエッチングがあ
る。
【０００５】従来のウェットエッチングを用いたＨＢＴ
の代表的なパターン反転プロセスについて図３（ａ）〜
（ｅ）を参照して説明する。
の代表的なパターン反転プロセスについて図３（ａ）〜
（ｅ）を参照して説明する。
【０００６】はじめに図３（ａ）に示すように、半絶縁
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０19ｃｍ-3、厚さ４００ｎｍのＮ
+ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓｉ濃度
３×１０16ｃｍ-3、厚さ４００ｎｍのＮ- 型ＩｎＧａＡ
ｓからなるコレクタ層３、Ｂｅ濃度３×１０19ｃｍ-3、
厚さ１００ｎｍのＰ+ 型ＩｎＧａＡｓからなるベース層
４、Ｓｉ濃度３×１０17ｃｍ-3、厚さ３００ｎｍのＮ-
型ＩｎＰからなるエミッタ層５、Ｓｉ濃度１×１０19ｃ
ｍ-3、厚さ２００ｎｍのＮ+ 型ＩｎＧａＡｓからなるエ
ミッタキャップ層６を順次成長する。ここでサブコレク
タ層２、コレクタ層３、ベース層４、エミッタキャップ
層６は、半導体基板１およびエミッタ層５のＩｎＰに格
子整合している。
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０19ｃｍ-3、厚さ４００ｎｍのＮ
+ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓｉ濃度
３×１０16ｃｍ-3、厚さ４００ｎｍのＮ- 型ＩｎＧａＡ
ｓからなるコレクタ層３、Ｂｅ濃度３×１０19ｃｍ-3、
厚さ１００ｎｍのＰ+ 型ＩｎＧａＡｓからなるベース層
４、Ｓｉ濃度３×１０17ｃｍ-3、厚さ３００ｎｍのＮ-
型ＩｎＰからなるエミッタ層５、Ｓｉ濃度１×１０19ｃ
ｍ-3、厚さ２００ｎｍのＮ+ 型ＩｎＧａＡｓからなるエ
ミッタキャップ層６を順次成長する。ここでサブコレク
タ層２、コレクタ層３、ベース層４、エミッタキャップ
層６は、半導体基板１およびエミッタ層５のＩｎＰに格
子整合している。
【０００７】つぎにＳｉＯ2 からなる絶縁膜７を全面に
堆積し、フォトレジスト８をマスクとして絶縁膜７をエ
ッチングしてエミッタパターンを形成する。つぎに絶縁
膜７をマスクとして燐酸、過酸化水素の水溶液を用いて
エミッタキャップ層６をウェットエッチングする。
堆積し、フォトレジスト８をマスクとして絶縁膜７をエ
ッチングしてエミッタパターンを形成する。つぎに絶縁
膜７をマスクとして燐酸、過酸化水素の水溶液を用いて
エミッタキャップ層６をウェットエッチングする。
【０００８】つぎにＩｎＧａＡｓを侵さない燐酸、塩酸
の水溶液を用いて所望のエミッタ寸法に達するまでエミ
ッタ層５をサイドエッチングする。
の水溶液を用いて所望のエミッタ寸法に達するまでエミ
ッタ層５をサイドエッチングする。
【０００９】つぎに図３（ｂ）に示すように、絶縁膜７
のパターンをエミッタ電極９ａに置き換えるため全面に
フォトレジスト８を回転塗布してから平坦化する。
のパターンをエミッタ電極９ａに置き換えるため全面に
フォトレジスト８を回転塗布してから平坦化する。
【００１０】つぎに酸素プラズマにより絶縁膜７の表面
が露出するまでフォトレジスト８をエッチングする（絶
縁膜７を頭出しする）。つぎに露出した絶縁膜７を弗酸
により除去する。
が露出するまでフォトレジスト８をエッチングする（絶
縁膜７を頭出しする）。つぎに露出した絶縁膜７を弗酸
により除去する。
【００１１】つぎに図３（ｃ）に示すように、チタン、
白金、金からなるエミッタ電極９ａを蒸着する。
白金、金からなるエミッタ電極９ａを蒸着する。
【００１２】つぎに図３（ｄ）に示すように、不要の電
極金属９ａをフォトレジスト８とともに除去する（リフ
トオフ工程）。つぎに全面に金−亜鉛（ＡｕＺｎ）合金
からなるベース電極９ｂを蒸着するとベース電極９ｂと
エミッタ電極９ａとが自己整合化された構造ができる。
極金属９ａをフォトレジスト８とともに除去する（リフ
トオフ工程）。つぎに全面に金−亜鉛（ＡｕＺｎ）合金
からなるベース電極９ｂを蒸着するとベース電極９ｂと
エミッタ電極９ａとが自己整合化された構造ができる。
【００１３】つぎに図３（ｅ）に示すように、フォトレ
ジスト（図示せず）でベース領域を覆ってから、燐酸、
過酸化水素の水溶液を用いてベース層４およびコレクタ
層３をメサエッチングしてサブコレクタ層２を露出す
る。最後にリフトオフ工程によりサブコレクタ層２の上
にコレクタ電極９ｃを形成してＨＢＴの素子部が完成す
る。
ジスト（図示せず）でベース領域を覆ってから、燐酸、
過酸化水素の水溶液を用いてベース層４およびコレクタ
層３をメサエッチングしてサブコレクタ層２を露出す
る。最後にリフトオフ工程によりサブコレクタ層２の上
にコレクタ電極９ｃを形成してＨＢＴの素子部が完成す
る。
【００１４】ダミーエミッタの寸法を規定した光学マス
ク寸法Ｌ2 と比較して実質的なエミッタ寸法Ｌ1 はより
微細化されている。ドライエッチングよりも選択比の大
きいウェットエッチングを用いることにより、容易に微
細な加工が実現され、コストが低い利点がある。
ク寸法Ｌ2 と比較して実質的なエミッタ寸法Ｌ1 はより
微細化されている。ドライエッチングよりも選択比の大
きいウェットエッチングを用いることにより、容易に微
細な加工が実現され、コストが低い利点がある。
【００１５】
【発明が解決しようとする課題】図３（ｅ）に示すよう
に、ベース電極９ｂとエミッタ層５との分離幅はサイド
エッチングＬ0 によって決まる（エミッタキャップ層６
のサイドエッチングＬ3 と選択エッチングによるエミッ
タ層５のサイドエッチングＬ4 との和で与えられる）。
に、ベース電極９ｂとエミッタ層５との分離幅はサイド
エッチングＬ0 によって決まる（エミッタキャップ層６
のサイドエッチングＬ3 と選択エッチングによるエミッ
タ層５のサイドエッチングＬ4 との和で与えられる）。
【００１６】電極の分離幅は素子の特性上、必要最小限
が好ましい。エミッタが微細化されてもベース電極・エ
ミッタ間隔が大きいとベース抵抗が大きくなる。さらに
ベース・コレクタ接合面積増大による寄生容量の増大に
つながり自己整合化の効果が失われる。
が好ましい。エミッタが微細化されてもベース電極・エ
ミッタ間隔が大きいとベース抵抗が大きくなる。さらに
ベース・コレクタ接合面積増大による寄生容量の増大に
つながり自己整合化の効果が失われる。
【００１７】本発明の目的はエミッタを微細化して、し
かもベース電極がエミッタに極めて近接する高性能ヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とにある。
かもベース電極がエミッタに極めて近接する高性能ヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とにある。
【００１８】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタの製造方法は、半導体基板上にサブ
コレクタ層、コレクタ層、ベース層、エミッタ層、エミ
ッタキャップ層を順次成長する工程と、全面に第１の絶
縁膜および第２の絶縁膜を順次堆積する工程と、前記第
２の絶縁膜および前記第１の絶縁膜を選択エッチングし
て前記第１の絶縁膜および前記第２の絶縁膜からなるエ
ミッタパターンを形成する工程と、前記第２の絶縁膜を
サイドエッチングする工程と、前記エミッタパターンを
マスクとして前記エミッタキャップ層および前記エミッ
タ層を順次エッチングしてメサを形成する工程と、全面
にフォトレジストを塗布して平坦化してから前記フォト
レジストをエッチバックして前記第２の絶縁膜を頭出し
する工程と、前記第２の絶縁膜および前記第１の絶縁膜
を除去してからリフトオフ工程によりエミッタ電極を形
成する工程と、前記エミッタキャップ層をマスクとして
ベース電極金属を蒸着する工程をと含むものである。
ポーラトランジスタの製造方法は、半導体基板上にサブ
コレクタ層、コレクタ層、ベース層、エミッタ層、エミ
ッタキャップ層を順次成長する工程と、全面に第１の絶
縁膜および第２の絶縁膜を順次堆積する工程と、前記第
２の絶縁膜および前記第１の絶縁膜を選択エッチングし
て前記第１の絶縁膜および前記第２の絶縁膜からなるエ
ミッタパターンを形成する工程と、前記第２の絶縁膜を
サイドエッチングする工程と、前記エミッタパターンを
マスクとして前記エミッタキャップ層および前記エミッ
タ層を順次エッチングしてメサを形成する工程と、全面
にフォトレジストを塗布して平坦化してから前記フォト
レジストをエッチバックして前記第２の絶縁膜を頭出し
する工程と、前記第２の絶縁膜および前記第１の絶縁膜
を除去してからリフトオフ工程によりエミッタ電極を形
成する工程と、前記エミッタキャップ層をマスクとして
ベース電極金属を蒸着する工程をと含むものである。
【００１９】本発明の第２のヘテロ接合バイポーラトラ
ンジスタの製造方法は、半導体基板上にサブコレクタ
層、コレクタ層、ベース層、エミッタ層、エミッタキャ
ップ層を順次成長する工程と、全面に絶縁膜を堆積して
から選択エッチングして順メサ型の前記絶縁膜からなる
エミッタパターンを形成する工程と、前記エミッタパタ
ーンをマスクとして前記エミッタキャップ層および前記
エミッタ層をエッチングする工程と、全面にフォトレジ
ストを塗布して平坦化してから前記フォトレジストをエ
ッチバックして前記絶縁膜を頭出しする工程と、前記絶
縁膜を除去してからリフトオフ工程によりエミッタ電極
を形成する工程と、前記エミッタキャップ層をマスクと
してベース電極金属を蒸着する工程とを含むものであ
る。
ンジスタの製造方法は、半導体基板上にサブコレクタ
層、コレクタ層、ベース層、エミッタ層、エミッタキャ
ップ層を順次成長する工程と、全面に絶縁膜を堆積して
から選択エッチングして順メサ型の前記絶縁膜からなる
エミッタパターンを形成する工程と、前記エミッタパタ
ーンをマスクとして前記エミッタキャップ層および前記
エミッタ層をエッチングする工程と、全面にフォトレジ
ストを塗布して平坦化してから前記フォトレジストをエ
ッチバックして前記絶縁膜を頭出しする工程と、前記絶
縁膜を除去してからリフトオフ工程によりエミッタ電極
を形成する工程と、前記エミッタキャップ層をマスクと
してベース電極金属を蒸着する工程とを含むものであ
る。
【００２０】
【作用】絶縁膜からなるダミーエミッタをマスクとして
エミッタキャップ層をウェットエッチングすることによ
り形成された庇は、ベース電極とエミッタとの間隔を短
縮する際に制約となっていた。
エミッタキャップ層をウェットエッチングすることによ
り形成された庇は、ベース電極とエミッタとの間隔を短
縮する際に制約となっていた。
【００２１】本発明では予めダミーエミッタを縮小して
庇を補償している。エミッタメサからのエミッタ電極の
張り出しが小さい。ベース電極とエミッタとの間隔が小
さいのでベース抵抗やコレクタ容量の増大を招かずに済
む。
庇を補償している。エミッタメサからのエミッタ電極の
張り出しが小さい。ベース電極とエミッタとの間隔が小
さいのでベース抵抗やコレクタ容量の増大を招かずに済
む。
【００２２】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）を参照して説明する。
〜（ｅ）を参照して説明する。
【００２３】はじめに図１（ａ）に示すように、半絶縁
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０19ｃｍ-3、厚さ４００ｎｍのＮ
+ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓｉ濃度
３×１０16ｃｍ-3、厚さ４００ｎｍのＮ- 型ＩｎＧａＡ
ｓからなるコレクタ層３、Ｂｅ濃度３×１０19ｃｍ-3、
厚さ１００ｎｍのＰ+ 型ＩｎＧａＡｓからなるベース層
４、Ｓｉ濃度３×１０17ｃｍ-3、厚さ３００ｎｍのＮ-
型ＩｎＰからなるエミッタ層５、Ｓｉ濃度１×１０19ｃ
ｍ-3、厚さ２００ｎｍのＮ+ 型ＩｎＧａＡｓからなるエ
ミッタキャップ層６を順次成長する。ここでサブコレク
タ層２、コレクタ層３、ベース層４、エミッタキャップ
層６は、半導体基板１およびエミッタ層５のＩｎＰに格
子整合している。
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０19ｃｍ-3、厚さ４００ｎｍのＮ
+ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓｉ濃度
３×１０16ｃｍ-3、厚さ４００ｎｍのＮ- 型ＩｎＧａＡ
ｓからなるコレクタ層３、Ｂｅ濃度３×１０19ｃｍ-3、
厚さ１００ｎｍのＰ+ 型ＩｎＧａＡｓからなるベース層
４、Ｓｉ濃度３×１０17ｃｍ-3、厚さ３００ｎｍのＮ-
型ＩｎＰからなるエミッタ層５、Ｓｉ濃度１×１０19ｃ
ｍ-3、厚さ２００ｎｍのＮ+ 型ＩｎＧａＡｓからなるエ
ミッタキャップ層６を順次成長する。ここでサブコレク
タ層２、コレクタ層３、ベース層４、エミッタキャップ
層６は、半導体基板１およびエミッタ層５のＩｎＰに格
子整合している。
【００２４】つぎに厚さ２５０ｎｍの窒化膜（Ｓｉ
ＮX ）からなる絶縁膜７および厚さ２５０ｎｍの酸化膜
（ＳｉＯ2 ）からなる絶縁膜７ａを堆積する。つぎにフ
ォトレジスト８をマスクとして絶縁膜７，７ａをドライ
エッチングしてダミーエミッタとする。つぎにバッファ
ード・弗酸を用いてダミーエミッタをエッチングする
と、ＳｉＯ2 からなる絶縁膜７ａの側面のみがサイドエ
ッチングされる。エッチング時間を制御することにより
ＳｉＯ2 からなる絶縁膜７ａの所望のサイドエッチング
幅を得ることができる。
ＮX ）からなる絶縁膜７および厚さ２５０ｎｍの酸化膜
（ＳｉＯ2 ）からなる絶縁膜７ａを堆積する。つぎにフ
ォトレジスト８をマスクとして絶縁膜７，７ａをドライ
エッチングしてダミーエミッタとする。つぎにバッファ
ード・弗酸を用いてダミーエミッタをエッチングする
と、ＳｉＯ2 からなる絶縁膜７ａの側面のみがサイドエ
ッチングされる。エッチング時間を制御することにより
ＳｉＯ2 からなる絶縁膜７ａの所望のサイドエッチング
幅を得ることができる。
【００２５】つぎにダミーエミッタ７，７ａをマスクと
してエミッタキャップ層６をエッチングしたのち、Ｉｎ
Ｐからなるエミッタ層５をＩｎＧａＡｓに対して選択エ
ッチングすると、ベース層４が露出した後はエミッタ層
５の側面のみエッチングされる。このときエッチング時
間を制御して、所望のエミッタ寸法を得ることができ
る。ここではエミッタキャップ層６とＳｉＯ2 からなる
絶縁膜７ａとの幅が等しくなるようにした。
してエミッタキャップ層６をエッチングしたのち、Ｉｎ
Ｐからなるエミッタ層５をＩｎＧａＡｓに対して選択エ
ッチングすると、ベース層４が露出した後はエミッタ層
５の側面のみエッチングされる。このときエッチング時
間を制御して、所望のエミッタ寸法を得ることができ
る。ここではエミッタキャップ層６とＳｉＯ2 からなる
絶縁膜７ａとの幅が等しくなるようにした。
【００２６】つぎに図１（ｂ）に示すように、新たにフ
ォトレジスト８を回転塗布して平坦化する。
ォトレジスト８を回転塗布して平坦化する。
【００２７】つぎに図１（ｃ）に示すように、フォトレ
ジスト８をエッチバックして、ＳｉＯ2 からなる絶縁膜
７ａの表面を露出させる。つぎに弗酸によりダミーエミ
ッタ７，７ａを除去して、エミッタキャップ層６を露出
させる。
ジスト８をエッチバックして、ＳｉＯ2 からなる絶縁膜
７ａの表面を露出させる。つぎに弗酸によりダミーエミ
ッタ７，７ａを除去して、エミッタキャップ層６を露出
させる。
【００２８】つぎに図１（ｄ）に示すように、フォトレ
ジスト８を残したままチタン、白金、金を順に蒸着して
からリフトオフするとエミッタ電極９ａが形成される。
フォトレジスト８の開口寸法がエミッタキャップ層６と
等しいので、エミッタ電極９ａがエミッタキャップ層６
からはみ出さない。
ジスト８を残したままチタン、白金、金を順に蒸着して
からリフトオフするとエミッタ電極９ａが形成される。
フォトレジスト８の開口寸法がエミッタキャップ層６と
等しいので、エミッタ電極９ａがエミッタキャップ層６
からはみ出さない。
【００２９】最後に図１（ｅ）に示すように、全面に金
−亜鉛（ＡｕＺｎ）合金を蒸着してベース電極９ｂを形
成する。つぎにフォトレジスト（図示せず）でベース領
域を覆ってから、燐酸、過酸化水素の水溶液を用いてベ
ース層４およびコレクタ層３をメサエッチングしてサブ
コレクタ層２を露出する。最後にリフトオフ工程により
サブコレクタ層２の上にコレクタ電極９ｃを形成してＨ
ＢＴの素子部が完成する。
−亜鉛（ＡｕＺｎ）合金を蒸着してベース電極９ｂを形
成する。つぎにフォトレジスト（図示せず）でベース領
域を覆ってから、燐酸、過酸化水素の水溶液を用いてベ
ース層４およびコレクタ層３をメサエッチングしてサブ
コレクタ層２を露出する。最後にリフトオフ工程により
サブコレクタ層２の上にコレクタ電極９ｃを形成してＨ
ＢＴの素子部が完成する。
【００３０】ベース電極９ｂとエミッタ層５との分離幅
ＬO は選択エッチングによるエミッタ層５のサイドエッ
チングのみで決まるので、必要最小限に抑えることがで
きる。その結果ベース層の直列抵抗やベース層下の寄生
ベース・コレクタ容量を増大させることなく、容易に微
細なエミッタ寸法を実現することができた。
ＬO は選択エッチングによるエミッタ層５のサイドエッ
チングのみで決まるので、必要最小限に抑えることがで
きる。その結果ベース層の直列抵抗やベース層下の寄生
ベース・コレクタ容量を増大させることなく、容易に微
細なエミッタ寸法を実現することができた。
【００３１】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｅ）を参照して説明する。
２（ａ）〜（ｅ）を参照して説明する。
【００３２】はじめに図２（ａ）に示すように、第１の
実施例と同様にＮ+ 型ＩｎＧａＡｓからなるサブコレク
タ層２、Ｎ- 型ＩｎＧａＡｓからなるコレクタ層３、Ｐ
+ 型ＩｎＧａＡｓからなるベース層４、Ｎ- 型ＩｎＰか
らなるエミッタ層５、Ｎ+ 型ＩｎＧａＡｓからなるエミ
ッタキャップ層６を順次成長する。ここでサブコレクタ
層２、コレクタ層３、ベース層４、エミッタキャップ層
６は、半導体基板１およびエミッタ層５のＩｎＰに格子
整合している。
実施例と同様にＮ+ 型ＩｎＧａＡｓからなるサブコレク
タ層２、Ｎ- 型ＩｎＧａＡｓからなるコレクタ層３、Ｐ
+ 型ＩｎＧａＡｓからなるベース層４、Ｎ- 型ＩｎＰか
らなるエミッタ層５、Ｎ+ 型ＩｎＧａＡｓからなるエミ
ッタキャップ層６を順次成長する。ここでサブコレクタ
層２、コレクタ層３、ベース層４、エミッタキャップ層
６は、半導体基板１およびエミッタ層５のＩｎＰに格子
整合している。
【００３３】つぎに全面に厚さ５００ｎｍのＳｉＯ2 か
らなる絶縁膜７を堆積する。つぎにフォトレジスト８を
マスクとして絶縁膜７をバッファード・弗酸でエッチン
グしてダミーエミッタとする。ウェットエッチングによ
る本実施例ではダミーエミッタは台形状になる。上部の
面積の方が底面の面積よりも小さいという点では第１の
実施例と同様である。
らなる絶縁膜７を堆積する。つぎにフォトレジスト８を
マスクとして絶縁膜７をバッファード・弗酸でエッチン
グしてダミーエミッタとする。ウェットエッチングによ
る本実施例ではダミーエミッタは台形状になる。上部の
面積の方が底面の面積よりも小さいという点では第１の
実施例と同様である。
【００３４】つぎにダミーエミッタ７をマスクとしてエ
ミッタキャップ層６をエッチングしたのち、ＩｎＰから
なるエミッタ層５をＩｎＧａＡｓに対して選択エッチン
グする。
ミッタキャップ層６をエッチングしたのち、ＩｎＰから
なるエミッタ層５をＩｎＧａＡｓに対して選択エッチン
グする。
【００３５】つぎに図２（ｂ）に示すように、フォトレ
ジスト８を回転塗布して平坦化する。
ジスト８を回転塗布して平坦化する。
【００３６】つぎに図２（ｃ）に示すように、フォトレ
ジスト８をエッチバックしてダミーエミッタとなる絶縁
膜７の表面を露出させる。
ジスト８をエッチバックしてダミーエミッタとなる絶縁
膜７の表面を露出させる。
【００３７】つぎに図２（ｄ）に示すように、ダミーエ
ミッタ７を除去したのちフォトレジスト８を残したまま
チタン、白金、金を順に蒸着してからリフトオフしてエ
ミッタ電極９ａを形成する。フォトレジスト８の開口が
狭くなっているのでエミッタ電極９ａがエミッタキャッ
プ層６からはみ出すことはない。
ミッタ７を除去したのちフォトレジスト８を残したまま
チタン、白金、金を順に蒸着してからリフトオフしてエ
ミッタ電極９ａを形成する。フォトレジスト８の開口が
狭くなっているのでエミッタ電極９ａがエミッタキャッ
プ層６からはみ出すことはない。
【００３８】最後にベース電極９ｂを形成して、ＨＢＴ
の素子部が完成する。
の素子部が完成する。
【００３９】ヘテロバイポーラトランジスタの半導体材
料としては、本実施例で用いたＩｎＰ／ＩｎＧａＡｓの
代りにＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｇ
ａＡｓなどの化合物半導体を用いても同様の効果を得る
ことができる。
料としては、本実施例で用いたＩｎＰ／ＩｎＧａＡｓの
代りにＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｇ
ａＡｓなどの化合物半導体を用いても同様の効果を得る
ことができる。
【００４０】
【発明の効果】選択比の大きいウェットエッチングを用
いて、サイドエッチングを行なう、安価で容易な製造工
程である。さらにサイドエッチングのためにベース電極
がエミッタから離れてしまうという従来方法の欠点を解
決する。
いて、サイドエッチングを行なう、安価で容易な製造工
程である。さらにサイドエッチングのためにベース電極
がエミッタから離れてしまうという従来方法の欠点を解
決する。
【００４１】その結果ベース抵抗やコレクタ容量が増大
することなく素子を微細化することができる。高性能、
低消費電力のヘテロ接合バイポーラトランジスタの製造
が可能になった。
することなく素子を微細化することができる。高性能、
低消費電力のヘテロ接合バイポーラトランジスタの製造
が可能になった。
【図１】本発明による第１の実施例を示す断面図であ
る。
る。
【図２】本発明による第２の実施例を示す断面図であ
る。
る。
【図３】従来方法によるＨＢＴの製造方法を工程順に示
す断面図である。
す断面図である。
１ 半導体基板 ２ サブコレクタ層 ３ コレクタ層 ４ ベース層 ５ エミッタ層 ６ エミッタキャップ層 ７，７ａ 絶縁膜 ８ フォトレジスト ９ａ エミッタ電極 ９ｂ ベース電極 ９ｃ コレクタ電極
Claims (2)
- 【請求項１】 半導体基板上にサブコレクタ層、コレク
タ層、ベース層、エミッタ層、エミッタキャップ層を順
次成長する工程と、全面に第１の絶縁膜および第２の絶
縁膜を順次堆積する工程と、前記第２の絶縁膜および前
記第１の絶縁膜を選択エッチングして前記第１の絶縁膜
および前記第２の絶縁膜からなるエミッタパターンを形
成する工程と、前記第２の絶縁膜をサイドエッチングす
る工程と、前記エミッタパターンをマスクとして前記エ
ミッタキャップ層および前記エミッタ層を順次エッチン
グしてメサを形成する工程と、全面にフォトレジストを
塗布して平坦化してから前記フォトレジストをエッチバ
ックして前記第２の絶縁膜を頭出しする工程と、前記第
２の絶縁膜および前記第１の絶縁膜を除去してからリフ
トオフ工程によりエミッタ電極を形成する工程と、前記
エミッタキャップ層をマスクとしてベース電極金属を蒸
着する工程とを含むヘテロ接合バイポーラトランジスタ
の製造方法。 - 【請求項２】 半導体基板上にサブコレクタ層、コレク
タ層、ベース層、エミッタ層、エミッタキャップ層を順
次成長する工程と、全面に絶縁膜を堆積してから選択エ
ッチングして順メサ型の前記絶縁膜からなるエミッタパ
ターンを形成する工程と、前記エミッタパターンをマス
クとして前記エミッタキャップ層および前記エミッタ層
を順次エッチングしてメサを形成する工程と、全面にフ
ォトレジストを塗布して平坦化してから前記フォトレジ
ストをエッチバックして前記絶縁膜を頭出しする工程
と、前記絶縁膜を除去してからリフトオフ工程によりエ
ミッタ電極を形成する工程と、前記エミッタキャップ層
をマスクとしてベース電極金属を蒸着する工程とを含む
ヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008193A JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008193A JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252034A JPH04252034A (ja) | 1992-09-08 |
| JP2734780B2 true JP2734780B2 (ja) | 1998-04-02 |
Family
ID=11686446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008193A Expired - Fee Related JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734780B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107115A (ja) * | 1994-10-04 | 1996-04-23 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-28 JP JP3008193A patent/JP2734780B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252034A (ja) | 1992-09-08 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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