JPH08107115A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08107115A JPH08107115A JP23992894A JP23992894A JPH08107115A JP H08107115 A JPH08107115 A JP H08107115A JP 23992894 A JP23992894 A JP 23992894A JP 23992894 A JP23992894 A JP 23992894A JP H08107115 A JPH08107115 A JP H08107115A
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- Japan
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- photoresist
- emitter electrode
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Abstract
(57)【要約】
【目的】 エミッタ電極を露出する工程で、微細なエミ
ッタを含めたあらゆるエミッタ寸法および形状の素子に
均一なエミッタ電極を開口する。 【構成】 素子の幅より大きい開口パターンを有するフ
ォトレジスト１３を形成し、その後の高温処理によりフ
ォトレジスト１３を流動化することでエミッタメサ頂部
以外の不要部分を充填する。エミッタ電極保護膜７を反
応性イオンエッチング（ＲＩＥ）して、エミッタ電極６
を選択的に露出する。不要露出部分の充填度合いは、フ
ォトレジスト１３の厚み、開口寸法および熱処理温度で
制御される。
ッタを含めたあらゆるエミッタ寸法および形状の素子に
均一なエミッタ電極を開口する。 【構成】 素子の幅より大きい開口パターンを有するフ
ォトレジスト１３を形成し、その後の高温処理によりフ
ォトレジスト１３を流動化することでエミッタメサ頂部
以外の不要部分を充填する。エミッタ電極保護膜７を反
応性イオンエッチング（ＲＩＥ）して、エミッタ電極６
を選択的に露出する。不要露出部分の充填度合いは、フ
ォトレジスト１３の厚み、開口寸法および熱処理温度で
制御される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に配線工程において、エミッタ電極を露出す
る際の開口パターン形成方法に関する。
に関し、特に配線工程において、エミッタ電極を露出す
る際の開口パターン形成方法に関する。
【０００２】
【従来の技術】近年、化合物半導体を用いたヘテロ接合
バイポーラトランジスタ（ＨＢＴ）を用いた集積回路の
研究開発が進められている。このような化合物半導体集
積回路の製造工程において、高集積化および高速化を実
現するために、素子の微細化が必要である。図４
（ａ），（ｂ）および図５（ａ），（ｂ），（ｃ）は、
従来の平坦化工程を含むエミッタ電極露出工程を示す断
面図である。
バイポーラトランジスタ（ＨＢＴ）を用いた集積回路の
研究開発が進められている。このような化合物半導体集
積回路の製造工程において、高集積化および高速化を実
現するために、素子の微細化が必要である。図４
（ａ），（ｂ）および図５（ａ），（ｂ），（ｃ）は、
従来の平坦化工程を含むエミッタ電極露出工程を示す断
面図である。
【０００３】まず、図２（ａ）に示すように、ＧａＡｓ
基板１上にエミッタ電極６、エミッタ電極保護膜７、絶
縁性側壁８、等を設けたエミッタメサ４，５が形成され
る。次に、図４（ｂ）に示すように、ＧａＡｓ基板１上
にフォトレジスト１３を塗布し、エミッタ電極保護膜７
上に開口パターンを形成する。ついで、開口パターンを
マスクにして反応性イオンエッチング（ＲＩＥ）により
エミッタ電極保護膜７をエッチングする。
基板１上にエミッタ電極６、エミッタ電極保護膜７、絶
縁性側壁８、等を設けたエミッタメサ４，５が形成され
る。次に、図４（ｂ）に示すように、ＧａＡｓ基板１上
にフォトレジスト１３を塗布し、エミッタ電極保護膜７
上に開口パターンを形成する。ついで、開口パターンを
マスクにして反応性イオンエッチング（ＲＩＥ）により
エミッタ電極保護膜７をエッチングする。
【０００４】次に、第２の従来例として、図５（ａ），
（ｂ），（ｃ）を用い、以下に説明する。まず、図５
（ａ）に示すように、ＧａＡｓ基板１上にエミッタ電極
６、エミッタ電極保護膜７、絶縁性側壁８、等を設けた
エミッタメサ４，５が形成される。
（ｂ），（ｃ）を用い、以下に説明する。まず、図５
（ａ）に示すように、ＧａＡｓ基板１上にエミッタ電極
６、エミッタ電極保護膜７、絶縁性側壁８、等を設けた
エミッタメサ４，５が形成される。
【０００５】次に、図５（ｂ）に示すように、ＧａＡｓ
基板１上にフォトレジスト１３を塗布し、全面露光後、
高温熱処理をする。次に、エミッタ電極保護膜７とフォ
トレジスト１３に対するエッチング速度をなるべく近づ
けた条件（例えば、ＣＦ4 ＋Ｏ2 を用いた反応性イオン
エッチング（ＲＩＥ））により、表面をエッチングす
る。これによりエミッタ電極６を選択的に露出できる
（図５（ｃ））。
基板１上にフォトレジスト１３を塗布し、全面露光後、
高温熱処理をする。次に、エミッタ電極保護膜７とフォ
トレジスト１３に対するエッチング速度をなるべく近づ
けた条件（例えば、ＣＦ4 ＋Ｏ2 を用いた反応性イオン
エッチング（ＲＩＥ））により、表面をエッチングす
る。これによりエミッタ電極６を選択的に露出できる
（図５（ｃ））。
【０００６】
【発明が解決しようとする課題】しかしながら、第１の
従来例として図２（ａ），（ｂ）に示したような方法で
は、フォトレジスト１３（開口パターン）寸法をエミッ
タ電極６の寸法より小さくする必要があり、微細なエミ
ッタ電極６には適用困難であるという問題点を有してい
た。
従来例として図２（ａ），（ｂ）に示したような方法で
は、フォトレジスト１３（開口パターン）寸法をエミッ
タ電極６の寸法より小さくする必要があり、微細なエミ
ッタ電極６には適用困難であるという問題点を有してい
た。
【０００７】さらに、第２の従来例として図３（ａ），
（ｂ），（ｃ）に示したような方法では、ウェハ上で均
一にエミッタ電極６を露出するのが困難で、しかも寸法
形状の異なるエミッタ電極６が存在する場合、これらを
均一に露出するのが困難であるという問題点を有してい
た。
（ｂ），（ｃ）に示したような方法では、ウェハ上で均
一にエミッタ電極６を露出するのが困難で、しかも寸法
形状の異なるエミッタ電極６が存在する場合、これらを
均一に露出するのが困難であるという問題点を有してい
た。
【０００８】本発明の目的は、エミッタ電極の全域を選
択的に露出でき、均一なエミッタ電極の開口が可能とな
る半導体装置の製造方法を提供することにある。
択的に露出でき、均一なエミッタ電極の開口が可能とな
る半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、第１導電型の
コレクタ層、第２導電型のベース層および第１導電型の
エミッタ層の３層を順次にエピタキシャル成長して半導
体基体を準備する工程と、前記半導体基体の表面部に設
けられたメサ状の動作層と動作層の側面に設けられた絶
縁性側壁と、前記動作層上に設けられたエミッタ電極お
よびエミッタ電極保護膜とを設けたエミッタメサに対し
て、これを取り囲むような大きい開口パターンを有する
フォトレジストを形成し、高温熱処理により前記フォト
レジを流動化させ、エミッタメサ頂部以外の不要露出部
分を充填する工程とを含むことを特徴としている。
コレクタ層、第２導電型のベース層および第１導電型の
エミッタ層の３層を順次にエピタキシャル成長して半導
体基体を準備する工程と、前記半導体基体の表面部に設
けられたメサ状の動作層と動作層の側面に設けられた絶
縁性側壁と、前記動作層上に設けられたエミッタ電極お
よびエミッタ電極保護膜とを設けたエミッタメサに対し
て、これを取り囲むような大きい開口パターンを有する
フォトレジストを形成し、高温熱処理により前記フォト
レジを流動化させ、エミッタメサ頂部以外の不要露出部
分を充填する工程とを含むことを特徴としている。
【００１０】
【作用】本発明によれば、エミッタメサよりも大きいフ
ォトレジスト開口パターンを形成したのち高温処理する
ことで、前記フォトレジストを流動化でき、メサ頂部以
外の不要露出部分を充填することができる。従ってエミ
ッタ電極の全域を選択的に露出でき、均一なエミッタ電
極の開口が可能となる。
ォトレジスト開口パターンを形成したのち高温処理する
ことで、前記フォトレジストを流動化でき、メサ頂部以
外の不要露出部分を充填することができる。従ってエミ
ッタ電極の全域を選択的に露出でき、均一なエミッタ電
極の開口が可能となる。
【００１１】
【実施例】次に、本発明の一実施例について、図面を参
照して説明する。
照して説明する。
【００１２】図１〜図３は、本発明の半導体装置の製造
方法の一実施例を示す断面図である。
方法の一実施例を示す断面図である。
【００１３】まず、図１に示すように、半絶縁性ＧａＡ
ｓ基板１（半導体基板）上にｎ型のＧａＡｓコレクタ層
２、ｐ型のＧａＡｓベース層３、ｎ型のＡｌ0.3 Ｇａ
0.7 Ａｓエミッタ層４およびｎ+ 型のＩｎy Ｇａ1-y Ａ
ｓエミッタキャップ層５を順次エピタキシャル成長させ
た半導体基板にエミッタ電極６を形成後、エミッタ電極
６をマスクとして異方性ドライエッチングを行い、Ｇａ
Ａｓベース層３を露出させてエミッタメサを形成し、そ
のエミッタメサの側面にＳｉＯ2 から成る絶縁性側壁８
およびエミッタ電極保護膜７を形成し、素子間分離用の
絶縁領域１０をイオン注入により形成する。続いて、露
出したＧａＡｓベース層３上にベース電極９を形成す
る。その後、図示しないフォトレジスト膜をマスクにし
てＧａＡｓコレクタ層２を露出させ、リフトオフ法でコ
レクタ電極１１を形成する。その後、層間絶縁膜１２を
形成することでメサ型バイポーラトランジスタが完成す
る。
ｓ基板１（半導体基板）上にｎ型のＧａＡｓコレクタ層
２、ｐ型のＧａＡｓベース層３、ｎ型のＡｌ0.3 Ｇａ
0.7 Ａｓエミッタ層４およびｎ+ 型のＩｎy Ｇａ1-y Ａ
ｓエミッタキャップ層５を順次エピタキシャル成長させ
た半導体基板にエミッタ電極６を形成後、エミッタ電極
６をマスクとして異方性ドライエッチングを行い、Ｇａ
Ａｓベース層３を露出させてエミッタメサを形成し、そ
のエミッタメサの側面にＳｉＯ2 から成る絶縁性側壁８
およびエミッタ電極保護膜７を形成し、素子間分離用の
絶縁領域１０をイオン注入により形成する。続いて、露
出したＧａＡｓベース層３上にベース電極９を形成す
る。その後、図示しないフォトレジスト膜をマスクにし
てＧａＡｓコレクタ層２を露出させ、リフトオフ法でコ
レクタ電極１１を形成する。その後、層間絶縁膜１２を
形成することでメサ型バイポーラトランジスタが完成す
る。
【００１４】次に、図２に示すように、エミッタメサ
４，５（エミッタ電極６およびエミッタ電極保護膜７）
を含む高さとほぼ同じ厚みとなるように、フォトレジス
ト１３を塗布する。さらに、エミッタメサ４，５に対し
て、これを取り囲むような開口寸法を有するマスクによ
り開口パターンを形成する。この開口パターンの寸法
は、即ち、エミッタメサ４，５の縁からの距離は、フォ
トレジスト１３の厚みより十分小さく設定される（例え
ば、レジスト厚が１μｍであれば、開口寸法５００ｎｍ
程度が望ましい）。
４，５（エミッタ電極６およびエミッタ電極保護膜７）
を含む高さとほぼ同じ厚みとなるように、フォトレジス
ト１３を塗布する。さらに、エミッタメサ４，５に対し
て、これを取り囲むような開口寸法を有するマスクによ
り開口パターンを形成する。この開口パターンの寸法
は、即ち、エミッタメサ４，５の縁からの距離は、フォ
トレジスト１３の厚みより十分小さく設定される（例え
ば、レジスト厚が１μｍであれば、開口寸法５００ｎｍ
程度が望ましい）。
【００１５】次に、図３に示すように、フォトレジスト
１３（開口パターン）を１８０℃程度の高温処理を施
し、流動化させることでエミッタメサ頂部以外の不要露
出部分を充填する。この不要露出部分の充填度合いは、
フォトレジスト１３の厚み、開口パターンの寸法および
熱処理の温度で制御される。
１３（開口パターン）を１８０℃程度の高温処理を施
し、流動化させることでエミッタメサ頂部以外の不要露
出部分を充填する。この不要露出部分の充填度合いは、
フォトレジスト１３の厚み、開口パターンの寸法および
熱処理の温度で制御される。
【００１６】次に、流動化されたフォトレジスト１３を
マスクに、層間絶縁膜１２およびエミッタ電極保護膜７
を反応性イオンエッチング（ＲＩＥ）してエミッタ電極
６を露出し、配線工程を実施する。
マスクに、層間絶縁膜１２およびエミッタ電極保護膜７
を反応性イオンエッチング（ＲＩＥ）してエミッタ電極
６を露出し、配線工程を実施する。
【００１７】
【発明の効果】以上説明したように本発明は、エミッタ
メサ頂部以外の不要露出部分を流動化フォトレジストで
完全に充填することにより、エミッタ電極の全域を選択
的に露出することができるので、配線との接続領域を最
大に広げることができ、コンタクト抵抗の低減が図られ
る。また、エミッタ寸法に対応してフォトレジストの開
口寸法を設定することで、微細エミッタを含めた、あら
ゆるエミッタ寸法および形状の素子に適用でき、均一な
エミッタ電極の開口が可能となる。
メサ頂部以外の不要露出部分を流動化フォトレジストで
完全に充填することにより、エミッタ電極の全域を選択
的に露出することができるので、配線との接続領域を最
大に広げることができ、コンタクト抵抗の低減が図られ
る。また、エミッタ寸法に対応してフォトレジストの開
口寸法を設定することで、微細エミッタを含めた、あら
ゆるエミッタ寸法および形状の素子に適用でき、均一な
エミッタ電極の開口が可能となる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
す断面図である。
【図２】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の製造方法の一実施例を示
す断面図である。
す断面図である。
【図４】従来の第一の実施例を示す断面図である。
【図５】従来の第二の実施例を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型のＧａＡｓコレクタ層 ３ ｐ型のＧａＡｓベース層 ４ ｎ型のＡｌ0.3 Ｇａ0.7 Ａｓエミッタ層（エミッタ
メサ） ５ ｎ+ 型のＩｎy Ｇａ1-y Ａｓエミッタキャップ層
（エミッタメサ） ６ エミッタ電極 ７ エミッタ電極保護膜 ８ 絶縁性側壁 ９ ベース電極 １０ 絶縁領域 １１ コレクタ電極 １２ 層間絶縁膜 １３ フォトレジスト
メサ） ５ ｎ+ 型のＩｎy Ｇａ1-y Ａｓエミッタキャップ層
（エミッタメサ） ６ エミッタ電極 ７ エミッタ電極保護膜 ８ 絶縁性側壁 ９ ベース電極 １０ 絶縁領域 １１ コレクタ電極 １２ 層間絶縁膜 １３ フォトレジスト
Claims (4)
- 【請求項１】第１導電型のコレクタ層、第２導電型のベ
ース層および第１導電型のエミッタ層の３層を順次にエ
ピタキシャル成長して半導体基体を準備する工程と、 前記半導体基体の表面部に設けられたメサ状の動作層と
動作層の側面に設けられた絶縁性側壁と、前記動作層上
に設けられたエミッタ電極およびエミッタ電極保護膜と
を設けたエミッタメサに対して、これを取り囲むような
大きい開口パターンを有するフォトレジストを形成し、
高温熱処理により前記フォトレジを流動化させ、エミッ
タメサ頂部以外の不要露出部分を充填する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記フォトレジストの厚みが、前記エミッ
タメサの高さとほぼ同じであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】前記開口パターンの寸法は、前記エミッタ
メサの縁からの距離が前記フォトレジストの厚みより十
分に小さいことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】前記不要露出部分の充填度合いが、前記フ
ォトレジストの厚み、開口パターンの寸法および熱処理
の温度で制御されることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23992894A JPH08107115A (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23992894A JPH08107115A (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107115A true JPH08107115A (ja) | 1996-04-23 |
Family
ID=17051926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23992894A Pending JPH08107115A (ja) | 1994-10-04 | 1994-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107895696A (zh) * | 2017-11-03 | 2018-04-10 | 厦门市三安集成电路有限公司 | 一种高精度的hbt制备工艺 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155939A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH04252034A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | ヘテロ接合バイポーラトランジスタの製造方法 |
| JPH0637105A (ja) * | 1992-05-20 | 1994-02-10 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
-
1994
- 1994-10-04 JP JP23992894A patent/JPH08107115A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155939A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH04252034A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | ヘテロ接合バイポーラトランジスタの製造方法 |
| JPH0637105A (ja) * | 1992-05-20 | 1994-02-10 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107895696A (zh) * | 2017-11-03 | 2018-04-10 | 厦门市三安集成电路有限公司 | 一种高精度的hbt制备工艺 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970708 |