JPH04252034A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH04252034A JPH04252034A JP819391A JP819391A JPH04252034A JP H04252034 A JPH04252034 A JP H04252034A JP 819391 A JP819391 A JP 819391A JP 819391 A JP819391 A JP 819391A JP H04252034 A JPH04252034 A JP H04252034A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- layer
- insulating film
- etched
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 9
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 9
- 239000000377 silicon dioxide Substances 0.000 abstract description 9
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 229910052682 stishovite Inorganic materials 0.000 abstract description 9
- 229910052905 tridymite Inorganic materials 0.000 abstract description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- SAOPTAQUONRHEV-UHFFFAOYSA-N gold zinc Chemical compound [Zn].[Au] SAOPTAQUONRHEV-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合バイポーラト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタ（Ｈ
ＢＴ）は高速応答と電流駆動能力に優れているため超高
速集積回路への応用が期待されているが、消費電力の低
減が大きな課題である。
ＢＴ）は高速応答と電流駆動能力に優れているため超高
速集積回路への応用が期待されているが、消費電力の低
減が大きな課題である。
【０００３】低消費電力化するには素子寸法を微細化し
動作電流を小さくすることが求められるが、微細化にと
もない素子製造技術が高度化、複雑化してくる。
動作電流を小さくすることが求められるが、微細化にと
もない素子製造技術が高度化、複雑化してくる。
【０００４】素子寸法微細化には反応性イオンエッチン
グに代表されるドライエッチング技術が用いられること
が多い。一方コストが低く容易な方法として、異種半導
体層に対して選択比の大きいウェットエッチングがある
。
グに代表されるドライエッチング技術が用いられること
が多い。一方コストが低く容易な方法として、異種半導
体層に対して選択比の大きいウェットエッチングがある
。
【０００５】従来のウェットエッチングを用いたＨＢＴ
の代表的なパターン反転プロセスについて図３（ａ）〜
（ｅ）を参照して説明する。
の代表的なパターン反転プロセスについて図３（ａ）〜
（ｅ）を参照して説明する。
【０００６】はじめに図３（ａ）に示すように、半絶縁
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０１９ｃｍ−３、厚さ４００ｎｍ
のＮ＋ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓ
ｉ濃度３×１０１６ｃｍ−３、厚さ４００ｎｍのＮ−
型ＩｎＧａＡｓからなるコレクタ層３、Ｂｅ濃度３×１
０１９ｃｍ−３、厚さ１００ｎｍのＰ＋ 型ＩｎＧａＡ
ｓからなるベース層４、Ｓｉ濃度３×１０１７ｃｍ−３
、厚さ３００ｎｍのＮ− 型ＩｎＰからなるエミッタ層
５、Ｓｉ濃度１×１０１９ｃｍ−３、厚さ２００ｎｍの
Ｎ＋ 型ＩｎＧａＡｓからなるエミッタキャップ層６を
順次成長する。ここでサブコレクタ層２、コレクタ層３
、ベース層４、エミッタキャップ層６は、半導体基板１
およびエミッタ層５のＩｎＰに格子整合している。
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０１９ｃｍ−３、厚さ４００ｎｍ
のＮ＋ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓ
ｉ濃度３×１０１６ｃｍ−３、厚さ４００ｎｍのＮ−
型ＩｎＧａＡｓからなるコレクタ層３、Ｂｅ濃度３×１
０１９ｃｍ−３、厚さ１００ｎｍのＰ＋ 型ＩｎＧａＡ
ｓからなるベース層４、Ｓｉ濃度３×１０１７ｃｍ−３
、厚さ３００ｎｍのＮ− 型ＩｎＰからなるエミッタ層
５、Ｓｉ濃度１×１０１９ｃｍ−３、厚さ２００ｎｍの
Ｎ＋ 型ＩｎＧａＡｓからなるエミッタキャップ層６を
順次成長する。ここでサブコレクタ層２、コレクタ層３
、ベース層４、エミッタキャップ層６は、半導体基板１
およびエミッタ層５のＩｎＰに格子整合している。
【０００７】つぎにＳｉＯ２ からなる絶縁膜７を全面
に堆積し、フォトレジスト８をマスクとして絶縁膜７を
エッチングしてエミッタパターンを形成する。つぎに絶
縁膜７をマスクとして燐酸、過酸化水素の水溶液を用い
てエミッタキャップ層６をウェットエッチングする。
に堆積し、フォトレジスト８をマスクとして絶縁膜７を
エッチングしてエミッタパターンを形成する。つぎに絶
縁膜７をマスクとして燐酸、過酸化水素の水溶液を用い
てエミッタキャップ層６をウェットエッチングする。
【０００８】つぎにＩｎＧａＡｓを侵さない燐酸、塩酸
の水溶液を用いて所望のエミッタ寸法に達するまでエミ
ッタ層５をサイドエッチングする。
の水溶液を用いて所望のエミッタ寸法に達するまでエミ
ッタ層５をサイドエッチングする。
【０００９】つぎに図３（ｂ）に示すように、絶縁膜７
のパターンをエミッタ電極９ａに置き換えるため全面に
フォトレジスト８を回転塗布してから平坦化する。
のパターンをエミッタ電極９ａに置き換えるため全面に
フォトレジスト８を回転塗布してから平坦化する。
【００１０】つぎに酸素プラズマにより絶縁膜７の表面
が露出するまでフォトレジスト８をエッチングする（絶
縁膜７を頭出しする）。つぎに露出した絶縁膜７を弗酸
により除去する。
が露出するまでフォトレジスト８をエッチングする（絶
縁膜７を頭出しする）。つぎに露出した絶縁膜７を弗酸
により除去する。
【００１１】つぎに図３（ｃ）に示すように、チタン、
白金、金からなるエミッタ電極９ａを蒸着する。
白金、金からなるエミッタ電極９ａを蒸着する。
【００１２】つぎに図３（ｄ）に示すように、不要の電
極金属９ａをフォトレジスト８とともに除去する（リフ
トオフ工程）。つぎに全面に金−亜鉛（ＡｕＺｎ）合金
からなるベース電極９ｂを蒸着するとベース電極９ｂと
エミッタ電極９ａとが自己整合化された構造ができる。
極金属９ａをフォトレジスト８とともに除去する（リフ
トオフ工程）。つぎに全面に金−亜鉛（ＡｕＺｎ）合金
からなるベース電極９ｂを蒸着するとベース電極９ｂと
エミッタ電極９ａとが自己整合化された構造ができる。
【００１３】つぎに図３（ｅ）に示すように、フォトレ
ジスト（図示せず）でベース領域を覆ってから、燐酸、
過酸化水素の水溶液を用いてベース層４およびコレクタ
層３をメサエッチングしてサブコレクタ層２を露出する
。最後にリフトオフ工程によりサブコレクタ層２の上に
コレクタ電極９ｃを形成してＨＢＴの素子部が完成する
。
ジスト（図示せず）でベース領域を覆ってから、燐酸、
過酸化水素の水溶液を用いてベース層４およびコレクタ
層３をメサエッチングしてサブコレクタ層２を露出する
。最後にリフトオフ工程によりサブコレクタ層２の上に
コレクタ電極９ｃを形成してＨＢＴの素子部が完成する
。
【００１４】ダミーエミッタの寸法を規定した光学マス
ク寸法Ｌ２ と比較して実質的なエミッタ寸法Ｌ１ は
より微細化されている。ドライエッチングよりも選択比
の大きいウェットエッチングを用いることにより、容易
に微細な加工が実現され、コストが低い利点がある。
ク寸法Ｌ２ と比較して実質的なエミッタ寸法Ｌ１ は
より微細化されている。ドライエッチングよりも選択比
の大きいウェットエッチングを用いることにより、容易
に微細な加工が実現され、コストが低い利点がある。
【００１５】
【発明が解決しようとする課題】図３（ｅ）に示すよう
に、ベース電極９ｂとエミッタ層５との分離幅はサイド
エッチングＬ０ によって決まる（エミッタキャップ層
６のサイドエッチングＬ３ と選択エッチングによるエ
ミッタ層５のサイドエッチングＬ４ との和で与えられ
る）。
に、ベース電極９ｂとエミッタ層５との分離幅はサイド
エッチングＬ０ によって決まる（エミッタキャップ層
６のサイドエッチングＬ３ と選択エッチングによるエ
ミッタ層５のサイドエッチングＬ４ との和で与えられ
る）。
【００１６】電極の分離幅は素子の特性上、必要最小限
が好ましい。エミッタが微細化されてもベース電極・エ
ミッタ間隔が大きいとベース抵抗が大きくなる。さらに
ベース・コレクタ接合面積増大による寄生容量の増大に
つながり自己整合化の効果が失われる。
が好ましい。エミッタが微細化されてもベース電極・エ
ミッタ間隔が大きいとベース抵抗が大きくなる。さらに
ベース・コレクタ接合面積増大による寄生容量の増大に
つながり自己整合化の効果が失われる。
【００１７】本発明の目的はエミッタを微細化して、し
かもベース電極がエミッタに極めて近接する高性能ヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とにある。
かもベース電極がエミッタに極めて近接する高性能ヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とにある。
【００１８】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタの製造方法は、半導体基板上にサブ
コレクタ層、コレクタ層、ベース層、エミッタ層、エミ
ッタキャップ層を順次成長する工程と、全面に第１の絶
縁膜および第２の絶縁膜を順次堆積する工程と、前記第
２の絶縁膜および前記第１の絶縁膜を選択エッチングし
て前記第１の絶縁膜および前記第２の絶縁膜からなるエ
ミッタパターンを形成する工程と、前記第２の絶縁膜を
サイドエッチングする工程と、前記エミッタパターンを
マスクとして前記エミッタキャップ層および前記エミッ
タ層を順次エッチングしてメサを形成する工程と、全面
にフォトレジストを塗布して平坦化してから前記フォト
レジストをエッチバックして前記第２の絶縁膜を頭出し
する工程と、前記第２の絶縁膜および前記第１の絶縁膜
を除去してからリフトオフ工程によりエミッタ電極を形
成する工程と、前記エミッタキャップ層をマスクとして
ベース電極金属を蒸着する工程をと含むものである。
ポーラトランジスタの製造方法は、半導体基板上にサブ
コレクタ層、コレクタ層、ベース層、エミッタ層、エミ
ッタキャップ層を順次成長する工程と、全面に第１の絶
縁膜および第２の絶縁膜を順次堆積する工程と、前記第
２の絶縁膜および前記第１の絶縁膜を選択エッチングし
て前記第１の絶縁膜および前記第２の絶縁膜からなるエ
ミッタパターンを形成する工程と、前記第２の絶縁膜を
サイドエッチングする工程と、前記エミッタパターンを
マスクとして前記エミッタキャップ層および前記エミッ
タ層を順次エッチングしてメサを形成する工程と、全面
にフォトレジストを塗布して平坦化してから前記フォト
レジストをエッチバックして前記第２の絶縁膜を頭出し
する工程と、前記第２の絶縁膜および前記第１の絶縁膜
を除去してからリフトオフ工程によりエミッタ電極を形
成する工程と、前記エミッタキャップ層をマスクとして
ベース電極金属を蒸着する工程をと含むものである。
【００１９】本発明の第２のヘテロ接合バイポーラトラ
ンジスタの製造方法は、半導体基板上にサブコレクタ層
、コレクタ層、ベース層、エミッタ層、エミッタキャッ
プ層を順次成長する工程と、全面に絶縁膜を堆積してか
ら選択エッチングして順メサ型の前記絶縁膜からなるエ
ミッタパターンを形成する工程と、前記エミッタパター
ンをマスクとして前記エミッタキャップ層および前記エ
ミッタ層をエッチングする工程と、全面にフォトレジス
トを塗布して平坦化してから前記フォトレジストをエッ
チバックして前記絶縁膜を頭出しする工程と、前記絶縁
膜を除去してからリフトオフ工程によりエミッタ電極を
形成する工程と、前記エミッタキャップ層をマスクとし
てベース電極金属を蒸着する工程とを含むものである。
ンジスタの製造方法は、半導体基板上にサブコレクタ層
、コレクタ層、ベース層、エミッタ層、エミッタキャッ
プ層を順次成長する工程と、全面に絶縁膜を堆積してか
ら選択エッチングして順メサ型の前記絶縁膜からなるエ
ミッタパターンを形成する工程と、前記エミッタパター
ンをマスクとして前記エミッタキャップ層および前記エ
ミッタ層をエッチングする工程と、全面にフォトレジス
トを塗布して平坦化してから前記フォトレジストをエッ
チバックして前記絶縁膜を頭出しする工程と、前記絶縁
膜を除去してからリフトオフ工程によりエミッタ電極を
形成する工程と、前記エミッタキャップ層をマスクとし
てベース電極金属を蒸着する工程とを含むものである。
【００２０】
【作用】絶縁膜からなるダミーエミッタをマスクとして
エミッタキャップ層をウェットエッチングすることによ
り形成された庇は、ベース電極とエミッタとの間隔を短
縮する際に制約となっていた。
エミッタキャップ層をウェットエッチングすることによ
り形成された庇は、ベース電極とエミッタとの間隔を短
縮する際に制約となっていた。
【００２１】本発明では予めダミーエミッタを縮小して
庇を補償している。エミッタメサからのエミッタ電極の
張り出しが小さい。ベース電極とエミッタとの間隔が小
さいのでベース抵抗やコレクタ容量の増大を招かずに済
む。
庇を補償している。エミッタメサからのエミッタ電極の
張り出しが小さい。ベース電極とエミッタとの間隔が小
さいのでベース抵抗やコレクタ容量の増大を招かずに済
む。
【００２２】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）を参照して説明する。
〜（ｅ）を参照して説明する。
【００２３】はじめに図１（ａ）に示すように、半絶縁
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０１９ｃｍ−３、厚さ４００ｎｍ
のＮ＋ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓ
ｉ濃度３×１０１６ｃｍ−３、厚さ４００ｎｍのＮ−
型ＩｎＧａＡｓからなるコレクタ層３、Ｂｅ濃度３×１
０１９ｃｍ−３、厚さ１００ｎｍのＰ＋ 型ＩｎＧａＡ
ｓからなるベース層４、Ｓｉ濃度３×１０１７ｃｍ−３
、厚さ３００ｎｍのＮ− 型ＩｎＰからなるエミッタ層
５、Ｓｉ濃度１×１０１９ｃｍ−３、厚さ２００ｎｍの
Ｎ＋ 型ＩｎＧａＡｓからなるエミッタキャップ層６を
順次成長する。ここでサブコレクタ層２、コレクタ層３
、ベース層４、エミッタキャップ層６は、半導体基板１
およびエミッタ層５のＩｎＰに格子整合している。
性ＩｎＰ基板１上に分子線エピタキシー法（ＭＢＥ法）
によりＳｉ濃度１×１０１９ｃｍ−３、厚さ４００ｎｍ
のＮ＋ 型ＩｎＧａＡｓからなるサブコレクタ層２、Ｓ
ｉ濃度３×１０１６ｃｍ−３、厚さ４００ｎｍのＮ−
型ＩｎＧａＡｓからなるコレクタ層３、Ｂｅ濃度３×１
０１９ｃｍ−３、厚さ１００ｎｍのＰ＋ 型ＩｎＧａＡ
ｓからなるベース層４、Ｓｉ濃度３×１０１７ｃｍ−３
、厚さ３００ｎｍのＮ− 型ＩｎＰからなるエミッタ層
５、Ｓｉ濃度１×１０１９ｃｍ−３、厚さ２００ｎｍの
Ｎ＋ 型ＩｎＧａＡｓからなるエミッタキャップ層６を
順次成長する。ここでサブコレクタ層２、コレクタ層３
、ベース層４、エミッタキャップ層６は、半導体基板１
およびエミッタ層５のＩｎＰに格子整合している。
【００２４】つぎに厚さ２５０ｎｍの窒化膜（ＳｉＮＸ
）からなる絶縁膜７および厚さ２５０ｎｍの酸化膜（
ＳｉＯ２ ）からなる絶縁膜７ａを堆積する。つぎにフ
ォトレジスト８をマスクとして絶縁膜７，７ａをドライ
エッチングしてダミーエミッタとする。つぎにバッファ
ード・弗酸を用いてダミーエミッタをエッチングすると
、ＳｉＯ２ からなる絶縁膜７ａの側面のみがサイドエ
ッチングされる。エッチング時間を制御することにより
ＳｉＯ２ からなる絶縁膜７ａの所望のサイドエッチン
グ幅を得ることができる。
）からなる絶縁膜７および厚さ２５０ｎｍの酸化膜（
ＳｉＯ２ ）からなる絶縁膜７ａを堆積する。つぎにフ
ォトレジスト８をマスクとして絶縁膜７，７ａをドライ
エッチングしてダミーエミッタとする。つぎにバッファ
ード・弗酸を用いてダミーエミッタをエッチングすると
、ＳｉＯ２ からなる絶縁膜７ａの側面のみがサイドエ
ッチングされる。エッチング時間を制御することにより
ＳｉＯ２ からなる絶縁膜７ａの所望のサイドエッチン
グ幅を得ることができる。
【００２５】つぎにダミーエミッタ７，７ａをマスクと
してエミッタキャップ層６をエッチングしたのち、Ｉｎ
Ｐからなるエミッタ層５をＩｎＧａＡｓに対して選択エ
ッチングすると、ベース層４が露出した後はエミッタ層
５の側面のみエッチングされる。このときエッチング時
間を制御して、所望のエミッタ寸法を得ることができる
。ここではエミッタキャップ層６とＳｉＯ２ からなる
絶縁膜７ａとの幅が等しくなるようにした。
してエミッタキャップ層６をエッチングしたのち、Ｉｎ
Ｐからなるエミッタ層５をＩｎＧａＡｓに対して選択エ
ッチングすると、ベース層４が露出した後はエミッタ層
５の側面のみエッチングされる。このときエッチング時
間を制御して、所望のエミッタ寸法を得ることができる
。ここではエミッタキャップ層６とＳｉＯ２ からなる
絶縁膜７ａとの幅が等しくなるようにした。
【００２６】つぎに図１（ｂ）に示すように、新たにフ
ォトレジスト８を回転塗布して平坦化する。
ォトレジスト８を回転塗布して平坦化する。
【００２７】つぎに図１（ｃ）に示すように、フォトレ
ジスト８をエッチバックして、ＳｉＯ２ からなる絶縁
膜７ａの表面を露出させる。つぎに弗酸によりダミーエ
ミッタ７，７ａを除去して、エミッタキャップ層６を露
出させる。
ジスト８をエッチバックして、ＳｉＯ２ からなる絶縁
膜７ａの表面を露出させる。つぎに弗酸によりダミーエ
ミッタ７，７ａを除去して、エミッタキャップ層６を露
出させる。
【００２８】つぎに図１（ｄ）に示すように、フォトレ
ジスト８を残したままチタン、白金、金を順に蒸着して
からリフトオフするとエミッタ電極９ａが形成される。 フォトレジスト８の開口寸法がエミッタキャップ層６と
等しいので、エミッタ電極９ａがエミッタキャップ層６
からはみ出さない。
ジスト８を残したままチタン、白金、金を順に蒸着して
からリフトオフするとエミッタ電極９ａが形成される。 フォトレジスト８の開口寸法がエミッタキャップ層６と
等しいので、エミッタ電極９ａがエミッタキャップ層６
からはみ出さない。
【００２９】最後に図１（ｅ）に示すように、全面に金
−亜鉛（ＡｕＺｎ）合金を蒸着してベース電極９ｂを形
成する。つぎにフォトレジスト（図示せず）でベース領
域を覆ってから、燐酸、過酸化水素の水溶液を用いてベ
ース層４およびコレクタ層３をメサエッチングしてサブ
コレクタ層２を露出する。最後にリフトオフ工程により
サブコレクタ層２の上にコレクタ電極９ｃを形成してＨ
ＢＴの素子部が完成する。
−亜鉛（ＡｕＺｎ）合金を蒸着してベース電極９ｂを形
成する。つぎにフォトレジスト（図示せず）でベース領
域を覆ってから、燐酸、過酸化水素の水溶液を用いてベ
ース層４およびコレクタ層３をメサエッチングしてサブ
コレクタ層２を露出する。最後にリフトオフ工程により
サブコレクタ層２の上にコレクタ電極９ｃを形成してＨ
ＢＴの素子部が完成する。
【００３０】ベース電極９ｂとエミッタ層５との分離幅
ＬＯ は選択エッチングによるエミッタ層５のサイドエ
ッチングのみで決まるので、必要最小限に抑えることが
できる。その結果ベース層の直列抵抗やベース層下の寄
生ベース・コレクタ容量を増大させることなく、容易に
微細なエミッタ寸法を実現することができた。
ＬＯ は選択エッチングによるエミッタ層５のサイドエ
ッチングのみで決まるので、必要最小限に抑えることが
できる。その結果ベース層の直列抵抗やベース層下の寄
生ベース・コレクタ容量を増大させることなく、容易に
微細なエミッタ寸法を実現することができた。
【００３１】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｅ）を参照して説明する。
２（ａ）〜（ｅ）を参照して説明する。
【００３２】はじめに図２（ａ）に示すように、第１の
実施例と同様にＮ＋ 型ＩｎＧａＡｓからなるサブコレ
クタ層２、Ｎ− 型ＩｎＧａＡｓからなるコレクタ層３
、Ｐ＋ 型ＩｎＧａＡｓからなるベース層４、Ｎ− 型
ＩｎＰからなるエミッタ層５、Ｎ＋ 型ＩｎＧａＡｓか
らなるエミッタキャップ層６を順次成長する。ここでサ
ブコレクタ層２、コレクタ層３、ベース層４、エミッタ
キャップ層６は、半導体基板１およびエミッタ層５のＩ
ｎＰに格子整合している。
実施例と同様にＮ＋ 型ＩｎＧａＡｓからなるサブコレ
クタ層２、Ｎ− 型ＩｎＧａＡｓからなるコレクタ層３
、Ｐ＋ 型ＩｎＧａＡｓからなるベース層４、Ｎ− 型
ＩｎＰからなるエミッタ層５、Ｎ＋ 型ＩｎＧａＡｓか
らなるエミッタキャップ層６を順次成長する。ここでサ
ブコレクタ層２、コレクタ層３、ベース層４、エミッタ
キャップ層６は、半導体基板１およびエミッタ層５のＩ
ｎＰに格子整合している。
【００３３】つぎに全面に厚さ５００ｎｍのＳｉＯ２
からなる絶縁膜７を堆積する。つぎにフォトレジスト８
をマスクとして絶縁膜７をバッファード・弗酸でエッチ
ングしてダミーエミッタとする。ウェットエッチングに
よる本実施例ではダミーエミッタは台形状になる。上部
の面積の方が底面の面積よりも小さいという点では第１
の実施例と同様である。
からなる絶縁膜７を堆積する。つぎにフォトレジスト８
をマスクとして絶縁膜７をバッファード・弗酸でエッチ
ングしてダミーエミッタとする。ウェットエッチングに
よる本実施例ではダミーエミッタは台形状になる。上部
の面積の方が底面の面積よりも小さいという点では第１
の実施例と同様である。
【００３４】つぎにダミーエミッタ７をマスクとしてエ
ミッタキャップ層６をエッチングしたのち、ＩｎＰから
なるエミッタ層５をＩｎＧａＡｓに対して選択エッチン
グする。
ミッタキャップ層６をエッチングしたのち、ＩｎＰから
なるエミッタ層５をＩｎＧａＡｓに対して選択エッチン
グする。
【００３５】つぎに図２（ｂ）に示すように、フォトレ
ジスト８を回転塗布して平坦化する。
ジスト８を回転塗布して平坦化する。
【００３６】つぎに図２（ｃ）に示すように、フォトレ
ジスト８をエッチバックしてダミーエミッタとなる絶縁
膜７の表面を露出させる。
ジスト８をエッチバックしてダミーエミッタとなる絶縁
膜７の表面を露出させる。
【００３７】つぎに図２（ｄ）に示すように、ダミーエ
ミッタ７を除去したのちフォトレジスト８を残したまま
チタン、白金、金を順に蒸着してからリフトオフしてエ
ミッタ電極９ａを形成する。フォトレジスト８の開口が
狭くなっているのでエミッタ電極９ａがエミッタキャッ
プ層６からはみ出すことはない。
ミッタ７を除去したのちフォトレジスト８を残したまま
チタン、白金、金を順に蒸着してからリフトオフしてエ
ミッタ電極９ａを形成する。フォトレジスト８の開口が
狭くなっているのでエミッタ電極９ａがエミッタキャッ
プ層６からはみ出すことはない。
【００３８】最後にベース電極９ｂを形成して、ＨＢＴ
の素子部が完成する。
の素子部が完成する。
【００３９】ヘテロバイポーラトランジスタの半導体材
料としては、本実施例で用いたＩｎＰ／ＩｎＧａＡｓの
代りにＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｇ
ａＡｓなどの化合物半導体を用いても同様の効果を得る
ことができる。
料としては、本実施例で用いたＩｎＰ／ＩｎＧａＡｓの
代りにＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／Ｇ
ａＡｓなどの化合物半導体を用いても同様の効果を得る
ことができる。
【００４０】
【発明の効果】選択比の大きいウェットエッチングを用
いて、サイドエッチングを行なう、安価で容易な製造工
程である。さらにサイドエッチングのためにベース電極
がエミッタから離れてしまうという従来方法の欠点を解
決する。
いて、サイドエッチングを行なう、安価で容易な製造工
程である。さらにサイドエッチングのためにベース電極
がエミッタから離れてしまうという従来方法の欠点を解
決する。
【００４１】その結果ベース抵抗やコレクタ容量が増大
することなく素子を微細化することができる。高性能、
低消費電力のヘテロ接合バイポーラトランジスタの製造
が可能になった。
することなく素子を微細化することができる。高性能、
低消費電力のヘテロ接合バイポーラトランジスタの製造
が可能になった。
【図１】本発明による第１の実施例を示す断面図である
。
。
【図２】本発明による第２の実施例を示す断面図である
。
。
【図３】従来方法によるＨＢＴの製造方法を工程順に示
す断面図である。
す断面図である。
１ 半導体基板
２ サブコレクタ層
３ コレクタ層
４ ベース層
５ エミッタ層
６ エミッタキャップ層
７，７ａ 絶縁膜
８ フォトレジスト
９ａ エミッタ電極
９ｂ ベース電極
９ｃ コレクタ電極
Claims (2)
- 【請求項１】 半導体基板上にサブコレクタ層、コレ
クタ層、ベース層、エミッタ層、エミッタキャップ層を
順次成長する工程と、全面に第１の絶縁膜および第２の
絶縁膜を順次堆積する工程と、前記第２の絶縁膜および
前記第１の絶縁膜を選択エッチングして前記第１の絶縁
膜および前記第２の絶縁膜からなるエミッタパターンを
形成する工程と、前記第２の絶縁膜をサイドエッチング
する工程と、前記エミッタパターンをマスクとして前記
エミッタキャップ層および前記エミッタ層を順次エッチ
ングしてメサを形成する工程と、全面にフォトレジスト
を塗布して平坦化してから前記フォトレジストをエッチ
バックして前記第２の絶縁膜を頭出しする工程と、前記
第２の絶縁膜および前記第１の絶縁膜を除去してからリ
フトオフ工程によりエミッタ電極を形成する工程と、前
記エミッタキャップ層をマスクとしてベース電極金属を
蒸着する工程とを含むヘテロ接合バイポーラトランジス
タの製造方法。 - 【請求項２】 半導体基板上にサブコレクタ層、コレ
クタ層、ベース層、エミッタ層、エミッタキャップ層を
順次成長する工程と、全面に絶縁膜を堆積してから選択
エッチングして順メサ型の前記絶縁膜からなるエミッタ
パターンを形成する工程と、前記エミッタパターンをマ
スクとして前記エミッタキャップ層および前記エミッタ
層を順次エッチングしてメサを形成する工程と、全面に
フォトレジストを塗布して平坦化してから前記フォトレ
ジストをエッチバックして前記絶縁膜を頭出しする工程
と、前記絶縁膜を除去してからリフトオフ工程によりエ
ミッタ電極を形成する工程と、前記エミッタキャップ層
をマスクとしてベース電極金属を蒸着する工程とを含む
ヘテロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008193A JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008193A JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252034A true JPH04252034A (ja) | 1992-09-08 |
| JP2734780B2 JP2734780B2 (ja) | 1998-04-02 |
Family
ID=11686446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008193A Expired - Fee Related JP2734780B2 (ja) | 1991-01-28 | 1991-01-28 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734780B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107115A (ja) * | 1994-10-04 | 1996-04-23 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-28 JP JP3008193A patent/JP2734780B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107115A (ja) * | 1994-10-04 | 1996-04-23 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734780B2 (ja) | 1998-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020053683A1 (en) | Method of manufacturing a semiconductor component and semiconductor component thereof | |
| JP4895421B2 (ja) | ヘテロ接合型バイポーラトランジスタの製造方法 | |
| US5739062A (en) | Method of making bipolar transistor | |
| JPH1070134A (ja) | ダブルヘテロ構造バイポーラトランジスタデバイスの製造方法 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| US5252500A (en) | Method of fabricating a semiconductor device | |
| JPH05136159A (ja) | ヘテロ接合型バイポーラトランジスタ及びその製造方法 | |
| KR100568567B1 (ko) | 이종 접합 쌍극자 트랜지스터 및 그 제조 방법 | |
| JP2734780B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2770587B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3143965B2 (ja) | 半導体装置の製造方法 | |
| JPH10178021A (ja) | ヘテロバイポーラトランジスタ及びその製造方法 | |
| JP3057679B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP2001007118A (ja) | 半導体装置及びその製造方法 | |
| JP3470281B2 (ja) | 半導体装置の製造方法 | |
| JP3244795B2 (ja) | 半導体装置の製造方法 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09246280A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH10107041A (ja) | 化合物半導体装置 | |
| JPH10303214A (ja) | ヘテロバイポーラ型半導体装置とその製造方法 | |
| JP2615983B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH10107042A (ja) | 化合物半導体装置 | |
| JP3321229B2 (ja) | 半導体装置 | |
| JPH11135516A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |
|
| LAPS | Cancellation because of no payment of annual fees |