JP2770587B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JP2770587B2 JP2770587B2 JP3073705A JP7370591A JP2770587B2 JP 2770587 B2 JP2770587 B2 JP 2770587B2 JP 3073705 A JP3073705 A JP 3073705A JP 7370591 A JP7370591 A JP 7370591A JP 2770587 B2 JP2770587 B2 JP 2770587B2
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- Japan
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- emitter
- algaas
- bipolar transistor
- heterojunction bipolar
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Description
【０００１】
【産業上の利用分野】本発明は、ＡｌＧａＡｓ／ＧａＡ
ｓへテロ接合バイポーラトランジスタに関する。
ｓへテロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】へテロ接合バイポーラトランジスタは、
エミッタにワイドバンドギャプの半導体を用いたバイポ
ーラトランジスタである。このトランジスタの特徴は、
ワイドバンドギャプのエミッタを利用しているため高電
流利得で駆動能力が高く、超高速動作が可能な点であ
る。
エミッタにワイドバンドギャプの半導体を用いたバイポ
ーラトランジスタである。このトランジスタの特徴は、
ワイドバンドギャプのエミッタを利用しているため高電
流利得で駆動能力が高く、超高速動作が可能な点であ
る。
【０００３】へテロ接合バイポーラトランジスタの高性
能化のために素子の微細化が図られ、永田氏らによって
昭和６０年春季信学会全大，Ｓ３−３で、また、羽山氏
らによって信学技報，ＥＤ８６−１４５で、エミッタ−
ベース間を０．２μｍまで微細化できる図３に示す構造
のへテロ接合バイポーラトランジスタが報告されてい
る。ここで、１は高抵抗ＧａＡｓ基板、２はコレクタ
層、３はベース層、５はＡｌＧａＡｓエミッタ層、６は
ｎ+ＧａＡｓコンタクト層、７はＳｉＯ2層、８はエミッ
タ電極、９はベース電極、１０はコレクタ電極、１２は
表面再結合中心である。
能化のために素子の微細化が図られ、永田氏らによって
昭和６０年春季信学会全大，Ｓ３−３で、また、羽山氏
らによって信学技報，ＥＤ８６−１４５で、エミッタ−
ベース間を０．２μｍまで微細化できる図３に示す構造
のへテロ接合バイポーラトランジスタが報告されてい
る。ここで、１は高抵抗ＧａＡｓ基板、２はコレクタ
層、３はベース層、５はＡｌＧａＡｓエミッタ層、６は
ｎ+ＧａＡｓコンタクト層、７はＳｉＯ2層、８はエミッ
タ電極、９はベース電極、１０はコレクタ電極、１２は
表面再結合中心である。
【０００４】一方、素子の微細化は、いわゆるエミッタ
サイズ効果による電流利得の低下をもたらし回路設計上
の困難が生じる。これはエミッタ，ベース接合面積の縮
小にともないエミッタ，ベース電極間の外部ベース領域
表面に存在する表面再結合中心１２による再結合電流の
影響が相対的に大きくなるためである。
サイズ効果による電流利得の低下をもたらし回路設計上
の困難が生じる。これはエミッタ，ベース接合面積の縮
小にともないエミッタ，ベース電極間の外部ベース領域
表面に存在する表面再結合中心１２による再結合電流の
影響が相対的に大きくなるためである。
【０００５】これを解決する手段の一つとして図４に示
すトランジスタ構造がある。これはＡｌＧａＡｓエミッ
タ層５の一部を外部ベース保護層として利用し大幅な素
子特性の向上がはかれることが、羽山氏らによって信学
技報，ＥＤ８９−１４７で報告されている。
すトランジスタ構造がある。これはＡｌＧａＡｓエミッ
タ層５の一部を外部ベース保護層として利用し大幅な素
子特性の向上がはかれることが、羽山氏らによって信学
技報，ＥＤ８９−１４７で報告されている。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
おける外部ベース保護層の厚さｄは、その層が完全に空
乏化される厚さまで薄くする必要があり報告例では５０
ｎｍであった。外部ベース保護層の形成に関しては、エ
ッチング深さをエッチング時間で制御していては、Ａｌ
ＧａＡｓエミッタ層およびその上層のｎ+ＧａＡｓ層の
厚さの合計は４００ｎｍにもおよび５０ｎｍだけエッチ
ングされない層を残すことは、困難である。従って、自
動的に外部ベース保護層の厚さｄだけ残してエッチング
が停止する選択エッチング方法がない限り、再現性，均
一性良く超高速トランジスタを作製することが困難であ
る。
おける外部ベース保護層の厚さｄは、その層が完全に空
乏化される厚さまで薄くする必要があり報告例では５０
ｎｍであった。外部ベース保護層の形成に関しては、エ
ッチング深さをエッチング時間で制御していては、Ａｌ
ＧａＡｓエミッタ層およびその上層のｎ+ＧａＡｓ層の
厚さの合計は４００ｎｍにもおよび５０ｎｍだけエッチ
ングされない層を残すことは、困難である。従って、自
動的に外部ベース保護層の厚さｄだけ残してエッチング
が停止する選択エッチング方法がない限り、再現性，均
一性良く超高速トランジスタを作製することが困難であ
る。
【０００７】本発明の目的は、自動的に外部ベース保護
層厚さｄを残してエッチングが停止する選択エッチング
方法が可能なＡｌＧａＡｓ／ＧａＡｓへテロ接合バイポ
ーラトランジスタを提供することにある。
層厚さｄを残してエッチングが停止する選択エッチング
方法が可能なＡｌＧａＡｓ／ＧａＡｓへテロ接合バイポ
ーラトランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ＡｌＧａＡｓ
／ＧａＡｓヘテロ接合バイポーラトランジスタにおい
て、エミッタ／ベース層界面近傍のＡｌＧａＡｓエミッ
タ層中とＡｌＧａＡｓエミッタ／ベース層界面にＩｎを
含む半導体層を有し、エミッタ層外周のベース層表面が
前記Ｉｎを含む半導体層とＩｎを含む半導体層で挟まれ
たＡｌＧａＡｓ層で覆われていることを特徴とする。
／ＧａＡｓヘテロ接合バイポーラトランジスタにおい
て、エミッタ／ベース層界面近傍のＡｌＧａＡｓエミッ
タ層中とＡｌＧａＡｓエミッタ／ベース層界面にＩｎを
含む半導体層を有し、エミッタ層外周のベース層表面が
前記Ｉｎを含む半導体層とＩｎを含む半導体層で挟まれ
たＡｌＧａＡｓ層で覆われていることを特徴とする。
【０００９】
【作用】従来のドライエッチングにはＡｌＧａＡｓとＧ
ａＡｓの等速度エッチング、ＧａＡｓのＡｌＧａＡｓに
対する選択エッチング方法はあったが、ＡｌＧａＡｓの
ＧａＡｓに対する選択エッチング方法はなかった。この
ため、ＡｌＧａＡｓエミッタ層中層で外部ベース保護層
の厚さｄを残してエッチングを停止することは、困難で
あった。
ａＡｓの等速度エッチング、ＧａＡｓのＡｌＧａＡｓに
対する選択エッチング方法はあったが、ＡｌＧａＡｓの
ＧａＡｓに対する選択エッチング方法はなかった。この
ため、ＡｌＧａＡｓエミッタ層中層で外部ベース保護層
の厚さｄを残してエッチングを停止することは、困難で
あった。
【００１０】本発明のトランジスタでは、Ｉｎを含む半
導体層４をエミッタ層中に挿入することにより、Ｃｌ2
ガスによるドライエッチングで、ＡｌＧａＡｓ，ＧａＡ
ｓが等速度でエッチングされるのに対してＩｎを含む半
導体層４はエッチング速度が非常に小さいことからＩｎ
を含む半導体層４で自動的にエッチングが停止する。そ
のため本発明のトランジスタでは、再現性，均一性良
く、電流増幅率の大きい，低雑音の超高速トランジスタ
を作製することが可能となった。
導体層４をエミッタ層中に挿入することにより、Ｃｌ2
ガスによるドライエッチングで、ＡｌＧａＡｓ，ＧａＡ
ｓが等速度でエッチングされるのに対してＩｎを含む半
導体層４はエッチング速度が非常に小さいことからＩｎ
を含む半導体層４で自動的にエッチングが停止する。そ
のため本発明のトランジスタでは、再現性，均一性良
く、電流増幅率の大きい，低雑音の超高速トランジスタ
を作製することが可能となった。
【００１１】
【実施例】図面を用いて本発明の一実施例を説明する。
【００１２】本実施例のへテロ接合バイポーラトランジ
スタの構造を、その製造方法を説明しながら明らかにす
る。図１は本実施例のへテロ接合バイポーラトランジス
タの構造を、図２はその製造工程を示す図である。
スタの構造を、その製造方法を説明しながら明らかにす
る。図１は本実施例のへテロ接合バイポーラトランジス
タの構造を、図２はその製造工程を示す図である。
【００１３】まず、図２（ａ）に示すように、分子線エ
ピタキシ（ＭＢＥ）法で、高抵抗ＧａＡｓ基板１上にコ
レクタ層２に対応するＧａＡｓ層（Ｓｉ １×１０17ｃ
ｍ-3１０００ｎｍ）、ベース層３に対応するＧａＡｓ層
（Ｂｅ ２×１０19ｃｍ-3１５０ｎｍ）を成長した後、
Ｉｎを含む半導体層４、ここではＩｎ0.15Ｇａ0.85Ａｓ
（Ｂｅ ２×１０19ｃｍ-3 ２ｎｍ）を成長した。さら
に引き続き、エミッタ層５に対応するＡｌＧａＡｓ層
（Ｓｉ ３×１０17ｃｍ-3 ５０ｎｍ）を外部ベース保
護層厚さｄ（ここでは５０ｎｍ）に対応するだけ成長し
た後、Ｉｎを含む半導体層４、ここではＩｎ0.15Ａｌ
0.85Ａｓ（Ｓｉ ３×１０17ｃｍ-3 ２ｎｍ）を成長し
た。さらに引き続き、エミッタ層５に対応するＡｌＧａ
Ａｓ層（Ｓｉ ３×１０17ｃｍ-3 １００ｎｍ）、ｎ+
ＧａＡｓコンタクト層６に対応するＧａＡｓ層（Ｓｉ
７×１０18ｃｍ-3 １５０ｎｍ）を成長した。次に、エ
ミッタ領域上にマスク１１を形成する。ここではＳｉＮ
（５００ｎｍ）を用いた。
ピタキシ（ＭＢＥ）法で、高抵抗ＧａＡｓ基板１上にコ
レクタ層２に対応するＧａＡｓ層（Ｓｉ １×１０17ｃ
ｍ-3１０００ｎｍ）、ベース層３に対応するＧａＡｓ層
（Ｂｅ ２×１０19ｃｍ-3１５０ｎｍ）を成長した後、
Ｉｎを含む半導体層４、ここではＩｎ0.15Ｇａ0.85Ａｓ
（Ｂｅ ２×１０19ｃｍ-3 ２ｎｍ）を成長した。さら
に引き続き、エミッタ層５に対応するＡｌＧａＡｓ層
（Ｓｉ ３×１０17ｃｍ-3 ５０ｎｍ）を外部ベース保
護層厚さｄ（ここでは５０ｎｍ）に対応するだけ成長し
た後、Ｉｎを含む半導体層４、ここではＩｎ0.15Ａｌ
0.85Ａｓ（Ｓｉ ３×１０17ｃｍ-3 ２ｎｍ）を成長し
た。さらに引き続き、エミッタ層５に対応するＡｌＧａ
Ａｓ層（Ｓｉ ３×１０17ｃｍ-3 １００ｎｍ）、ｎ+
ＧａＡｓコンタクト層６に対応するＧａＡｓ層（Ｓｉ
７×１０18ｃｍ-3 １５０ｎｍ）を成長した。次に、エ
ミッタ領域上にマスク１１を形成する。ここではＳｉＮ
（５００ｎｍ）を用いた。
【００１４】次に、図２（ｂ）に示すように、マスク１
１をマスクに、ｎ+ＧａＡｓコンタクト層６とＡｌＧａ
Ａｓエミッタ層５をＣｌ2ガスによるドライエッチング
で除去した。このときＩｎを含む半導体層４、ここでは
Ｉｎ0.15Ａｌ0.85Ａｓ（Ｓｉ３×１０17ｃｍ-3 ２ｎ
ｍ）は、Ｃｌ2のドライエッチングではエッチングされ
ないためエッチング停止層として働き、外部ベース保護
層厚さｄ（５０ｎｍ）だけエミッタ層を残してエッチン
グが停止した。このあと、図２（ｃ）に示すように、側
壁にＳｉＯ2層７を形成した。次に図２（ｄ）に示すよ
うに、Ｉｎ0.15Ａｌ0.85Ａｓ（Ｓｉ ３×１０17ｃｍ-3
２ｎｍ）をウエットエッチングにより除去し、再びＣ
ｌ2ガスによるドライエッチングでベース層までエッチ
ングした。このときＩｎを含む半導体層４ここではＩｎ
0.15Ｇａ0.85Ａｓ（Ｂｅ ２×１０19ｃｍ-3 ２ｎｍ）
は，Ｃｌ2のドライエッチングではエッチングされない
ためエッチング停止層として働き、従来のＧａＡｓ層だ
けの構造のようにベース層にまでエッチングが及ばなか
った。このあと、従来のプロセスを進めてトランジスタ
を製作した。以上の工程は、羽山氏らによって信学技
報，ＥＤ８６−１４５で報告された製作工程と同じであ
る。
１をマスクに、ｎ+ＧａＡｓコンタクト層６とＡｌＧａ
Ａｓエミッタ層５をＣｌ2ガスによるドライエッチング
で除去した。このときＩｎを含む半導体層４、ここでは
Ｉｎ0.15Ａｌ0.85Ａｓ（Ｓｉ３×１０17ｃｍ-3 ２ｎ
ｍ）は、Ｃｌ2のドライエッチングではエッチングされ
ないためエッチング停止層として働き、外部ベース保護
層厚さｄ（５０ｎｍ）だけエミッタ層を残してエッチン
グが停止した。このあと、図２（ｃ）に示すように、側
壁にＳｉＯ2層７を形成した。次に図２（ｄ）に示すよ
うに、Ｉｎ0.15Ａｌ0.85Ａｓ（Ｓｉ ３×１０17ｃｍ-3
２ｎｍ）をウエットエッチングにより除去し、再びＣ
ｌ2ガスによるドライエッチングでベース層までエッチ
ングした。このときＩｎを含む半導体層４ここではＩｎ
0.15Ｇａ0.85Ａｓ（Ｂｅ ２×１０19ｃｍ-3 ２ｎｍ）
は，Ｃｌ2のドライエッチングではエッチングされない
ためエッチング停止層として働き、従来のＧａＡｓ層だ
けの構造のようにベース層にまでエッチングが及ばなか
った。このあと、従来のプロセスを進めてトランジスタ
を製作した。以上の工程は、羽山氏らによって信学技
報，ＥＤ８６−１４５で報告された製作工程と同じであ
る。
【００１５】このようにして図１に示すへテロ接合バイ
ポーラトランジスタを製作した。このへテロ接合バイポ
ーラトランジスタは、外部ベース保護厚さｄ１３が均一
で、試料面内での分布が発生せず、試料間のエッチング
ばらつきも小さかった。このため、エミッタサイズ効果
による電流増幅率の低下の少ないへテロ接合バイポーラ
トランジスタが均一性良くできた。
ポーラトランジスタを製作した。このへテロ接合バイポ
ーラトランジスタは、外部ベース保護厚さｄ１３が均一
で、試料面内での分布が発生せず、試料間のエッチング
ばらつきも小さかった。このため、エミッタサイズ効果
による電流増幅率の低下の少ないへテロ接合バイポーラ
トランジスタが均一性良くできた。
【００１６】
【発明の効果】以上説明したようにＡｌＧａＡｓエミッ
タ層中にＩｎを含む半導体層を挿入するトランジスタ構
造を持つことにより、ＡｌＧａＡｓエミッタ層中で外部
ベース保護層厚さｄだけ残してエッチングを停止するこ
とが可能となり、エミッタサイズ効果による電流増幅率
の低下の少ないへテロ接合バイポーラトランジスタが、
均一性，再現性良く作製できるようになった。
タ層中にＩｎを含む半導体層を挿入するトランジスタ構
造を持つことにより、ＡｌＧａＡｓエミッタ層中で外部
ベース保護層厚さｄだけ残してエッチングを停止するこ
とが可能となり、エミッタサイズ効果による電流増幅率
の低下の少ないへテロ接合バイポーラトランジスタが、
均一性，再現性良く作製できるようになった。
【図１】本発明のへテロ接合バイポーラトランジスタの
構造図である。
構造図である。
【図２】図１のへテロ接合バイポーラトランジスタの製
造工程図である。
造工程図である。
【図３】従来のへテロ接合バイポーラトランジスタの構
造図である。
造図である。
【図４】従来のへテロ接合バイポーラトランジスタの構
造図である。
造図である。
１ 高抵抗ＧａＡｓ基板 ２ コレクタ層 ３ ベース層 ４ Ｉｎを含む半導体層 ５ ＡｌＧａＡｓエミッタ層 ６ ｎ+ＧａＡｓコンタクト層 ７ ＳｉＯ2層 ８ エミッタ電極 ９ ベース電極 １０ コレクタ電極 １１ マスク １２ 表面再結合中心 ｄ 外部ベース保護層厚さ
Claims (1)
- 【請求項１】ＡｌＧａＡｓ／ＧａＡｓヘテロ接合バイポ
ーラトランジスタにおいて、エミッタ／ベース層界面近
傍のＡｌＧａＡｓエミッタ層中とＡｌＧａＡｓエミッタ
／ベース層界面にＩｎを含む半導体層を有し、エミッタ
層外周のベース層表面が前記Ｉｎを含む半導体層とＩｎ
を含む半導体層で挟まれたＡｌＧａＡｓ層で覆われてい
ることを特徴とするＡｌＧａＡｓ／ＧａＡｓヘテロ接合
バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073705A JP2770587B2 (ja) | 1991-03-14 | 1991-03-14 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073705A JP2770587B2 (ja) | 1991-03-14 | 1991-03-14 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286126A JPH04286126A (ja) | 1992-10-12 |
| JP2770587B2 true JP2770587B2 (ja) | 1998-07-02 |
Family
ID=13525902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073705A Expired - Fee Related JP2770587B2 (ja) | 1991-03-14 | 1991-03-14 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770587B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333236B1 (en) | 1999-06-22 | 2001-12-25 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3294461B2 (ja) * | 1995-03-14 | 2002-06-24 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタとその製造方法 |
| JP3141805B2 (ja) | 1997-01-20 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3429706B2 (ja) * | 1999-06-25 | 2003-07-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057679B2 (ja) * | 1988-10-05 | 2000-07-04 | ソニー株式会社 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
-
1991
- 1991-03-14 JP JP3073705A patent/JP2770587B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333236B1 (en) | 1999-06-22 | 2001-12-25 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6462362B1 (en) | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04286126A (ja) | 1992-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |