JPH07273125A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07273125A JPH07273125A JP5844494A JP5844494A JPH07273125A JP H07273125 A JPH07273125 A JP H07273125A JP 5844494 A JP5844494 A JP 5844494A JP 5844494 A JP5844494 A JP 5844494A JP H07273125 A JPH07273125 A JP H07273125A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ingaas
- emitter
- inp
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、工程が簡易
で、かつ、正確で均一なベース層の表面保護層を得る手
段を提供する。 【構成】 ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのＩｎＰから
なるエミッタ層４とＩｎＧａＡｓからなるベース層２の
間にＩｎＧａＡｓＰからなる遷移層３を挿入し、この遷
移層３にエミッタ層４をエッチングする際のエッチング
ストッパーとしての役割をもたせることによって、この
遷移層３によって正確な厚さの表面保護層を形成する。
ＧａＡｓからなるエミッタ層とＧａＡｓからなるベース
層の間にＩｎＧａＰ層とＩｎＧａＡｓＰ層の２層構造か
らなる遷移層を挿入し、この遷移層３にエミッタ層４を
エッチングする際のエッチングストッパーとしての役割
をもたせるとともに、理想的なバンドアライメントを得
ることによって注入エネルギーを下げる。
で、かつ、正確で均一なベース層の表面保護層を得る手
段を提供する。 【構成】 ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのＩｎＰから
なるエミッタ層４とＩｎＧａＡｓからなるベース層２の
間にＩｎＧａＡｓＰからなる遷移層３を挿入し、この遷
移層３にエミッタ層４をエッチングする際のエッチング
ストッパーとしての役割をもたせることによって、この
遷移層３によって正確な厚さの表面保護層を形成する。
ＧａＡｓからなるエミッタ層とＧａＡｓからなるベース
層の間にＩｎＧａＰ層とＩｎＧａＡｓＰ層の２層構造か
らなる遷移層を挿入し、この遷移層３にエミッタ層４を
エッチングする際のエッチングストッパーとしての役割
をもたせるとともに、理想的なバンドアライメントを得
ることによって注入エネルギーを下げる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、Ｉ
ｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴの
製造方法に関する。現在、ＩｎＰ／ＩｎＧａＡｓ系ＨＢ
Ｔでは微細化した際に生じる電流利得の低下が問題にな
っている。
ｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴの
製造方法に関する。現在、ＩｎＰ／ＩｎＧａＡｓ系ＨＢ
Ｔでは微細化した際に生じる電流利得の低下が問題にな
っている。
【０００２】
【従来の技術】電子装置の高性能化を実現するために
は、それを構成する素子を微細化することが要望される
が、本発明の対象であるＨＢＴにおいても同様である。
ところが、化合物半導体を用いたＨＢＴの製造工程は、
Ｓｉを用いたバイポーラ半導体装置の製造工程とは大き
く異なり、多様なイオン注入技術や拡散技術を適用する
ことができないため、セルフアライン構造を実現するに
もＨＢＴに特有の技術が求められる。
は、それを構成する素子を微細化することが要望される
が、本発明の対象であるＨＢＴにおいても同様である。
ところが、化合物半導体を用いたＨＢＴの製造工程は、
Ｓｉを用いたバイポーラ半導体装置の製造工程とは大き
く異なり、多様なイオン注入技術や拡散技術を適用する
ことができないため、セルフアライン構造を実現するに
もＨＢＴに特有の技術が求められる。
【０００３】このような理由から、ＨＢＴはメサ型の構
造を採ることを余儀なくされているために、外部ベース
層表面およびｐｎ接合界面が露出したものとなってい
る。
造を採ることを余儀なくされているために、外部ベース
層表面およびｐｎ接合界面が露出したものとなってい
る。
【０００４】図６は、従来のＨＢＴの断面構造説明図で
ある。この図において、４１は半絶縁性ＩｎＰ基板、４
２はｎ+ −ＩｎＧａＡｓ層、４３はｉ−ＩｎＧａＡｓ、
４３1 はコレクタ電極、４４はｐ+ −ＩｎＧａＡｓ層、
４４1 はベース電極、４５はｎ−ＩｎＰ層、４５1 はエ
ミッタ電極、４６はｎ + −ＩｎＧａＡｓ層である。
ある。この図において、４１は半絶縁性ＩｎＰ基板、４
２はｎ+ −ＩｎＧａＡｓ層、４３はｉ−ＩｎＧａＡｓ、
４３1 はコレクタ電極、４４はｐ+ −ＩｎＧａＡｓ層、
４４1 はベース電極、４５はｎ−ＩｎＰ層、４５1 はエ
ミッタ電極、４６はｎ + −ＩｎＧａＡｓ層である。
【０００５】この従来のＨＢＴは、半絶縁性ＩｎＰ基板
４１の上に、サブコレクタ層となるｎ+ −ＩｎＧａＡｓ
層４２、コレクタ層となるｉ−ＩｎＧａＡｓ４３、ベー
ス層となるｐ+ −ＩｎＧａＡｓ層４４、エミッタ層とな
るｎ−ＩｎＰ層４５、キャップ層となるｎ+ −ＩｎＧａ
Ａｓ層４６を積層して形成し、これらの半導体層を図示
される形状に選択的にエッチングし、サブコレクタ層で
あるｎ+ −ＩｎＧａＡｓ層４２にコレクタ電極４３1 を
形成し、ベース層であるｐ+ −ＩｎＧａＡｓ層４４にベ
ース電極４４1 を形成し、キャップ層であるｎ+ −Ｉｎ
ＧａＡｓ層４６にエミッタ電極４５1 を形成して構成さ
れる。
４１の上に、サブコレクタ層となるｎ+ −ＩｎＧａＡｓ
層４２、コレクタ層となるｉ−ＩｎＧａＡｓ４３、ベー
ス層となるｐ+ −ＩｎＧａＡｓ層４４、エミッタ層とな
るｎ−ＩｎＰ層４５、キャップ層となるｎ+ −ＩｎＧａ
Ａｓ層４６を積層して形成し、これらの半導体層を図示
される形状に選択的にエッチングし、サブコレクタ層で
あるｎ+ −ＩｎＧａＡｓ層４２にコレクタ電極４３1 を
形成し、ベース層であるｐ+ −ＩｎＧａＡｓ層４４にベ
ース電極４４1 を形成し、キャップ層であるｎ+ −Ｉｎ
ＧａＡｓ層４６にエミッタ電極４５1 を形成して構成さ
れる。
【０００６】この構造を有する従来のＨＢＴにおいて
は、前記のようにエミッタ層であるｎ−ＩｎＰ層４５が
ベース層であるｐ+ −ＩｎＧａＡｓ層４４に接する部分
とベース電極４４1 の間の外部ベース層表面、およびエ
ミッタ層であるｎ−ＩｎＰ層４５とベース層であるｐ+
−ＩｎＧａＡｓ層４４の間のｐｎ接合界面が大気中に露
出しているため、エミッタ構造を微細化していった際
に、この部分におけるキャリアの表面再結合の割合が無
視できない程度に大きくなり、電流利得の低下（サイズ
依存）を招くようになるが、この電流利得の低下は特に
ＧａＡｓ系ＨＢＴで顕著にみられる。
は、前記のようにエミッタ層であるｎ−ＩｎＰ層４５が
ベース層であるｐ+ −ＩｎＧａＡｓ層４４に接する部分
とベース電極４４1 の間の外部ベース層表面、およびエ
ミッタ層であるｎ−ＩｎＰ層４５とベース層であるｐ+
−ＩｎＧａＡｓ層４４の間のｐｎ接合界面が大気中に露
出しているため、エミッタ構造を微細化していった際
に、この部分におけるキャリアの表面再結合の割合が無
視できない程度に大きくなり、電流利得の低下（サイズ
依存）を招くようになるが、この電流利得の低下は特に
ＧａＡｓ系ＨＢＴで顕著にみられる。
【０００７】最近、この電流利得の低下を抑制するため
にガードリングとも呼ばれる表面保護層で真性領域とｐ
ｎ接合を覆う手法が一般的になっている。しかし、この
表面保護層は通常空乏化する程度に薄くすることが要求
されていることから３００Å前後に薄くすることが必要
とされる。また、最近、表面再結合速度が小さいＩｎＧ
ａＡｓ系ＨＢＴでも、このサイズ依存が確認されてお
り、表面保護層が必要であるとされている。
にガードリングとも呼ばれる表面保護層で真性領域とｐ
ｎ接合を覆う手法が一般的になっている。しかし、この
表面保護層は通常空乏化する程度に薄くすることが要求
されていることから３００Å前後に薄くすることが必要
とされる。また、最近、表面再結合速度が小さいＩｎＧ
ａＡｓ系ＨＢＴでも、このサイズ依存が確認されてお
り、表面保護層が必要であるとされている。
【０００８】
【発明が解決しようとする課題】しかし、ＩｎＰ／Ｉｎ
ＧａＡｓ系ＨＢＴにおいては、ＩｎＰのエッチング速度
が大きいためにベース層のＩｎＧａＡｓ層の頭出しが容
易に行える反面、エミッタ層になるＩｎＰ層のエッチン
グ量の制御は容易でなく、ＩｎＰ層のエッチング後の厚
さを正確に制御して表面保護層を形成することは困難で
ある。
ＧａＡｓ系ＨＢＴにおいては、ＩｎＰのエッチング速度
が大きいためにベース層のＩｎＧａＡｓ層の頭出しが容
易に行える反面、エミッタ層になるＩｎＰ層のエッチン
グ量の制御は容易でなく、ＩｎＰ層のエッチング後の厚
さを正確に制御して表面保護層を形成することは困難で
ある。
【０００９】また、ＨＣｌ：Ｈ2 Ｏ，ＨＣｌ：Ｈ3 ＰＯ
4 等のエッチング液ではエッチングむらを生じるため、
ウェーハ内で表面保護層の厚さを均一に保つことが困難
を極めるのが現状である。したがって、正確な厚さの表
面保護層を形成するためには、ウェーハ内で半導体層の
エッチングを均一に行うことができる工程が求められ、
かつ、生産性を向上するために、この工程を簡易に実施
できることが望ましい。本発明は、これらの問題を踏ま
え、工程が簡易で、かつ、正確で均一な表面保護層を得
る半導体装置の製造方法を提供することを目的とする。
4 等のエッチング液ではエッチングむらを生じるため、
ウェーハ内で表面保護層の厚さを均一に保つことが困難
を極めるのが現状である。したがって、正確な厚さの表
面保護層を形成するためには、ウェーハ内で半導体層の
エッチングを均一に行うことができる工程が求められ、
かつ、生産性を向上するために、この工程を簡易に実施
できることが望ましい。本発明は、これらの問題を踏ま
え、工程が簡易で、かつ、正確で均一な表面保護層を得
る半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法においては、ＩｎＰ／ＩｎＧａＡｓ系ＨＢ
ＴのＩｎＰからなるエミッタ層とＩｎＧａＡｓからなる
ベース層の間にＩｎＧａＡｓＰからなる遷移層を挿入
し、該遷移層に該エミッタ層をエッチングする際のエッ
チングストッパーとしての役割をもたせることによっ
て、該遷移層によって正確な厚さの表面保護層を形成す
る工程を採用した。
置の製造方法においては、ＩｎＰ／ＩｎＧａＡｓ系ＨＢ
ＴのＩｎＰからなるエミッタ層とＩｎＧａＡｓからなる
ベース層の間にＩｎＧａＡｓＰからなる遷移層を挿入
し、該遷移層に該エミッタ層をエッチングする際のエッ
チングストッパーとしての役割をもたせることによっ
て、該遷移層によって正確な厚さの表面保護層を形成す
る工程を採用した。
【００１１】また、本発明にかかる他の半導体装置の製
造方法においては、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴのＩ
ｎＧａＰからなるエミッタ層とＧａＡｓからなるベース
層の間にＩｎＧａＡｓＰ層からなる遷移層を挿入し、該
遷移層に該エミッタ層をエッチングする際のエッチング
ストッパーとしての役割をもたせることによって、該遷
移層によって正確な厚さの表面保護層を形成する工程を
採用した。
造方法においては、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴのＩ
ｎＧａＰからなるエミッタ層とＧａＡｓからなるベース
層の間にＩｎＧａＡｓＰ層からなる遷移層を挿入し、該
遷移層に該エミッタ層をエッチングする際のエッチング
ストッパーとしての役割をもたせることによって、該遷
移層によって正確な厚さの表面保護層を形成する工程を
採用した。
【００１２】これらの場合、遷移層の組成を厚さ方向に
階段状あるいは漸次変化させることができる。
階段状あるいは漸次変化させることができる。
【００１３】また、これらの場合、遷移層からなる表面
保護層の上に電極を形成して、その下のベース層へのコ
ンタクトをとることができる。
保護層の上に電極を形成して、その下のベース層へのコ
ンタクトをとることができる。
【００１４】
【作用】図１は、本発明の半導体装置の製造方法の原理
説明図である。この図において、１はＩｎＧａＡｓコレ
クタ層、２はＩｎＧａＡｓベース層、３はＩｎＧａＡｓ
Ｐ遷移層、４はＩｎＰエミッタ層、５はＩｎＧａＡｓキ
ャップ層、６はエミッタ電極である。
説明図である。この図において、１はＩｎＧａＡｓコレ
クタ層、２はＩｎＧａＡｓベース層、３はＩｎＧａＡｓ
Ｐ遷移層、４はＩｎＰエミッタ層、５はＩｎＧａＡｓキ
ャップ層、６はエミッタ電極である。
【００１５】本発明の半導体装置の製造方法において
は、例えば、ＩｎＧａＡｓコレクタ層１の上に、ＩｎＧ
ａＡｓベース層２、ＩｎＧａＡｓＰ遷移層３、ＩｎＰエ
ミッタ層４、ＩｎＧａＡｓキャップ層５を形成し、Ｉｎ
ＧａＡｓキャップ層５の上に形成したエミッタ電極６を
マスクにし、ＨＣｌ系エッチャントを用いてＩｎＰエミ
ッタ層４をメサエッチングし、ＩｎＰエミッタ層４に比
較してエッチングレートが顕著に遅いＩｎＧａＡｓＰ遷
移層３の表面でエッチングを停止し、ＩｎＧａＡｓＰ遷
移層３によって表面保護層を形成する。
は、例えば、ＩｎＧａＡｓコレクタ層１の上に、ＩｎＧ
ａＡｓベース層２、ＩｎＧａＡｓＰ遷移層３、ＩｎＰエ
ミッタ層４、ＩｎＧａＡｓキャップ層５を形成し、Ｉｎ
ＧａＡｓキャップ層５の上に形成したエミッタ電極６を
マスクにし、ＨＣｌ系エッチャントを用いてＩｎＰエミ
ッタ層４をメサエッチングし、ＩｎＰエミッタ層４に比
較してエッチングレートが顕著に遅いＩｎＧａＡｓＰ遷
移層３の表面でエッチングを停止し、ＩｎＧａＡｓＰ遷
移層３によって表面保護層を形成する。
【００１６】このＩｎＧａＡｓＰ遷移層３の膜厚は、結
晶成長技術を用いて正確に制御されるため、所望の表面
保護層の厚だけのＩｎＧａＡｓＰ遷移層３を挿入してお
けば容易に所望の厚さを有する均一な表面保護層を形成
することができる。
晶成長技術を用いて正確に制御されるため、所望の表面
保護層の厚だけのＩｎＧａＡｓＰ遷移層３を挿入してお
けば容易に所望の厚さを有する均一な表面保護層を形成
することができる。
【００１７】本発明によると、 （１）正確かつ均一なガードリングを形成することがで
きる。 （２）遷移層を挿入することによりΔＥｃを小さくする
ことができるため電子がＬ谷に遷移して高速動作が阻害
されるのを防ぐことができる。 （３）エミッタから注入される電子の注入効率を上げる
ことができる。 （４）トランジスタ動作時のオフセット電圧を小さくで
きる。 等の作用効果が得られる。
きる。 （２）遷移層を挿入することによりΔＥｃを小さくする
ことができるため電子がＬ谷に遷移して高速動作が阻害
されるのを防ぐことができる。 （３）エミッタから注入される電子の注入効率を上げる
ことができる。 （４）トランジスタ動作時のオフセット電圧を小さくで
きる。 等の作用効果が得られる。
【００１８】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２、図３は、第１実施例の半導体装置
の製造工程の説明図であり、（Ａ）〜（Ｅ）は各段階を
示している。この図において、１１は半絶縁性ＩｎＰ基
板、１２はｎ+ −ＩｎＧａＡｓ層、１３はｉ−ＩｎＧａ
Ａｓ層、１３1 はコレクタメサ、１３2 はコレクタ電
極、１４はｐ+ −ＩｎＧａＡｓ層、１４1 はベース層、
１４2 はＴｉ／Ｐｔ／Ａｕ層、１４3 はベース電極、１
５はｎ−ＩｎＧａＡｓＰ層、１５1 は表面保護層、１６
はｎ−ＩｎＰ層、１６1 はエミッタメサ、１６2 はエミ
ッタ電極、１７はｎ+ −ＩｎＧａＡｓ層、１７1 はキャ
ップ層、１９はＳｉＮx 膜、１９1 はサイドウォール、
２０はレジストである。この製造工程説明図によって第
１実施例の半導体装置の製造方法をＩｎＰ／ＧａＡｓヘ
テロ接合バイポーラトランジスタを例にとって説明す
る。
の製造工程の説明図であり、（Ａ）〜（Ｅ）は各段階を
示している。この図において、１１は半絶縁性ＩｎＰ基
板、１２はｎ+ −ＩｎＧａＡｓ層、１３はｉ−ＩｎＧａ
Ａｓ層、１３1 はコレクタメサ、１３2 はコレクタ電
極、１４はｐ+ −ＩｎＧａＡｓ層、１４1 はベース層、
１４2 はＴｉ／Ｐｔ／Ａｕ層、１４3 はベース電極、１
５はｎ−ＩｎＧａＡｓＰ層、１５1 は表面保護層、１６
はｎ−ＩｎＰ層、１６1 はエミッタメサ、１６2 はエミ
ッタ電極、１７はｎ+ −ＩｎＧａＡｓ層、１７1 はキャ
ップ層、１９はＳｉＮx 膜、１９1 はサイドウォール、
２０はレジストである。この製造工程説明図によって第
１実施例の半導体装置の製造方法をＩｎＰ／ＧａＡｓヘ
テロ接合バイポーラトランジスタを例にとって説明す
る。
【００１９】第１工程（図２（Ａ）参照） 半絶縁性ＩｎＰ基板１１の上に、サブコレクタ層となる
厚さ３５００Åのｎ+−ＩｎＧａＡｓ層１２、コレクタ
層となる厚さ３０００Åのｉ−ＩｎＧａＡｓ層１３、ベ
ース層となる厚さ５００Åのｐ+ −ＩｎＧａＡｓ層１
４、遷移層となる厚さ３００Åのｎ−ＩｎＧａＡｓＰ層
１５、エミッタ層となる厚さ４５０Åのｎ−ＩｎＰ層１
６、キャップ層となる厚さ５００Åのｎ+ −ＩｎＧａＡ
ｓ層１７を形成する。この図に示されるように、エミッ
タ層となるｎ−ＩｎＰ層１６とベース層となるｐ+ −Ｉ
ｎＧａＡｓ層１４の間に、遷移層となる厚さが３００Å
でバンドギャップが０．９７ｅＶのｎ−ＩｎＧａＡｓＰ
層１５が挿入されている。
厚さ３５００Åのｎ+−ＩｎＧａＡｓ層１２、コレクタ
層となる厚さ３０００Åのｉ−ＩｎＧａＡｓ層１３、ベ
ース層となる厚さ５００Åのｐ+ −ＩｎＧａＡｓ層１
４、遷移層となる厚さ３００Åのｎ−ＩｎＧａＡｓＰ層
１５、エミッタ層となる厚さ４５０Åのｎ−ＩｎＰ層１
６、キャップ層となる厚さ５００Åのｎ+ −ＩｎＧａＡ
ｓ層１７を形成する。この図に示されるように、エミッ
タ層となるｎ−ＩｎＰ層１６とベース層となるｐ+ −Ｉ
ｎＧａＡｓ層１４の間に、遷移層となる厚さが３００Å
でバンドギャップが０．９７ｅＶのｎ−ＩｎＧａＡｓＰ
層１５が挿入されている。
【００２０】第２工程（図２（Ｂ）参照） 第１工程によって形成された、ｎ+ −ＩｎＧａＡｓ層１
２、ｉ−ＩｎＧａＡｓ層１３、ｐ+ −ＩｎＧａＡｓ層１
４、ｎ−ＩｎＧａＡｓＰ層１５、ｎ−ＩｎＰ層１６、ｎ
+ −ＩｎＧａＡｓ層１７からなる積層構造の上にＷＳｉ
を用いてエミッタ電極１６2 を形成する。
２、ｉ−ＩｎＧａＡｓ層１３、ｐ+ −ＩｎＧａＡｓ層１
４、ｎ−ＩｎＧａＡｓＰ層１５、ｎ−ＩｎＰ層１６、ｎ
+ −ＩｎＧａＡｓ層１７からなる積層構造の上にＷＳｉ
を用いてエミッタ電極１６2 を形成する。
【００２１】第３工程（図３（Ｃ）参照） 第２工程によって形成したエミッタ電極１６2 をマスク
にしてＨ3 ＰＯ4 系エッチャント（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝１：１：４０）を用いてキャップ層となる
ｎ+ −ＩｎＧａＡｓ層１７を選択的にエッチングした
後、引続きＨＣｌ系のエッチャント（ＨＣｌ：Ｈ3 ＰＯ
4 ＝１：１０）を用いてエミッタ層となるｎ−ＩｎＰ層
１６をエッチングして、エミッタメサ１６1 を形成す
る。このとき、遷移層であるｎ−ＩｎＧａＡｓＰ層１５
でエッチングレートが顕著に遅くなるため、厚さが約３
００Åの均一なｎ−ＩｎＧａＡｓＰ層１５が残されるこ
とになる。
にしてＨ3 ＰＯ4 系エッチャント（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝１：１：４０）を用いてキャップ層となる
ｎ+ −ＩｎＧａＡｓ層１７を選択的にエッチングした
後、引続きＨＣｌ系のエッチャント（ＨＣｌ：Ｈ3 ＰＯ
4 ＝１：１０）を用いてエミッタ層となるｎ−ＩｎＰ層
１６をエッチングして、エミッタメサ１６1 を形成す
る。このとき、遷移層であるｎ−ＩｎＧａＡｓＰ層１５
でエッチングレートが顕著に遅くなるため、厚さが約３
００Åの均一なｎ−ＩｎＧａＡｓＰ層１５が残されるこ
とになる。
【００２２】第４工程（図３（Ｄ）参照） 第２工程と第３工程によって形成したエミッタ電極１６
2 とキャップ層１７1とエミッタメサ１６1 の上にＣＶ
Ｄ法によって１０００Å程度の薄いＳｉＮx 膜１９を堆
積し、このＳｉＮx 膜１９を異方性エッチングして、エ
ミッタ電極１６ 2 とキャップ層１７1 とエミッタメサ１
６1 の側壁にサイドウォール１９1 を形成する。次い
で、このサイドウォール１９1 をマスクにして遷移層と
なるｎ−ＩｎＧａＡｓＰ層１５をウェットまたはドライ
エッチングを用いて表面保護層１５1 を形成する。次い
で、全面にベース電極となるＴｉ／Ｐｔ／Ａｕ層１４2
を蒸着によって形成する。
2 とキャップ層１７1とエミッタメサ１６1 の上にＣＶ
Ｄ法によって１０００Å程度の薄いＳｉＮx 膜１９を堆
積し、このＳｉＮx 膜１９を異方性エッチングして、エ
ミッタ電極１６ 2 とキャップ層１７1 とエミッタメサ１
６1 の側壁にサイドウォール１９1 を形成する。次い
で、このサイドウォール１９1 をマスクにして遷移層と
なるｎ−ＩｎＧａＡｓＰ層１５をウェットまたはドライ
エッチングを用いて表面保護層１５1 を形成する。次い
で、全面にベース電極となるＴｉ／Ｐｔ／Ａｕ層１４2
を蒸着によって形成する。
【００２３】第５工程（図３（Ｅ）参照） 第４工程によって形成したＴｉ／Ｐｔ／Ａｕ層１４2 の
エミッタ電極１６2 を中心とする領域にレジスト２０を
形成し、このレジスト２０をマスクにして、Ｔｉ／Ｐｔ
／Ａｕ層１４2 とベース層となるｐ+ −ＩｎＧａＡｓ層
１４とコレクタ層となるｉ−ＩｎＧａＡｓ層１３を選択
的にエッチングして、ベース電極１４3とベース層１４
1 とコレクタメサ１３1 を形成し、露出したサブコレク
タ層となるｎ+ −ＩｎＧａＡｓ層１２の上にコレクタ電
極１３2 を形成してＩｎＰ／ＧａＡｓヘテロ接合バイポ
ーラトランジスタを完成する。
エミッタ電極１６2 を中心とする領域にレジスト２０を
形成し、このレジスト２０をマスクにして、Ｔｉ／Ｐｔ
／Ａｕ層１４2 とベース層となるｐ+ −ＩｎＧａＡｓ層
１４とコレクタ層となるｉ−ＩｎＧａＡｓ層１３を選択
的にエッチングして、ベース電極１４3とベース層１４
1 とコレクタメサ１３1 を形成し、露出したサブコレク
タ層となるｎ+ −ＩｎＧａＡｓ層１２の上にコレクタ電
極１３2 を形成してＩｎＰ／ＧａＡｓヘテロ接合バイポ
ーラトランジスタを完成する。
【００２４】このような構造を用いることによって、ベ
ース層表面と、エミッタ層とベース層の間の接合を露出
せず、サイズ依存の少ないＩｎＰ／ＩｎＧａＡｓヘテロ
接合バイポーラトランジスタを形成することができる。
ース層表面と、エミッタ層とベース層の間の接合を露出
せず、サイズ依存の少ないＩｎＰ／ＩｎＧａＡｓヘテロ
接合バイポーラトランジスタを形成することができる。
【００２５】この実施例のＩｎＰ／ＧａＡｓヘテロ接合
バイポーラトランジスタは下記のように様々に変形する
ことができる。例えば、この実施例のエミッタ電極は前
記のＷｓｉの他に、その後の熱工程に耐えうる材料であ
れば何でもよく、ベース電極としては、Ｃｒ／Ａｕ等の
その他の構造を採用してもよい。製造工程も、前記のセ
ルフアラインに限らず、フォトリソグラフィー技術を用
いて非セルフアライン構造を形成してもよい。
バイポーラトランジスタは下記のように様々に変形する
ことができる。例えば、この実施例のエミッタ電極は前
記のＷｓｉの他に、その後の熱工程に耐えうる材料であ
れば何でもよく、ベース電極としては、Ｃｒ／Ａｕ等の
その他の構造を採用してもよい。製造工程も、前記のセ
ルフアラインに限らず、フォトリソグラフィー技術を用
いて非セルフアライン構造を形成してもよい。
【００２６】また、この実施例では、サイドウォールに
よって表面保護層を形成する領域を決めたがサイドウォ
ールを用いることなく、ＲＩＥ，ＥＣＲ，ＲＩＢＥ等の
異方性ドライエッチングによって領域を決めることも可
能である。さらに次に説明するように、全面に表面保護
層を形成し、表面保護層の上からコンタクトを採るよう
な構造も考えられる。
よって表面保護層を形成する領域を決めたがサイドウォ
ールを用いることなく、ＲＩＥ，ＥＣＲ，ＲＩＢＥ等の
異方性ドライエッチングによって領域を決めることも可
能である。さらに次に説明するように、全面に表面保護
層を形成し、表面保護層の上からコンタクトを採るよう
な構造も考えられる。
【００２７】（第２実施例）図４は、第２実施例の半導
体装置の製造工程の説明図であり、（Ａ），（Ｂ）は各
段階を示している。この図において、２１は半絶縁性Ｉ
ｎＰ基板、２２はｎ+ −ＩｎＧａＡｓ層、２３はｉ−Ｉ
ｎＧａＡｓ層、２３1 はコレクタメサ、２３2 はコレク
タ電極、２４はｐ+ −ＩｎＧａＡｓ層、２４1 はベース
層、２４2 はＰｄ／Ｚｎ／Ｐｔ／Ａｕ層、２４3 はベー
ス電極、２５はｎ−ＩｎＧａＡｓＰ層、２５1 は表面保
護層、２６はｎ−ＩｎＰ層、２６1 はエミッタメサ、２
６2 はエミッタ電極、２７はｎ+ −ＩｎＧａＡｓ層、２
７1 はキャップ層、２８はレジストである。この製造工
程説明図によって第２実施例の半導体装置の製造方法を
ＩｎＰ／ＩｎＧａＡｓヘテロ接合バイポーラトランジス
タを例にとって説明する。
体装置の製造工程の説明図であり、（Ａ），（Ｂ）は各
段階を示している。この図において、２１は半絶縁性Ｉ
ｎＰ基板、２２はｎ+ −ＩｎＧａＡｓ層、２３はｉ−Ｉ
ｎＧａＡｓ層、２３1 はコレクタメサ、２３2 はコレク
タ電極、２４はｐ+ −ＩｎＧａＡｓ層、２４1 はベース
層、２４2 はＰｄ／Ｚｎ／Ｐｔ／Ａｕ層、２４3 はベー
ス電極、２５はｎ−ＩｎＧａＡｓＰ層、２５1 は表面保
護層、２６はｎ−ＩｎＰ層、２６1 はエミッタメサ、２
６2 はエミッタ電極、２７はｎ+ −ＩｎＧａＡｓ層、２
７1 はキャップ層、２８はレジストである。この製造工
程説明図によって第２実施例の半導体装置の製造方法を
ＩｎＰ／ＩｎＧａＡｓヘテロ接合バイポーラトランジス
タを例にとって説明する。
【００２８】第１工程（図４（Ａ）参照） 第１実施例で説明した工程に従って、半絶縁性ＩｎＰ基
板２１の上に、ｎ+ −ＩｎＧａＡｓ層２２、ｉ−ＩｎＧ
ａＡｓ層２３、ｐ+ −ＩｎＧａＡｓ層２４、ｎ−ＩｎＧ
ａＡｓＰ層２５、ｎ−ＩｎＰ層２６、ｎ+ −ＩｎＧａＡ
ｓ層２７を形成し、その上にＷＳｉからなるエミッタ電
極２６2 を形成する。
板２１の上に、ｎ+ −ＩｎＧａＡｓ層２２、ｉ−ＩｎＧ
ａＡｓ層２３、ｐ+ −ＩｎＧａＡｓ層２４、ｎ−ＩｎＧ
ａＡｓＰ層２５、ｎ−ＩｎＰ層２６、ｎ+ −ＩｎＧａＡ
ｓ層２７を形成し、その上にＷＳｉからなるエミッタ電
極２６2 を形成する。
【００２９】次いで、エミッタ電極２６2 をマスクにし
てｎ+ −ＩｎＧａＡｓ層２７を選択的にエッチングして
キャップ層２７1 を形成し、引続きｎ−ＩｎＰ層２６を
エッチングしてエミッタメサ２６1 を形成する。その結
果、エッチングレートがｎ−ＩｎＧａＡｓＰ層２５で顕
著に遅くなるため、均一な厚さのｎ−ＩｎＧａＡｓＰ層
２５が残る。次いで、全面にＰｄ／Ｚｎ／Ｐｔ／Ａｕ
（＝２００／２００／４００／１２００Å）層２４2 を
蒸着によって形成する。
てｎ+ −ＩｎＧａＡｓ層２７を選択的にエッチングして
キャップ層２７1 を形成し、引続きｎ−ＩｎＰ層２６を
エッチングしてエミッタメサ２６1 を形成する。その結
果、エッチングレートがｎ−ＩｎＧａＡｓＰ層２５で顕
著に遅くなるため、均一な厚さのｎ−ＩｎＧａＡｓＰ層
２５が残る。次いで、全面にＰｄ／Ｚｎ／Ｐｔ／Ａｕ
（＝２００／２００／４００／１２００Å）層２４2 を
蒸着によって形成する。
【００３０】第２工程（図２（Ｂ）参照） 第１工程によって形成したＰｄ／Ｚｎ／Ｐｔ／Ａｕ層２
４2 のエミッタ電極２６2 を中心とする領域にレジスト
２８を形成し、このレジスト２８をマスクにして、Ｐｄ
／Ｚｎ／Ｐｔ／Ａｕ層２４2 と、ｎ−ＩｎＧａＡｓＰ層
２５と、ｐ+ −ＩｎＧａＡｓ層２４と、ｉ−ＩｎＧａＡ
ｓ層２３を選択的にエッチングして、ベース電極２４3
と遷移層２５1 とベース層２４1 とコレクタメサ２３1
を形成し、露出したサブコレクタ層となるｎ+ −ＩｎＧ
ａＡｓ層２２の上にコレクタ電極２３2 を形成する。
４2 のエミッタ電極２６2 を中心とする領域にレジスト
２８を形成し、このレジスト２８をマスクにして、Ｐｄ
／Ｚｎ／Ｐｔ／Ａｕ層２４2 と、ｎ−ＩｎＧａＡｓＰ層
２５と、ｐ+ −ＩｎＧａＡｓ層２４と、ｉ−ＩｎＧａＡ
ｓ層２３を選択的にエッチングして、ベース電極２４3
と遷移層２５1 とベース層２４1 とコレクタメサ２３1
を形成し、露出したサブコレクタ層となるｎ+ −ＩｎＧ
ａＡｓ層２２の上にコレクタ電極２３2 を形成する。
【００３１】次いで、ベース電極２４3 とｐ+ −ＩｎＧ
ａＡｓ層２４（ｎ−ＩｎＧａＡｓＰ層２５）の間にコン
タクトがとれる温度まで昇温して、ベース電極２４3 と
ベース層２４1 を低抵抗で接続して、ＩｎＰ／ＧａＡｓ
ヘテロ接合バイポーラトランジスタを完成する。なお、
ベース電極として、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕを用いても
よい。
ａＡｓ層２４（ｎ−ＩｎＧａＡｓＰ層２５）の間にコン
タクトがとれる温度まで昇温して、ベース電極２４3 と
ベース層２４1 を低抵抗で接続して、ＩｎＰ／ＧａＡｓ
ヘテロ接合バイポーラトランジスタを完成する。なお、
ベース電極として、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕを用いても
よい。
【００３２】（第３実施例）図５は、第３実施例の半導
体装置の製造工程の説明図である。この図に示されるよ
うに、この実施例のＩｎＧａＰ／ＧａＡｓヘテロ接合バ
イポーラトランジスタのエピ構造を形成する場合、半絶
縁ＧａＡｓ基板３１の上に、サブコレクタとなる厚さ４
０００Åのｎ+ −ＧａＡｓ層３２、コレクタ層となる厚
さ５０００Åのｉ−ＧａＡｓ層３３、ベース層となる厚
さ７００Åのｐ+ −ＧａＡｓ層３４、遷移層となる厚さ
３００Åのｎ−ＩｎＧａＡｓＰ層３５、遷移層となる厚
さ１２００Åのｎ−ＩｎＧａＰ層３６、エミッタ層とな
る厚さ１５００Åのｎ−ＧａＡｓ層３７、キャップ層と
なる厚さ１０００Åのｎ+ −ＩｎＧａＡｓ層３８を形成
する。
体装置の製造工程の説明図である。この図に示されるよ
うに、この実施例のＩｎＧａＰ／ＧａＡｓヘテロ接合バ
イポーラトランジスタのエピ構造を形成する場合、半絶
縁ＧａＡｓ基板３１の上に、サブコレクタとなる厚さ４
０００Åのｎ+ −ＧａＡｓ層３２、コレクタ層となる厚
さ５０００Åのｉ−ＧａＡｓ層３３、ベース層となる厚
さ７００Åのｐ+ −ＧａＡｓ層３４、遷移層となる厚さ
３００Åのｎ−ＩｎＧａＡｓＰ層３５、遷移層となる厚
さ１２００Åのｎ−ＩｎＧａＰ層３６、エミッタ層とな
る厚さ１５００Åのｎ−ＧａＡｓ層３７、キャップ層と
なる厚さ１０００Åのｎ+ −ＩｎＧａＡｓ層３８を形成
する。
【００３３】この実施例においては、上記のように、エ
ミッタ層となるｎ−ＧａＡｓ層３７とベース層となるｐ
+ −ＧａＡｓ層３４の間に、遷移層となるｎ−ＩｎＧａ
Ｐ層３６とｎ−ＩｎＧａＡｓＰ層（Ｅｇ＝１．６ｅＶ）
３５を設けている。
ミッタ層となるｎ−ＧａＡｓ層３７とベース層となるｐ
+ −ＧａＡｓ層３４の間に、遷移層となるｎ−ＩｎＧａ
Ｐ層３６とｎ−ＩｎＧａＡｓＰ層（Ｅｇ＝１．６ｅＶ）
３５を設けている。
【００３４】このようにｎ−ＩｎＧａＡｓＰ層３５を介
挿することによって、ΔＥｃ＝０ｅＶの理想的なバンド
アライメントが得られ、オフセット電圧が極めて小さい
ヘテロ接合バイポーラトランジスタを実現することがで
きる。以下の工程は、第１実施例で説明した通りであ
る。この実施例では遷移層の組成を厚さ方向に２段を有
する階段状に変えたが、この段数を増やし、あるいは、
遷移層の組成を厚さ方向に漸次変えることによって、遷
移層の厚さ方向のエッチングレートの変化と、ΔＥｃの
変化の関係を調整して、ΔＥｃ＝０ｅＶの理想的なバン
ドアライメントを実現することもできる。
挿することによって、ΔＥｃ＝０ｅＶの理想的なバンド
アライメントが得られ、オフセット電圧が極めて小さい
ヘテロ接合バイポーラトランジスタを実現することがで
きる。以下の工程は、第１実施例で説明した通りであ
る。この実施例では遷移層の組成を厚さ方向に２段を有
する階段状に変えたが、この段数を増やし、あるいは、
遷移層の組成を厚さ方向に漸次変えることによって、遷
移層の厚さ方向のエッチングレートの変化と、ΔＥｃの
変化の関係を調整して、ΔＥｃ＝０ｅＶの理想的なバン
ドアライメントを実現することもできる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
極めて簡単に正確かつ均一な表面保護層を形成すること
ができ、ヘテロ接合バイポーラトランジスタを微細化し
た際に生じる電流利得の低下を抑制することができ、そ
のために高速動作が期待でき、かつ、特性を均一化する
ことができる。
極めて簡単に正確かつ均一な表面保護層を形成すること
ができ、ヘテロ接合バイポーラトランジスタを微細化し
た際に生じる電流利得の低下を抑制することができ、そ
のために高速動作が期待でき、かつ、特性を均一化する
ことができる。
【００３６】さらに、バンドアライメントの観点からも
ΔＥｃを小さくでき、注入エネルギーを下げることがで
きることから、エミッタから注入された電子がＬ谷に遷
移することを抑制でき、高速動作を実現することがで
き、オフセット電圧を低減することもできる。
ΔＥｃを小さくでき、注入エネルギーを下げることがで
きることから、エミッタから注入された電子がＬ谷に遷
移することを抑制でき、高速動作を実現することがで
き、オフセット電圧を低減することもできる。
【００３７】さらには、簡易な製造工程を用いることが
できるため、作業効率、スループットの向上に寄与する
ところが大きい。
できるため、作業効率、スループットの向上に寄与する
ところが大きい。
【図１】本発明の半導体装置の製造方法の原理説明図で
ある。
ある。
【図２】第１実施例の半導体装置の製造工程の説明図
（１）であり、（Ａ），（Ｂ）は各段階を示している。
（１）であり、（Ａ），（Ｂ）は各段階を示している。
【図３】第１実施例の半導体装置の製造工程の説明図
（２）であり、（Ｃ）〜（Ｅ）は各段階を示している。
（２）であり、（Ｃ）〜（Ｅ）は各段階を示している。
【図４】第２実施例の半導体装置の製造工程の説明図で
あり、（Ａ），（Ｂ）は各段階を示している。
あり、（Ａ），（Ｂ）は各段階を示している。
【図５】第３実施例の半導体装置の製造工程の説明図で
ある。
ある。
【図６】従来のＨＢＴの断面構造説明図である。
１ ＩｎＧａＡｓコレクタ層 ２ ＩｎＧａＡｓベース層 ３ ＩｎＧａＡｓＰ遷移層 ４ ＩｎＰエミッタ層 ５ ＩｎＧａＡｓキャップ層 ６ エミッタ電極 １１ 半絶縁性ＩｎＰ基板 １２ ｎ+ −ＩｎＧａＡｓ層 １３ ｉ−ＩｎＧａＡｓ層 １３1 コレクタメサ １３2 コレクタ電極 １４ ｐ+ −ＩｎＧａＡｓ層 １４1 ベース層 １４2 Ｔｉ／Ｐｔ／Ａｕ層 １４3 ベース電極 １５ ｎ−ＩｎＧａＡｓＰ層 １５1 表面保護層 １６ ｎ−ＩｎＰ層 １６1 エミッタメサ １６2 エミッタ電極 １７ ｎ+ −ＩｎＧａＡｓ層 １７1 キャップ層 １９ ＳｉＮx 膜 １９1 サイドウォール ２０ レジスト ２１ 半絶縁性ＩｎＰ基板 ２２ ｎ+ −ＩｎＧａＡｓ層 ２３ ｉ−ＩｎＧａＡｓ層 ２３1 コレクタメサ ２３2 コレクタ電極 ２４ ｐ+ −ＩｎＧａＡｓ層 ２４1 ベース層 ２４2 Ｐｄ／Ｚｎ／Ｐｔ／Ａｕ層 ２４3 ベース電極 ２５ ｎ−ＩｎＧａＡｓＰ層 ２５1 表面保護層 ２６ ｎ−ＩｎＰ層 ２６1 エミッタメサ ２６2 エミッタ電極 ２７ ｎ+ −ＩｎＧａＡｓ層 ２７1 キャップ層 ２８ レジスト ３１ 半絶縁ＧａＡｓ基板 ３２ ｎ+ −ＧａＡｓ層 ３３ ｉ−ＧａＡｓ層 ３４ ｐ+ −ＧａＡｓ層 ３５ ｎ−ＩｎＧａＡｓＰ層 ３６ ｎ−ＩｎＧａＰ層 ３７ ｎ−ＧａＡｓ層 ３８ ｎ+ −ＩｎＧａＡｓ層
Claims (4)
- 【請求項１】 ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのＩｎＰ
からなるエミッタ層とＩｎＧａＡｓからなるベース層の
間にＩｎＧａＡｓＰからなる遷移層を挿入し、該遷移層
に該エミッタ層をエッチングする際のエッチングストッ
パーとしての役割をもたせることによって、該遷移層に
よって正確な厚さの表面保護層を形成することを特徴と
する半導体装置の製造方法。 - 【請求項２】 ＩｎＧａＰ／ＧａＡｓ系ＨＢＴのＩｎＧ
ａＰからなるエミッタ層とＧａＡｓからなるベース層の
間にＩｎＧａＡｓＰ層からなる遷移層を挿入し、該遷移
層に該エミッタ層をエッチングする際のエッチングスト
ッパーとしての役割をもたせることによって、該遷移層
によって正確な厚さの表面保護層を形成することを特徴
とする半導体装置の製造方法。 - 【請求項３】 遷移層の組成を厚さ方向に階段状あるい
は漸次変化させることを特徴とする請求項１または請求
項２に記載された半導体装置の製造方法。 - 【請求項４】 遷移層からなる表面保護層の上に電極を
形成して、その下のベース層へのコンタクトをとること
を特徴とする請求項１または請求項２に記載された半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5844494A JPH07273125A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5844494A JPH07273125A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273125A true JPH07273125A (ja) | 1995-10-20 |
Family
ID=13084581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5844494A Withdrawn JPH07273125A (ja) | 1994-03-29 | 1994-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273125A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| CN111406306A (zh) * | 2017-12-01 | 2020-07-10 | 三菱电机株式会社 | 半导体装置的制造方法、半导体装置 |
-
1994
- 1994-03-29 JP JP5844494A patent/JPH07273125A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| CN111406306A (zh) * | 2017-12-01 | 2020-07-10 | 三菱电机株式会社 | 半导体装置的制造方法、半导体装置 |
| CN111406306B (zh) * | 2017-12-01 | 2024-03-12 | 三菱电机株式会社 | 半导体装置的制造方法、半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JPH11312685A (ja) | 半導体装置及びその製造方法 | |
| US4751195A (en) | Method of manufacturing a heterojunction bipolar transistor | |
| JP3294461B2 (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 | |
| JP3439578B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04132230A (ja) | ヘテロバイポーラトランジスタの製造方法 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| US20060284282A1 (en) | Heterjunction bipolar transistor with tunnelling mis emitter junction | |
| JPH05299433A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH07273125A (ja) | 半導体装置の製造方法 | |
| JPH05136159A (ja) | ヘテロ接合型バイポーラトランジスタ及びその製造方法 | |
| JP2770587B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0845958A (ja) | ヘテロ接合バイポーラトランジスタのベース−コレクタ接合の寄生キャパシタンス減少方法 | |
| JP2001007118A (ja) | 半導体装置及びその製造方法 | |
| CN209785942U (zh) | 异质接面双极性晶体管 | |
| JP4092597B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09246280A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3470281B2 (ja) | 半導体装置の製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH07254612A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH08195401A (ja) | 半導体装置及びその製造方法 | |
| JP2615983B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP2811327B2 (ja) | ヘテロ接合バイポーラ半導体装置 | |
| JPH05243257A (ja) | 完全自己整合ＩｎＰ系ＨＢＴ | |
| JP2001135642A (ja) | ヘテロ接合バイポーラトランジスタおよびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |