JPH09246280A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH09246280A JPH09246280A JP5735696A JP5735696A JPH09246280A JP H09246280 A JPH09246280 A JP H09246280A JP 5735696 A JP5735696 A JP 5735696A JP 5735696 A JP5735696 A JP 5735696A JP H09246280 A JPH09246280 A JP H09246280A
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- collector
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- collector layer
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Abstract
(57)【要約】
【課題】 本発明は高ｆmax かつ高電流増幅率のヘテロ
接合バイポーラトランジスタを提供する。 【解決手段】 外部ベース３ａ下にこれとほぼ同じ面積
の第一のコレクタ層４と面積の小さい第二のコレクタ層
６を設ける。
接合バイポーラトランジスタを提供する。 【解決手段】 外部ベース３ａ下にこれとほぼ同じ面積
の第一のコレクタ層４と面積の小さい第二のコレクタ層
６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタに関する。
ラトランジスタに関する。
【０００２】
【従来の技術】ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＰ／
ＧａＡｓあるいはＩｎＡｌＡｓ／ＩｎＧａＡｓなどのII
I ／Ｖ族化合物半導体材料を用いたヘテロ接合バイポー
ラトランジスタは高速スイッチング素子あるいはマイク
ロ波帯あるいはミリ波帯パワー素子として近年盛んに研
究、開発されている。しかしながらこれら素子では微細
化にともない、寄生容量による影響が大きく現れ、III
／Ｖ族化合物半導体素子のもつ本来の高速特性が発揮で
きていない。このことについて説明する。
ＧａＡｓあるいはＩｎＡｌＡｓ／ＩｎＧａＡｓなどのII
I ／Ｖ族化合物半導体材料を用いたヘテロ接合バイポー
ラトランジスタは高速スイッチング素子あるいはマイク
ロ波帯あるいはミリ波帯パワー素子として近年盛んに研
究、開発されている。しかしながらこれら素子では微細
化にともない、寄生容量による影響が大きく現れ、III
／Ｖ族化合物半導体素子のもつ本来の高速特性が発揮で
きていない。このことについて説明する。
【０００３】素子の高速性を示す１つの指標として、最
大遮断周波数ｆt は良く知られている。これは主に素子
の１次元的構造に依存する。一方、他の指標として最大
動作周波数ｆmax も良く知られている。これは実際の素
子の高速動作を保証するものであり、こちらの方が実用
上重要である。したがってｆmax を大きくできるような
素子設計が望まれる。両者は ｆmax ＝（ｆt ／８πＲB ＣC ）1/2 …（１） なる関係で結ばれている。ここでＲB はベース抵抗であ
り、ＣC はコレクタ容量である。ｆmax をより大きくす
るためにはＲB ＣC を出来るだけ小さくすることが重要
である。ここでＣC は真性コレクタ容量および寄生コレ
クタ容量を含む。したがっていかに寄生コレクタ容量を
減らし、ＣC を下げるかが高速化のためには重要とな
る。ＣC を小さくするために、外部ベース電極下の外部
コレクタ領域に水素あるいは酸素をイオン注入し空乏化
させる方法が行われている（参考文献P.M.ASBECK et a
l., IEEE Trans. Electron Devices ED34, pp2571-2577
）。
大遮断周波数ｆt は良く知られている。これは主に素子
の１次元的構造に依存する。一方、他の指標として最大
動作周波数ｆmax も良く知られている。これは実際の素
子の高速動作を保証するものであり、こちらの方が実用
上重要である。したがってｆmax を大きくできるような
素子設計が望まれる。両者は ｆmax ＝（ｆt ／８πＲB ＣC ）1/2 …（１） なる関係で結ばれている。ここでＲB はベース抵抗であ
り、ＣC はコレクタ容量である。ｆmax をより大きくす
るためにはＲB ＣC を出来るだけ小さくすることが重要
である。ここでＣC は真性コレクタ容量および寄生コレ
クタ容量を含む。したがっていかに寄生コレクタ容量を
減らし、ＣC を下げるかが高速化のためには重要とな
る。ＣC を小さくするために、外部ベース電極下の外部
コレクタ領域に水素あるいは酸素をイオン注入し空乏化
させる方法が行われている（参考文献P.M.ASBECK et a
l., IEEE Trans. Electron Devices ED34, pp2571-2577
）。
【０００４】しかしながらこの方法では、イオン注入に
よるベース層の損傷のため、ベース抵抗ＲB が増加し、
結果としてｆmax は小さくなり効果的でない。一方、
（１）式から容易にわかるように、高ｆmax を得るため
に、ｆt を小さくすることも有効と考えられる。これは
ベース厚を５０ｎｍ程度にすることである程度実現可能
である。
よるベース層の損傷のため、ベース抵抗ＲB が増加し、
結果としてｆmax は小さくなり効果的でない。一方、
（１）式から容易にわかるように、高ｆmax を得るため
に、ｆt を小さくすることも有効と考えられる。これは
ベース厚を５０ｎｍ程度にすることである程度実現可能
である。
【０００５】しかしながら、さらにベースの薄層化を進
め、例えば２０ｎｍ程度のベース層を従来のエッチング
技術により露出させ、蒸着法等によりベース電極を形成
することは、エッチングのウェハ面内での不均一性が予
想され、実用上、非常に困難である。この方法の改良策
としては、選択エッチャント用いる方法がある。これは
ベース層に対しエッチング速度が小さく、エミッタ層に
対しエッチング速度が大きいエッチャントを用い、ベー
ス層が露出した段階でエッチングを終了させる方法であ
る。この方法では２０ｎｍ程度の極薄のベース層に歩留
り良くベース電極を形成することが可能である。
め、例えば２０ｎｍ程度のベース層を従来のエッチング
技術により露出させ、蒸着法等によりベース電極を形成
することは、エッチングのウェハ面内での不均一性が予
想され、実用上、非常に困難である。この方法の改良策
としては、選択エッチャント用いる方法がある。これは
ベース層に対しエッチング速度が小さく、エミッタ層に
対しエッチング速度が大きいエッチャントを用い、ベー
ス層が露出した段階でエッチングを終了させる方法であ
る。この方法では２０ｎｍ程度の極薄のベース層に歩留
り良くベース電極を形成することが可能である。
【０００６】しかしながら、このような方法を用いても
なお、より高速化のためにはコレクタ容量の低減が望ま
れるのは言うまでもない。そこで寄生コレクタ容量を減
らす方法として近年注目され提案、実現されているもの
に外部ベース下のコレクタ層を横方向にエッチングし除
去してしまう方法がある（参考文献 W.Liu et al.,:GaA
s IC Symposium 1995 Tech. Digest pp.167-170）。こ
の方法によれば外部ベース下は間隙であり、寄生コレク
タ容量を減らす方法として最良のもののように考えられ
る。
なお、より高速化のためにはコレクタ容量の低減が望ま
れるのは言うまでもない。そこで寄生コレクタ容量を減
らす方法として近年注目され提案、実現されているもの
に外部ベース下のコレクタ層を横方向にエッチングし除
去してしまう方法がある（参考文献 W.Liu et al.,:GaA
s IC Symposium 1995 Tech. Digest pp.167-170）。こ
の方法によれば外部ベース下は間隙であり、寄生コレク
タ容量を減らす方法として最良のもののように考えられ
る。
【０００７】ところが発明者らによる検討によれば、こ
の方法では寄生コレクタ容量減少は可能となるが、素子
微細化にともない電流増幅率が減少し、素子として動作
しなくなるという致命的欠点があることが明らかになっ
た。以下にこのことについて説明する。図５（ａ）、図
５（ｂ）、図６の各図において、エミッタ層１０２はこ
れに接するベース層１０３を介してコレクタ層１０４に
接している。そしてベース層１０３の外方への張出し部
が外部ベース１０３ａで、ここにベース電極１１３が設
けられている。そして、このような外部ベース１０３ａ
下のコレクタ層１０４をエッチングし除去したヘテロ接
合バイポーラトランジスタの模式的な断面図である。エ
ミッタ面積は図５（ａ）、図５（ｂ）、図６の順に小さ
くなっている。この際、ベース電極取り出しのための外
部ベース領域は微細化にともなうベース抵抗の増加を避
けるために一定の面積を確保する必要がある。したがっ
て、エミッタ面積が小さくなっても外部ベース領域の面
積は一定に描いてある。ベースに注入される少数キャリ
ア、例えば電子の流れの様子を図中の矢印で示してあ
る。エミッタからベースに注入された電子のうち一部は
コレクタまで到達せず、ベース領域で再結合する。これ
らは真性ベース中でのバルク再結合Ｉｂ（ｉｎ．ｂ）、
ベース電極での再結合Ｉｂ（ｅｘ．ｅ）、外部ベース中
でのバルク再結合Ｉｂ（ｅｘ．ｂ）、外部ベース表面で
の再結合Ｉｂ（ｅｘ．ｓ）といった成分で構成される。
ヘテロ接合バイポーラトランジスタでは電流増幅率がベ
ース中の再結合とコレクタ電流Ｉｃとの比で決まるとす
れば以下のような関係になる。
の方法では寄生コレクタ容量減少は可能となるが、素子
微細化にともない電流増幅率が減少し、素子として動作
しなくなるという致命的欠点があることが明らかになっ
た。以下にこのことについて説明する。図５（ａ）、図
５（ｂ）、図６の各図において、エミッタ層１０２はこ
れに接するベース層１０３を介してコレクタ層１０４に
接している。そしてベース層１０３の外方への張出し部
が外部ベース１０３ａで、ここにベース電極１１３が設
けられている。そして、このような外部ベース１０３ａ
下のコレクタ層１０４をエッチングし除去したヘテロ接
合バイポーラトランジスタの模式的な断面図である。エ
ミッタ面積は図５（ａ）、図５（ｂ）、図６の順に小さ
くなっている。この際、ベース電極取り出しのための外
部ベース領域は微細化にともなうベース抵抗の増加を避
けるために一定の面積を確保する必要がある。したがっ
て、エミッタ面積が小さくなっても外部ベース領域の面
積は一定に描いてある。ベースに注入される少数キャリ
ア、例えば電子の流れの様子を図中の矢印で示してあ
る。エミッタからベースに注入された電子のうち一部は
コレクタまで到達せず、ベース領域で再結合する。これ
らは真性ベース中でのバルク再結合Ｉｂ（ｉｎ．ｂ）、
ベース電極での再結合Ｉｂ（ｅｘ．ｅ）、外部ベース中
でのバルク再結合Ｉｂ（ｅｘ．ｂ）、外部ベース表面で
の再結合Ｉｂ（ｅｘ．ｓ）といった成分で構成される。
ヘテロ接合バイポーラトランジスタでは電流増幅率がベ
ース中の再結合とコレクタ電流Ｉｃとの比で決まるとす
れば以下のような関係になる。
【０００８】 電流増幅率＝Ic/(Ib(in.b)+Ib(ex.e)+Ib(ex.b)+Ib(ex.s)) …（２） 素子の微細化にともない真性ベース中でのバルク再結合
Ｉｂ（ｉｎ．ｂ）は減少するが、他の成分は外部ベース
領域の面積が一定のためほぼ一定の値にとどまる。コレ
クタ電流は真性ベース中でのバルク再結合電流と一定の
比例関係にあると考えられるので前記（２）式を参照す
れば素子の微細化にともない電流増幅率は減少すること
がわかる。すなわち、微細化にともない素子は動作しな
くなる。
Ｉｂ（ｉｎ．ｂ）は減少するが、他の成分は外部ベース
領域の面積が一定のためほぼ一定の値にとどまる。コレ
クタ電流は真性ベース中でのバルク再結合電流と一定の
比例関係にあると考えられるので前記（２）式を参照す
れば素子の微細化にともない電流増幅率は減少すること
がわかる。すなわち、微細化にともない素子は動作しな
くなる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の技術で外部ベース下のコレクタを除去し間隙を設けて
寄生容量を低減させようとすると、素子の微細化に伴っ
て十分な電流増幅率が得られなくなるという重大な問題
があった。
の技術で外部ベース下のコレクタを除去し間隙を設けて
寄生容量を低減させようとすると、素子の微細化に伴っ
て十分な電流増幅率が得られなくなるという重大な問題
があった。
【００１０】本発明は高ｆmax が得られ、かつ十分な電
流増幅率を有するヘテロ接合バイポーラトランジスタを
提供することを目的とする。
流増幅率を有するヘテロ接合バイポーラトランジスタを
提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るヘテロ接合
バイポーラトランジスタは、半導体基板上に順次積層し
形成された第一導電型のコレクタ層と、第二導電型のベ
ース層と、ベース層よりもエネルギーギャップの大きな
第一導電型のエミッタ層と、前記ベース層の前記エミッ
タ層側の面の一部に設けられるベース電極と、前記ベー
ス層に接続される前記コレクタ層がほぼ断面Ｔ字型でな
ることを特徴とする。また、コレクタ層中に、コレクタ
層のベース層に接する薄層部よりもエネルギーギャップ
の大きな中間層を持つことを特徴とする。さらに、半導
体基板上に順次積層し形成された第一導電型のコレクタ
層と、第二導電型のベース層と、ベース層よりもエネル
ギーギャップの大きな第一導電型のエミッタ層を備え、
前記ベースの一部にベース電極が設けられた外部ベース
領域を有し、前記コレクタ層は、前記ベース層下に接続
された第一のコレクタ層と、前記第一のコレクタ層下に
この第一のコレクタ層より小なる面積で接続された第二
のコレクタ層を含むことを特徴とする。
バイポーラトランジスタは、半導体基板上に順次積層し
形成された第一導電型のコレクタ層と、第二導電型のベ
ース層と、ベース層よりもエネルギーギャップの大きな
第一導電型のエミッタ層と、前記ベース層の前記エミッ
タ層側の面の一部に設けられるベース電極と、前記ベー
ス層に接続される前記コレクタ層がほぼ断面Ｔ字型でな
ることを特徴とする。また、コレクタ層中に、コレクタ
層のベース層に接する薄層部よりもエネルギーギャップ
の大きな中間層を持つことを特徴とする。さらに、半導
体基板上に順次積層し形成された第一導電型のコレクタ
層と、第二導電型のベース層と、ベース層よりもエネル
ギーギャップの大きな第一導電型のエミッタ層を備え、
前記ベースの一部にベース電極が設けられた外部ベース
領域を有し、前記コレクタ層は、前記ベース層下に接続
された第一のコレクタ層と、前記第一のコレクタ層下に
この第一のコレクタ層より小なる面積で接続された第二
のコレクタ層を含むことを特徴とする。
【００１２】上述の本発明の構造によれば、外部ベース
領域下に前記外部ベース領域３ａとほぼ等しい面積をも
つ第一のコレクタ層４と、その下に前記第一のコレクタ
層より小さな面積を持つ第二のコレクタ層６を設ける。
通常のトランジスタ動作ではベース・コレクタ接合は逆
バイアスされるので外部ベース領域での電子は再結合せ
ずに第一のコレクタ層により加速されコレクタ電極まで
到達する。この際、エネルギーギャップの大きなコレク
タ中間層のために外部ベース領域の電子は外部ベース裏
側表面に到達しにくくなり、再結合は減少する。この場
合の電子の流れの様子を図４に示す。したがって素子を
微細化しても電流増幅率は減少することがない。また第
二のコレクタ層の面積は外部ベース領域の面積よりも小
さいのでコレクタ寄生容量を減少させることが可能であ
り高ｆmax が得られる。また第二のコレクタをエッチン
グ除去する際、このエッチャントに対しての第二のコレ
クタ層に対するエッチング速度より小さなエッチング速
度を持つ中間層を第一のコレクタ層と第二のコレクタ層
の間に挿入することにより、この中間層が保護層として
働き、このエッチャントにより第一のコレクタ層および
外部ベース領域が不必要にエッチングされることを防
ぎ、加工精度が向上する。この中間層は前記エネルギー
ギャップの大きな中間層を兼ねることも可能である。
領域下に前記外部ベース領域３ａとほぼ等しい面積をも
つ第一のコレクタ層４と、その下に前記第一のコレクタ
層より小さな面積を持つ第二のコレクタ層６を設ける。
通常のトランジスタ動作ではベース・コレクタ接合は逆
バイアスされるので外部ベース領域での電子は再結合せ
ずに第一のコレクタ層により加速されコレクタ電極まで
到達する。この際、エネルギーギャップの大きなコレク
タ中間層のために外部ベース領域の電子は外部ベース裏
側表面に到達しにくくなり、再結合は減少する。この場
合の電子の流れの様子を図４に示す。したがって素子を
微細化しても電流増幅率は減少することがない。また第
二のコレクタ層の面積は外部ベース領域の面積よりも小
さいのでコレクタ寄生容量を減少させることが可能であ
り高ｆmax が得られる。また第二のコレクタをエッチン
グ除去する際、このエッチャントに対しての第二のコレ
クタ層に対するエッチング速度より小さなエッチング速
度を持つ中間層を第一のコレクタ層と第二のコレクタ層
の間に挿入することにより、この中間層が保護層として
働き、このエッチャントにより第一のコレクタ層および
外部ベース領域が不必要にエッチングされることを防
ぎ、加工精度が向上する。この中間層は前記エネルギー
ギャップの大きな中間層を兼ねることも可能である。
【００１３】
【発明の実施の形態】以下に本発明の一実施形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１に一実施形態のヘテロ接合バイポーラ
トランジスタの断面図を示す。
トランジスタの断面図を示す。
【００１５】半絶縁性ＧａＡｓ基板１０上に順次積層し
て形成された各層を図１の上部から順次示す。
て形成された各層を図１の上部から順次示す。
【００１６】エミッタコンタクト層ｎＩｎＧａＡｓ１、
エミッタ層ｎＩｎＧａＰ２、ベース層ｐＧａＡｓ３、第
一のコレクタ層ｎＧａＡｓ４、第一のエッチング停止層
ｎＩｎＧａＰ５、第二のコレクタ層ｎＧａＡｓ６、第一
のコレクタコンタクト層ｎＧａＡｓ７、第二のエッチン
グ停止層ｎＩｎＧａＰ８、第二のコレクタコンタクト層
ｎＧａＡｓ９、また、前記ベース層ｐＧａＡｓ３はその
一部（図の中央部）にエミッタ層ｎＩｎＧａＰ２が接続
された真正ベース領域と、他の部分はベース電極１１が
設けられた外部ベース領域３ａから構成されている。
エミッタ層ｎＩｎＧａＰ２、ベース層ｐＧａＡｓ３、第
一のコレクタ層ｎＧａＡｓ４、第一のエッチング停止層
ｎＩｎＧａＰ５、第二のコレクタ層ｎＧａＡｓ６、第一
のコレクタコンタクト層ｎＧａＡｓ７、第二のエッチン
グ停止層ｎＩｎＧａＰ８、第二のコレクタコンタクト層
ｎＧａＡｓ９、また、前記ベース層ｐＧａＡｓ３はその
一部（図の中央部）にエミッタ層ｎＩｎＧａＰ２が接続
された真正ベース領域と、他の部分はベース電極１１が
設けられた外部ベース領域３ａから構成されている。
【００１７】さらに、第一のコレクタ層ｎＧａＡｓ４は
前記外部ベース領域２ａとほぼ等しい面積で相互に接続
されている。
前記外部ベース領域２ａとほぼ等しい面積で相互に接続
されている。
【００１８】また、前記エミッタコンタクト層ｎＩｎＧ
ａＡｓ１にはエミッタ電極１２が設けられている。
ａＡｓ１にはエミッタ電極１２が設けられている。
【００１９】また、前記第二のコレクタ層ｎＧａＡｓ６
は前記第一のコレクタ層ｎＧａＡｓ４よりも小なる面積
で接続されている。従って前記第一および第二のコレク
タ層４，６はほぼＴ字型をなして接続されている。
は前記第一のコレクタ層ｎＧａＡｓ４よりも小なる面積
で接続されている。従って前記第一および第二のコレク
タ層４，６はほぼＴ字型をなして接続されている。
【００２０】以下に製造工程にしたがって実施形態を説
明する。
明する。
【００２１】半絶縁性ＧａＡｓ基板１０上にＭＯＣＶＤ
法により下記の各層を順次エピタキシャル成長させる。
法により下記の各層を順次エピタキシャル成長させる。
【００２２】第二のコレクタコンタクト層ｎＧａＡｓ９
（シリコンドープ５Ｅ１８ｃｍ-3：３００ｎｍ） 第二のエッチング停止層ｎＩｎＧａＰ８（シリコンドー
プ５Ｅ１８ｃｍ-3：１０ｎｍ） 第一のコレクタコンタクト層ｎＧａＡｓ７（シリコンド
ープ５Ｅ１８ｃｍ-3：２００ｎｍ） 第二のコレクタ層ｎＧａＡｓ６（シリコンドープ２Ｅ１
６ｃｍ-3：４００ｎｍ） 第一のエッチング停止層ｎＩｎＧａＰ５（シリコンドー
プ２Ｅ１６ｃｍ-3：１０ｎｍ） 第一のコレクタ層ｎＧａＡｓ４（シリコンドープ２Ｅ１
６ｃｍ-3：５０ｎｍ） ベース層ｐＧａＡｓ３ （炭素ドープ５Ｅ１９ｃｍ-
3：５０ｎｍ） エミッタ層ｎＩｎＧａＰ２ （シリコンドープ５Ｅ１７
ｃｍ-3：２００ｎｍ） エミッタコンタクト層ｎＩｎＧａＡｓ１（シリコンドー
プ３Ｅ１９ｃｍ-3：１００ｎｍ） 次に絶縁膜ＳｉＯ2 １３を熱ＣＶＤ法により基板上に堆
積させ、通常のフォトリソグラフ法およびリフトオフ法
によりベース電極１１を形成する。この際、エミッタ層
ｎＩｎＧａＰ２を塩酸系エッチャントによりエッチング
すれば、ベース層ｐＧａＡｓ３が露出した段階でエッチ
ングは自動的に停止し歩留り良くベース層が露出する。
またベース電極金属はＴｉ／Ｐｔ／Ａｕを電子線加熱蒸
着法により形成した。この後、ポリイミド樹脂１４を塗
布、熱処理し、フォトレジストを塗布し平坦化し、酸素
ガスを使ったＲＩＥ法によりポリイミド樹脂１４および
フォトレジストをエッチングし、絶縁膜ＳｉＯ2 １３を
露出させる。図２はこの段階での素子断面構造を示す。
（シリコンドープ５Ｅ１８ｃｍ-3：３００ｎｍ） 第二のエッチング停止層ｎＩｎＧａＰ８（シリコンドー
プ５Ｅ１８ｃｍ-3：１０ｎｍ） 第一のコレクタコンタクト層ｎＧａＡｓ７（シリコンド
ープ５Ｅ１８ｃｍ-3：２００ｎｍ） 第二のコレクタ層ｎＧａＡｓ６（シリコンドープ２Ｅ１
６ｃｍ-3：４００ｎｍ） 第一のエッチング停止層ｎＩｎＧａＰ５（シリコンドー
プ２Ｅ１６ｃｍ-3：１０ｎｍ） 第一のコレクタ層ｎＧａＡｓ４（シリコンドープ２Ｅ１
６ｃｍ-3：５０ｎｍ） ベース層ｐＧａＡｓ３ （炭素ドープ５Ｅ１９ｃｍ-
3：５０ｎｍ） エミッタ層ｎＩｎＧａＰ２ （シリコンドープ５Ｅ１７
ｃｍ-3：２００ｎｍ） エミッタコンタクト層ｎＩｎＧａＡｓ１（シリコンドー
プ３Ｅ１９ｃｍ-3：１００ｎｍ） 次に絶縁膜ＳｉＯ2 １３を熱ＣＶＤ法により基板上に堆
積させ、通常のフォトリソグラフ法およびリフトオフ法
によりベース電極１１を形成する。この際、エミッタ層
ｎＩｎＧａＰ２を塩酸系エッチャントによりエッチング
すれば、ベース層ｐＧａＡｓ３が露出した段階でエッチ
ングは自動的に停止し歩留り良くベース層が露出する。
またベース電極金属はＴｉ／Ｐｔ／Ａｕを電子線加熱蒸
着法により形成した。この後、ポリイミド樹脂１４を塗
布、熱処理し、フォトレジストを塗布し平坦化し、酸素
ガスを使ったＲＩＥ法によりポリイミド樹脂１４および
フォトレジストをエッチングし、絶縁膜ＳｉＯ2 １３を
露出させる。図２はこの段階での素子断面構造を示す。
【００２３】次にフォトレジストで素子部を覆い、素子
両側の絶縁膜ＳｉＯ2 １３、エミッタコンタクト層１、
エミッタ層２を除去する。この際エミッタ層２は先程の
塩酸系エッチャントにより除去する。次にベース層ｐＧ
ａＡｓ３および第一のコレクタ層４をリン酸系エッチャ
ントで除去する。次に第一のエッチング停止層ｎＩｎＧ
ａＰ５を塩酸系エッチャントにより除去する。この段階
の素子断面構造を図３−（ａ）に示す。
両側の絶縁膜ＳｉＯ2 １３、エミッタコンタクト層１、
エミッタ層２を除去する。この際エミッタ層２は先程の
塩酸系エッチャントにより除去する。次にベース層ｐＧ
ａＡｓ３および第一のコレクタ層４をリン酸系エッチャ
ントで除去する。次に第一のエッチング停止層ｎＩｎＧ
ａＰ５を塩酸系エッチャントにより除去する。この段階
の素子断面構造を図３−（ａ）に示す。
【００２４】次に素子部を覆っていたフォトレジストを
除去した後、プラズマＣＶＤ法により絶縁膜ＳｉＯ2 １
５（１００ｎｍ）を堆積させる。次にＣＦ4 ガスを用い
たＲＩＥ法によりこの絶縁膜ＳｉＯ2 １５を垂直方向に
エッチングすれば、側壁についた絶縁膜ＳｉＯ2 １５は
エッチングされない。この段階の素子断面構造を図３−
（ｂ）に示す。
除去した後、プラズマＣＶＤ法により絶縁膜ＳｉＯ2 １
５（１００ｎｍ）を堆積させる。次にＣＦ4 ガスを用い
たＲＩＥ法によりこの絶縁膜ＳｉＯ2 １５を垂直方向に
エッチングすれば、側壁についた絶縁膜ＳｉＯ2 １５は
エッチングされない。この段階の素子断面構造を図３−
（ｂ）に示す。
【００２５】次にリン酸系エッチャントを用いれば第二
のコレクタ層ｎＧａＡｓ６、第一のコレクタコンタクト
層ｎＧａＡｓ７がエッチングされるが、第二のエッチン
グ停止層ｎＩｎＧａＰ８のため、垂直方向にはこれ以上
エッチングは進まない。したがって横方向のみエッチン
グを制御すればよく、素子製造が容易となり歩留まりが
向上する。これはエッチング時間の制御により容易であ
る。最後に通常のフォトリソグラフ法およびリフトオフ
法によりエミッタ電極１２、コレクタ電極等を形成すれ
ば本発明のヘテロ接合バイポーラトランジスタが得られ
る。この段階の素子断面構造を図３−（ｃ）に示す。
のコレクタ層ｎＧａＡｓ６、第一のコレクタコンタクト
層ｎＧａＡｓ７がエッチングされるが、第二のエッチン
グ停止層ｎＩｎＧａＰ８のため、垂直方向にはこれ以上
エッチングは進まない。したがって横方向のみエッチン
グを制御すればよく、素子製造が容易となり歩留まりが
向上する。これはエッチング時間の制御により容易であ
る。最後に通常のフォトリソグラフ法およびリフトオフ
法によりエミッタ電極１２、コレクタ電極等を形成すれ
ば本発明のヘテロ接合バイポーラトランジスタが得られ
る。この段階の素子断面構造を図３−（ｃ）に示す。
【００２６】叙上の実施形態によって明らかなように、
本発明に係るヘテロ接合バイポーラトランジスタは、外
部ベース領域下に前記外部ベース領域とほぼ等しい面積
をもつ第一のコレクタ層と、その下に前記第一のコレク
タ層より小さな面積を持つ第二のコレクタ層を設けてい
る。これにより、ベース・コレクタ接合は逆バイアスさ
れるので外部ベース領域での電子は再結合せずに第一の
コレクタ層により加速されコレクタ電極まで到達する
（図４）。したがって素子を微細化しても電流増幅率は
減少することがない。
本発明に係るヘテロ接合バイポーラトランジスタは、外
部ベース領域下に前記外部ベース領域とほぼ等しい面積
をもつ第一のコレクタ層と、その下に前記第一のコレク
タ層より小さな面積を持つ第二のコレクタ層を設けてい
る。これにより、ベース・コレクタ接合は逆バイアスさ
れるので外部ベース領域での電子は再結合せずに第一の
コレクタ層により加速されコレクタ電極まで到達する
（図４）。したがって素子を微細化しても電流増幅率は
減少することがない。
【００２７】次に第二のコレクタ層の面積が外部ベース
領域の面積よりも小さく設定されるので、コレクタ寄生
容量を減少させることが可能であり高ｆmax が得られ
る。
領域の面積よりも小さく設定されるので、コレクタ寄生
容量を減少させることが可能であり高ｆmax が得られ
る。
【００２８】また、第二のコレクタをエッチング除去す
る際、このエッチャントに対しての第二のコレクタ層に
対するエッチング速度より小さなエッチング速度を持つ
中間層を第一のコレクタ層と第二のコレクタ層の間に挿
入することにより、この中間層が保護層として働き、こ
のエッチャントにより第一のコレクタ層および外部ベー
ス領域が不必要にエッチングされることを防ぎ、加工精
度が向上する。
る際、このエッチャントに対しての第二のコレクタ層に
対するエッチング速度より小さなエッチング速度を持つ
中間層を第一のコレクタ層と第二のコレクタ層の間に挿
入することにより、この中間層が保護層として働き、こ
のエッチャントにより第一のコレクタ層および外部ベー
ス領域が不必要にエッチングされることを防ぎ、加工精
度が向上する。
【００２９】
【発明の効果】本発明によれば高ｆmax が得られ、かつ
十分な電流増幅率を持つヘテロ接合バイポーラトランジ
スタが得られる。
十分な電流増幅率を持つヘテロ接合バイポーラトランジ
スタが得られる。
【図１】一実施形態のヘテロ接合バイポーラトランジス
タの要部を示す断面図、
タの要部を示す断面図、
【図２】一実施形態を説明するための製造工程の一部を
示す断面図、
示す断面図、
【図３】（ａ）〜（ｃ）は一実施形態を説明するための
製造工程の一部を図２に引続いて示すいずれも断面図、
製造工程の一部を図２に引続いて示すいずれも断面図、
【図４】本発明の作用を説明するための断面図、
【図５】（ａ）および（ｂ）は従来例のヘテロ接合バイ
ポーラトランジスタの一部を示すいずれも断面図、
ポーラトランジスタの一部を示すいずれも断面図、
【図６】従来例のヘテロ接合バイポーラトランジスタの
一部を示す断面図。
一部を示す断面図。
１…エミッタコンタクト層 ２…エミッタ層 ３…ベース層 ３ａ…外部ベース領域 ４…第一のコレクタ層 ５…第一のエッチング停止層 ６…第二のコレクタ層 ７…第一のコレクタコンタクト層 ８…第二のエッチング停止層 ９…第二のコレクタコンタクト層 １０…半絶縁性ＧａＡｓ基板 １１…ベース電極 １２…エミッタ電極 １３，１５…絶縁膜ＳｉＯ2 １４…ポリイミド樹脂
Claims (3)
- 【請求項１】 半導体基板上に順次積層し形成された第
一導電型のコレクタ層と、第二導電型のベース層と、前
記ベース層を構成する半導体材料よりも大きなエネルギ
ーギャップを持つ半導体材料よりなる第一導電型のエミ
ッタ層と、前記ベース層の前記エミッタ層側の面の一部
に設けられるベース電極と、前記ベース層に接続される
前記コレクタ層がほぼ断面Ｔ字型でなることを特徴とす
るヘテロ接合バイポーラトランジスタ。 - 【請求項２】 コレクタ層中に、コレクタ層のベース層
に接する薄層部を構成する半導体材料よりも大きなエネ
ルギーギャップを持つ半導体材料よりなる中間層を持つ
ことを特徴とする請求項１記載のヘテロ接合バイポーラ
トランジスタ。 - 【請求項３】 半導体基板上に順次積層し形成された第
一導電型のコレクタ層と、第二導電型のベース層と、前
記ベース層を構成する半導体材料よりも大きなエネルギ
ーギャップを持つ半導体材料よりなる第一導電型のエミ
ッタ層を備え、前記ベースの一部にベース電極が設けら
れた外部ベース領域を有し、前記コレクタ層は、前記ベ
ース層下に接続された第一のコレクタ層と、前記第一の
コレクタ層下にこの第一のコレクタ層より小なる面積で
接続された第二のコレクタ層を含むことを特徴とするヘ
テロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735696A JPH09246280A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735696A JPH09246280A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246280A true JPH09246280A (ja) | 1997-09-19 |
Family
ID=13053307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5735696A Pending JPH09246280A (ja) | 1996-03-14 | 1996-03-14 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246280A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299913B1 (ko) * | 1998-02-04 | 2001-11-22 | 윤종용 | 이종접합바이폴라트랜지스터및그의제조방법 |
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
| JP2013008774A (ja) * | 2011-06-23 | 2013-01-10 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| JP2017191865A (ja) * | 2016-04-14 | 2017-10-19 | 日本電信電話株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
-
1996
- 1996-03-14 JP JP5735696A patent/JPH09246280A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299913B1 (ko) * | 1998-02-04 | 2001-11-22 | 윤종용 | 이종접합바이폴라트랜지스터및그의제조방법 |
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
| JP2013008774A (ja) * | 2011-06-23 | 2013-01-10 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
| JP2017191865A (ja) * | 2016-04-14 | 2017-10-19 | 日本電信電話株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
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