JP3189878B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
- Publication number
- JP3189878B2 JP3189878B2 JP19119597A JP19119597A JP3189878B2 JP 3189878 B2 JP3189878 B2 JP 3189878B2 JP 19119597 A JP19119597 A JP 19119597A JP 19119597 A JP19119597 A JP 19119597A JP 3189878 B2 JP3189878 B2 JP 3189878B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- collector
- contact layer
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 22
- 230000005684 electric field Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001741 metal-organic molecular beam epitaxy Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【0001】
【発明の属する技術分野】本発明はバイポーラトランジ
スタに関する。
スタに関する。
【0002】
【従来の技術】AlGaAs/GaAs系を中心とする
化合物半導体を用いたヘテロ接合バイポーラトランジス
タ(HBT)は優れた高速性を有することからマイクロ
波・ミリ波用デバイスとしての応用が期待されている。
化合物半導体を用いたヘテロ接合バイポーラトランジス
タ(HBT)は優れた高速性を有することからマイクロ
波・ミリ波用デバイスとしての応用が期待されている。
【0003】HBTのさらなる高速化にはキャリアの素
子内走行時間の短縮が必須である。とりわけ、コレクタ
空乏層走行時間は全走行時間中に占める割合が高く最も
短縮を必要とされている。図8に一般的なnpn型HB
Tのエネルギーバンドを示した。
子内走行時間の短縮が必須である。とりわけ、コレクタ
空乏層走行時間は全走行時間中に占める割合が高く最も
短縮を必要とされている。図8に一般的なnpn型HB
Tのエネルギーバンドを示した。
【0004】図中に見られるようにトランジスタの動作
時にはベース−コレクタ間の空乏層には高い電界がかか
るため、ここでエネルギーを得たキャリア電子は有効質
量の大きなL谷等のエネルギーの高い谷へと遷移し、結
果的には走行速度が遅くなってしまう。したがって、コ
レクタ走行時間を短縮するには、コレクタ空乏層中の電
界強度を、キャリア電子が谷間遷移を起こさない程度に
緩和することが求められる。そこで、これまでに様々な
コレクタ層構造が提案されてきた。例えば図9に示した
HBTは、コレクタ層をp型とすることでベース−コレ
クタ接合面近傍の電界強度を下げている。また、図10
に示したHBTは、コレクタ層にi型とp型を併用する
ことでコレクタ層のエネルギーバンドポテンシャルを制
御し、電界強度の緩和をはかっている。
時にはベース−コレクタ間の空乏層には高い電界がかか
るため、ここでエネルギーを得たキャリア電子は有効質
量の大きなL谷等のエネルギーの高い谷へと遷移し、結
果的には走行速度が遅くなってしまう。したがって、コ
レクタ走行時間を短縮するには、コレクタ空乏層中の電
界強度を、キャリア電子が谷間遷移を起こさない程度に
緩和することが求められる。そこで、これまでに様々な
コレクタ層構造が提案されてきた。例えば図9に示した
HBTは、コレクタ層をp型とすることでベース−コレ
クタ接合面近傍の電界強度を下げている。また、図10
に示したHBTは、コレクタ層にi型とp型を併用する
ことでコレクタ層のエネルギーバンドポテンシャルを制
御し、電界強度の緩和をはかっている。
【0005】
【発明が解決しようとする課題】上述の従来例はいずれ
もコレクタ層の不純物濃度を通常のn型からi型、p型
へと変化させることで電界強度のピークをベース−コレ
クタ接合界面からサブコレクタ層側へと移動させるもの
である。しかし、npn型バイポーラトランジスタにお
いて本来n型であるべきコレクタ層の不純物分布を変更
することはデバイス特性に問題をもたらす。例えば、ト
ランジスタを高速で動作させるためにはエミッタ充電時
間を短縮するよう高電流注入の状態が望ましいが、この
ときコレクタ層が十分にn型にドープされていないとコ
レクタへのキャリア電子の高注入によっていわゆるカー
ク効果と呼ばれるベース押し出し現象が生じてしまいト
ランジスタの高速動作が妨げられる。すなわち、複雑な
コレクタ層構造を駆使してエネルギーバンド形状を設計
しても、カーク効果が起こりやすいために実際の動作時
にはエネルギーバンド形状は設計から大きく崩れてしま
い、意図していたキャリアの高速走行が実現されないお
それがある。
もコレクタ層の不純物濃度を通常のn型からi型、p型
へと変化させることで電界強度のピークをベース−コレ
クタ接合界面からサブコレクタ層側へと移動させるもの
である。しかし、npn型バイポーラトランジスタにお
いて本来n型であるべきコレクタ層の不純物分布を変更
することはデバイス特性に問題をもたらす。例えば、ト
ランジスタを高速で動作させるためにはエミッタ充電時
間を短縮するよう高電流注入の状態が望ましいが、この
ときコレクタ層が十分にn型にドープされていないとコ
レクタへのキャリア電子の高注入によっていわゆるカー
ク効果と呼ばれるベース押し出し現象が生じてしまいト
ランジスタの高速動作が妨げられる。すなわち、複雑な
コレクタ層構造を駆使してエネルギーバンド形状を設計
しても、カーク効果が起こりやすいために実際の動作時
にはエネルギーバンド形状は設計から大きく崩れてしま
い、意図していたキャリアの高速走行が実現されないお
それがある。
【0006】
【0007】
【課題を解決するための手段】本発明の第1のバイポー
ラトランジスタは、半絶縁性基板上に第1導電型の第1
の半導体からなるエミッタ層、第2導電型の第2の半導
体からなるベース層、および第1導電型の第3の半導体
からなるコレクタ層を有するバイポーラトランジスタに
おいて、ベース電極と前記ベース層の間に第2導電型の
第4の半導体層からなるベースコンタクト層を有してお
り、かつ前記ベースコンタクト層がトランジスタ動作時
のベースコレクタ間空乏層に側面から接触するように配
置されており、前記ベースコンタクト層の伝導帯のバン
ドポテンシャルが、前記ベース層の伝導帯のバンドポテ
ンシャルよりも高いことを特徴とする。前記ベースコン
タクト層の不純物濃度が前記ベース層の不純物濃度より
も高いものであってもよい。また、前記ベースコンタク
ト層が前記ベース層よりもエネルギーバンドギャップの
大きな材料で形成されてもよい。
ラトランジスタは、半絶縁性基板上に第1導電型の第1
の半導体からなるエミッタ層、第2導電型の第2の半導
体からなるベース層、および第1導電型の第3の半導体
からなるコレクタ層を有するバイポーラトランジスタに
おいて、ベース電極と前記ベース層の間に第2導電型の
第4の半導体層からなるベースコンタクト層を有してお
り、かつ前記ベースコンタクト層がトランジスタ動作時
のベースコレクタ間空乏層に側面から接触するように配
置されており、前記ベースコンタクト層の伝導帯のバン
ドポテンシャルが、前記ベース層の伝導帯のバンドポテ
ンシャルよりも高いことを特徴とする。前記ベースコン
タクト層の不純物濃度が前記ベース層の不純物濃度より
も高いものであってもよい。また、前記ベースコンタク
ト層が前記ベース層よりもエネルギーバンドギャップの
大きな材料で形成されてもよい。
【0008】本発明の第2のバイポーラトランジスタ
は、半絶縁性基板上に第1導電型の第1の半導体からな
るエミッタ層、第2導電型の第2の半導体からなるベー
ス層、および第1導電型の第3の半導体からなるコレク
タ層を有するバイポーラトランジスタにおいて、ベース
電極と前記ベース層の間に第2導電型の第4の半導体層
からなるベースコンタクト層を有しており、かつ前記ベ
ースコンタクト層がトランジスタ動作時のベースコレク
タ間空乏層に側面から接触するように配置されており、
前記べースコンタクト層の伝導帯のバンドポテンシャル
が、エミッタ側からコレクタ側に向かって高くなってい
ることを特徴とする。前記ベースコンタクト層の不純物
濃度がエミッタ側からコレクタ側に向かって徐々に高く
なっていてもよい。また、前記のベースコンタクト層
の、エネルギーバンドギャップがエミッタ側からコレク
タ側に向かって大きくなっていくように組成を傾斜させ
てもよい。また、前記ベースコンタクト層が二つ以上の
半導体層からなる多層構造であってもよい。
は、半絶縁性基板上に第1導電型の第1の半導体からな
るエミッタ層、第2導電型の第2の半導体からなるベー
ス層、および第1導電型の第3の半導体からなるコレク
タ層を有するバイポーラトランジスタにおいて、ベース
電極と前記ベース層の間に第2導電型の第4の半導体層
からなるベースコンタクト層を有しており、かつ前記ベ
ースコンタクト層がトランジスタ動作時のベースコレク
タ間空乏層に側面から接触するように配置されており、
前記べースコンタクト層の伝導帯のバンドポテンシャル
が、エミッタ側からコレクタ側に向かって高くなってい
ることを特徴とする。前記ベースコンタクト層の不純物
濃度がエミッタ側からコレクタ側に向かって徐々に高く
なっていてもよい。また、前記のベースコンタクト層
の、エネルギーバンドギャップがエミッタ側からコレク
タ側に向かって大きくなっていくように組成を傾斜させ
てもよい。また、前記ベースコンタクト層が二つ以上の
半導体層からなる多層構造であってもよい。
【0009】
【発明の実施の形態】図11は従来のHBTのベース−
コレクタ領域のエネルギーバンドを示している。空乏化
層領域に大きな電界がかかっており、ここでキャリア電
子はエネルギーを受け取りΓ谷から有効質量が大きくな
るL谷、X谷へと遷移し、走行速度は遅くなる。一方、
図12は本発明のバイポーラトランジスタのベース−コ
レクタ領域のエネルギーバンドを示したものである。ベ
ース−コレクタ間の空乏層領域の側面にp型ベースコン
タクト層が配置されている。そのため前記空乏層のエネ
ルギーバンドポテンシャルはp型領域に引っ張られるよ
うに持ち上がる。したがってベースコレクタ方向の電界
強度は図11の場合と比べると緩和され、キャリア電子
の谷間遷移を抑制することができる。この電界強度の緩
和の効果は側面のp型ベースコンタクト層に近いところ
では顕著であるが、逆に離れたところでは効果はうす
い。図12中の断面Aでは、電界強度は緩やかである
が、断面Bでは通常のベース−コレクタ構造の場合に近
い。しかしながら、ミリ波帯あるいはそれ以上の高い周
波数での応用を視野に入れた最近のHBTでは、特性向
上のため素子は製造技術の限界まで微細化される傾向に
ある。本発明の構造はこうした微細素子を想定してお
り、この場合、キャリアが走行する素子真性領域の幅は
極めて小さいため、素子側面からのエネルギーポテンシ
ャル引き上げの効果は素子真性領域全体にわたって有効
である。
コレクタ領域のエネルギーバンドを示している。空乏化
層領域に大きな電界がかかっており、ここでキャリア電
子はエネルギーを受け取りΓ谷から有効質量が大きくな
るL谷、X谷へと遷移し、走行速度は遅くなる。一方、
図12は本発明のバイポーラトランジスタのベース−コ
レクタ領域のエネルギーバンドを示したものである。ベ
ース−コレクタ間の空乏層領域の側面にp型ベースコン
タクト層が配置されている。そのため前記空乏層のエネ
ルギーバンドポテンシャルはp型領域に引っ張られるよ
うに持ち上がる。したがってベースコレクタ方向の電界
強度は図11の場合と比べると緩和され、キャリア電子
の谷間遷移を抑制することができる。この電界強度の緩
和の効果は側面のp型ベースコンタクト層に近いところ
では顕著であるが、逆に離れたところでは効果はうす
い。図12中の断面Aでは、電界強度は緩やかである
が、断面Bでは通常のベース−コレクタ構造の場合に近
い。しかしながら、ミリ波帯あるいはそれ以上の高い周
波数での応用を視野に入れた最近のHBTでは、特性向
上のため素子は製造技術の限界まで微細化される傾向に
ある。本発明の構造はこうした微細素子を想定してお
り、この場合、キャリアが走行する素子真性領域の幅は
極めて小さいため、素子側面からのエネルギーポテンシ
ャル引き上げの効果は素子真性領域全体にわたって有効
である。
【0010】また、ベースコンタクト層に関しては、素
子表面から裏面に向かってp型不純物濃度に所定の分布
を持たせたり、エネルギーバンドギャップが変化するよ
う組成傾斜させる、あるいは複数の材料系を用いた多層
構造とすることにより、ベース−コレクタ間空乏層のエ
ネルギーバンド形状をより高精度に制御することができ
る。
子表面から裏面に向かってp型不純物濃度に所定の分布
を持たせたり、エネルギーバンドギャップが変化するよ
う組成傾斜させる、あるいは複数の材料系を用いた多層
構造とすることにより、ベース−コレクタ間空乏層のエ
ネルギーバンド形状をより高精度に制御することができ
る。
【0011】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【0012】実施例1 図1は本発明の第1の実施例であるバイポーラトランジ
スタの断面図である。このバイポーラトランジスタはG
aAs半絶縁性基板1、n−GaAsエミッタコンタク
ト層(3×1018cm-3,500nm)2、n−Alx
Ga1-x As(x:0.25−0)/n−Al0.25Ga
0.75Asエミッタ層(3×1017cm-3,500nm)
3、p−Alx Ga1-x As(x:0−0.1)組成傾
斜型ベース層(4×1019cm-3,40〜80nm)
4、n−GaAsコレクタ層(5×1016cm-3,50
0nm)5、n−Inx Ga1-x As(x:0−0.
5)/n−In0.5 Ga0.5 Asコレクタコンタクト層
6、p−GaAsベースコンタクト層(4×1020cm
-3,300nm)7、エミッタ電極8、ベース電極9、
コレクタ電極10、SiO2膜11,12により構成さ
れている。
スタの断面図である。このバイポーラトランジスタはG
aAs半絶縁性基板1、n−GaAsエミッタコンタク
ト層(3×1018cm-3,500nm)2、n−Alx
Ga1-x As(x:0.25−0)/n−Al0.25Ga
0.75Asエミッタ層(3×1017cm-3,500nm)
3、p−Alx Ga1-x As(x:0−0.1)組成傾
斜型ベース層(4×1019cm-3,40〜80nm)
4、n−GaAsコレクタ層(5×1016cm-3,50
0nm)5、n−Inx Ga1-x As(x:0−0.
5)/n−In0.5 Ga0.5 Asコレクタコンタクト層
6、p−GaAsベースコンタクト層(4×1020cm
-3,300nm)7、エミッタ電極8、ベース電極9、
コレクタ電極10、SiO2膜11,12により構成さ
れている。
【0013】ベースコンタクト層7は、コレクタコンタ
クト層6、コレクタ層5で形成されているメサの端部で
ベース層4の上面およびコレクタ空乏層領域の側面に接
触している。なおベース層4は上記では代表的な例とし
てp−Alx Ga1-x As(x:0−0.1)組成傾斜
型ベース層を用いたが、これに限るものではなく、例え
ばp−Inx Ga1-x As(x:0.1−0)を用いて
もよいし、あるいはp−GaAs均一層であってもよ
い。
クト層6、コレクタ層5で形成されているメサの端部で
ベース層4の上面およびコレクタ空乏層領域の側面に接
触している。なおベース層4は上記では代表的な例とし
てp−Alx Ga1-x As(x:0−0.1)組成傾斜
型ベース層を用いたが、これに限るものではなく、例え
ばp−Inx Ga1-x As(x:0.1−0)を用いて
もよいし、あるいはp−GaAs均一層であってもよ
い。
【0014】本発明のバイポーラトランジスタでは、コ
レクタ空乏層領域のエネルギーバンドが、側面に隣接す
るベースコンタクト層の電位によって引き上げられる。
したがって空乏層領域のベースからコレクタ方向の電界
強度は緩和され、キャリア電子の谷間遷移が抑制され
る。その結果、キャリア電子の走行時間は短縮され高周
波特性が向上する。
レクタ空乏層領域のエネルギーバンドが、側面に隣接す
るベースコンタクト層の電位によって引き上げられる。
したがって空乏層領域のベースからコレクタ方向の電界
強度は緩和され、キャリア電子の谷間遷移が抑制され
る。その結果、キャリア電子の走行時間は短縮され高周
波特性が向上する。
【0015】また本発明を用いれば、上述の谷間遷移を
抑制する目的で従来行われていたコレクタ層構造への改
良を加える必要がなく、本実施例のように十分にn型ド
ープされたコレクタ層を用いることができる。その結
果、カーク効果を抑制することができる。
抑制する目的で従来行われていたコレクタ層構造への改
良を加える必要がなく、本実施例のように十分にn型ド
ープされたコレクタ層を用いることができる。その結
果、カーク効果を抑制することができる。
【0016】また本実施例では、ベースコレクタ層7を
ベース層4よりも不純物濃度が高いp型GaAs層とし
た。この場合、伝導帯のエネルギーポテンシャルはベー
ス層4よりもベースコンタクト層7の方が高くなるた
め、キャリア電子のベースコンタクト層7領域の回り込
みを防ぐことができ、外部ベース領域での再結合電流の
発生を抑制できる。その他の実施例として、ベースコン
タクト層7にベース層3よりもエネルギーバンドギャッ
プの大きなp−AlGaAs層を用いると、同様に伝導
帯のエネルギーポテンシャルをベース層4より高くでき
る。
ベース層4よりも不純物濃度が高いp型GaAs層とし
た。この場合、伝導帯のエネルギーポテンシャルはベー
ス層4よりもベースコンタクト層7の方が高くなるた
め、キャリア電子のベースコンタクト層7領域の回り込
みを防ぐことができ、外部ベース領域での再結合電流の
発生を抑制できる。その他の実施例として、ベースコン
タクト層7にベース層3よりもエネルギーバンドギャッ
プの大きなp−AlGaAs層を用いると、同様に伝導
帯のエネルギーポテンシャルをベース層4より高くでき
る。
【0017】また、その他の実施例として、ベースコン
タクト層7をその伝導帯のエネルギーポテンシャルがエ
ミッタ側からコレクタ側に向かって高くなるように変化
させると、隣接するコレクタ空乏層の電界強度をよりな
だらかに緩和することができる。これを実現した実施例
として、ベースコンタクト層7をその不純物濃度がエミ
ッタ側からコレクタ側に向かって高くしたもの、または
ベースコンタクト層7をエネルギーバンドギャップがエ
ミッタ側からコレクタ側に向かって高くなるようなAl
x Ga1-x As組成傾斜層やInx Ga1-x As組成傾
斜層としたもの、またはベースコンタクト層7をGaA
sとAlGaAsの2層構造やInGaAs/GaAs
/AlGaAsの3層構造としたものが挙げられる。
タクト層7をその伝導帯のエネルギーポテンシャルがエ
ミッタ側からコレクタ側に向かって高くなるように変化
させると、隣接するコレクタ空乏層の電界強度をよりな
だらかに緩和することができる。これを実現した実施例
として、ベースコンタクト層7をその不純物濃度がエミ
ッタ側からコレクタ側に向かって高くしたもの、または
ベースコンタクト層7をエネルギーバンドギャップがエ
ミッタ側からコレクタ側に向かって高くなるようなAl
x Ga1-x As組成傾斜層やInx Ga1-x As組成傾
斜層としたもの、またはベースコンタクト層7をGaA
sとAlGaAsの2層構造やInGaAs/GaAs
/AlGaAsの3層構造としたものが挙げられる。
【0018】次に、図1に示したバイポーラトランジス
タの製造方法を図5を用いて説明する。まず半絶縁基板
1上にエミッタコンタクト層2、エミッタ層3、ベース
層4、コレクタ層5、コレクタコンタクト層6を順次積
層した後、コレクタコンタクト層6上に所定のパターン
に加工したコレクタ電極10、SiO2 膜11を形成す
る(図5(a)。次に上記SiO2 膜11をマスクとし
て、コレクタコンタクト層6、コレクタ層5の一部まで
をエッチングし除去する(図5(b))。次に、全面に
SiO2 膜12を形成した後、これを反応性イオンエッ
チングにより加工することにより、所望の領域のSiO
2 膜12を除去するとともにコレクタコンタクト層6、
コレクタ層5の一部からなるメサの側面にSiO2 膜1
2からなる側壁を形成する。続いてこのSiO2 膜12
をマスクとして露出している結晶面をエッチングし、残
しておいたコレクタ層5を完全に除去しベース層4を露
出させる(図5(c))。次にSiO2 膜12をマスク
としてMOMBEにより高濃度p−GaAs層7を選択
的に成長させていくと、ベース層4の上面、およびメサ
端部で露出しているコレクタ層5の一部であり素子動作
時に空乏化する領域の側面と接触する(図5(d))。
外部ベース領域直下のエミッタ層はイオン注入により絶
縁化する。p−GaAs層7上にベース電極を形成し、
またエミッタコンタクト層を表出させその上にエミッタ
電極を形成すると、最終的に図5(e)に示すようなベ
ースコンタクト層がコレクタ層中の空乏層領域の側面と
接続している本発明のHBTが得られる。
タの製造方法を図5を用いて説明する。まず半絶縁基板
1上にエミッタコンタクト層2、エミッタ層3、ベース
層4、コレクタ層5、コレクタコンタクト層6を順次積
層した後、コレクタコンタクト層6上に所定のパターン
に加工したコレクタ電極10、SiO2 膜11を形成す
る(図5(a)。次に上記SiO2 膜11をマスクとし
て、コレクタコンタクト層6、コレクタ層5の一部まで
をエッチングし除去する(図5(b))。次に、全面に
SiO2 膜12を形成した後、これを反応性イオンエッ
チングにより加工することにより、所望の領域のSiO
2 膜12を除去するとともにコレクタコンタクト層6、
コレクタ層5の一部からなるメサの側面にSiO2 膜1
2からなる側壁を形成する。続いてこのSiO2 膜12
をマスクとして露出している結晶面をエッチングし、残
しておいたコレクタ層5を完全に除去しベース層4を露
出させる(図5(c))。次にSiO2 膜12をマスク
としてMOMBEにより高濃度p−GaAs層7を選択
的に成長させていくと、ベース層4の上面、およびメサ
端部で露出しているコレクタ層5の一部であり素子動作
時に空乏化する領域の側面と接触する(図5(d))。
外部ベース領域直下のエミッタ層はイオン注入により絶
縁化する。p−GaAs層7上にベース電極を形成し、
またエミッタコンタクト層を表出させその上にエミッタ
電極を形成すると、最終的に図5(e)に示すようなベ
ースコンタクト層がコレクタ層中の空乏層領域の側面と
接続している本発明のHBTが得られる。
【0019】実施例2 図2は本発明の第2の実施例であるバイポーラトランジ
スタの断面図である。このバイポーラトランジスタはG
As半絶縁性基板1、n−GaAsエミッタコンタクト
層(3×1018cm-3,500nm)2、n−Alx G
a1-x As(x:0.25−0)/n−Al0.25Ga
0.75Asエミッタ層(3×1017cm-3,500nm)
3、p−Alx Ga1-x As(x:0−0.1)組成傾
斜型ベース層(4×1019cm-3,40〜80nm)
4、n−GaAsコレクタ層(5×1016cm-3,50
0nm)5、n−Inx Ga1-x As(x:0−0.
5)/n−In0.5 Ga0.5 Asコレクタコンタクト層
6、p−GaAsベースコンタクト層(4×1020cm
-3,300nm)7、エミッタ電極8、ベース電極9、
コレクタ電極10、SiO2 11,12により構成され
ている。
スタの断面図である。このバイポーラトランジスタはG
As半絶縁性基板1、n−GaAsエミッタコンタクト
層(3×1018cm-3,500nm)2、n−Alx G
a1-x As(x:0.25−0)/n−Al0.25Ga
0.75Asエミッタ層(3×1017cm-3,500nm)
3、p−Alx Ga1-x As(x:0−0.1)組成傾
斜型ベース層(4×1019cm-3,40〜80nm)
4、n−GaAsコレクタ層(5×1016cm-3,50
0nm)5、n−Inx Ga1-x As(x:0−0.
5)/n−In0.5 Ga0.5 Asコレクタコンタクト層
6、p−GaAsベースコンタクト層(4×1020cm
-3,300nm)7、エミッタ電極8、ベース電極9、
コレクタ電極10、SiO2 11,12により構成され
ている。
【0020】ベースコンタクト層7は、コレクタコンタ
クト層6、コレクタ層5で形成されているメサの端部で
ベース層4の側面およびコレクタ層3の一部の側面に接
触している。
クト層6、コレクタ層5で形成されているメサの端部で
ベース層4の側面およびコレクタ層3の一部の側面に接
触している。
【0021】次に、図2に示したバイポーラトランジス
タの製造方法を図6を用いて説明する。まず半絶縁性基
板1上にエミッタコンタクト層2、エミッタ層3、ベー
ス層4、コレクタ層5、コレクタコンタクト層6を順次
積層した後、コレクタコンタクト層6上に所定のパター
ンに加工したコレクタ電極10、SiO2 膜11を形成
する(図6(a)。次に上記SiO2 膜11をマスクと
して、コレクタコンタクト層6、コレクタ層5の一部ま
でをエッチングし除去する(図6(b))。次に、全面
にSiO2 膜12を形成した後、これを反応性イオンエ
ッチングにより加工することにより、所望の領域のSi
O2 膜12を除去するとともにコレクタコンタク層6、
コレクタ層5の一部からなるメサの側面にSiO2 膜1
2からなる側壁を形成する。続いてこのSiO2 膜12
をマスクとして露出している結晶面をエッチングし、残
しておいたコレクタ層5とベース層4を完全に除去する
(図6(c))。次にSiO2 膜12をマスクとしてM
OMBEにより高濃度p−GaAs層7を選択的に成長
させていくと、ベース層4の側面、およびメサ端部で露
出しているコレクタ層5の一部であり素子動作時に空乏
化する領域の側面と接触する(図6(d))。外部ベー
ス領域直下のエミッタ層はイオン注入により絶縁化す
る。p−GaAs層7上にベース電極を形成し、またエ
ミッタコンタクト層を表出させその上にエミッタ電極を
形成すると、最終的に図6(e)に示すようなベースコ
ンタクト層がコレクタ層中の空乏層領域の側面と接続し
ている本発明のHBTが得られる。
タの製造方法を図6を用いて説明する。まず半絶縁性基
板1上にエミッタコンタクト層2、エミッタ層3、ベー
ス層4、コレクタ層5、コレクタコンタクト層6を順次
積層した後、コレクタコンタクト層6上に所定のパター
ンに加工したコレクタ電極10、SiO2 膜11を形成
する(図6(a)。次に上記SiO2 膜11をマスクと
して、コレクタコンタクト層6、コレクタ層5の一部ま
でをエッチングし除去する(図6(b))。次に、全面
にSiO2 膜12を形成した後、これを反応性イオンエ
ッチングにより加工することにより、所望の領域のSi
O2 膜12を除去するとともにコレクタコンタク層6、
コレクタ層5の一部からなるメサの側面にSiO2 膜1
2からなる側壁を形成する。続いてこのSiO2 膜12
をマスクとして露出している結晶面をエッチングし、残
しておいたコレクタ層5とベース層4を完全に除去する
(図6(c))。次にSiO2 膜12をマスクとしてM
OMBEにより高濃度p−GaAs層7を選択的に成長
させていくと、ベース層4の側面、およびメサ端部で露
出しているコレクタ層5の一部であり素子動作時に空乏
化する領域の側面と接触する(図6(d))。外部ベー
ス領域直下のエミッタ層はイオン注入により絶縁化す
る。p−GaAs層7上にベース電極を形成し、またエ
ミッタコンタクト層を表出させその上にエミッタ電極を
形成すると、最終的に図6(e)に示すようなベースコ
ンタクト層がコレクタ層中の空乏層領域の側面と接続し
ている本発明のHBTが得られる。
【0022】実施例3 図3は本発明の第1の実施例であるバイポーラトランジ
スタの断面図である。このバイポーラトランジスタはG
aAs半絶縁性基板1、n−GaAsコレクタコンタク
ト層(3×1018cm-3,500nm)6、n−GaA
sコレクタ層(5×1016cm-3,500nm)5、p
−Alx Ga1-x As(x:0−0.1)組成傾斜型ベ
ース層(4×1019cm-3,40〜80nm)4、n−
Al0.25Ga0.75Asエミッタ層(3×1017cm-3,
500nm)3、n−Alx Ga 1-x As(x:0.2
5−0)/n−GaAs/n−Inx Ga1-x As
(x:0−0.5)/n−In0.5 Ga0.5 Asエミッ
タキャップ層2、p−GaAsベースコンタクト層(4
×1020cm-3,300nm)7、エミッタ電極8、ベ
ース電極9、コレクタ電極10、SiO2 11,12に
より構成されている。ベースコンタクト層7は、コレク
タコンタクト層6、コレクタ層5、ベース層4およびコ
レクタ層3の一部で形成されているメサの端部でベース
層4およびコレクタ層3の一部に側面から接触してい
る。ここでベースコンタクト層7は図3に示すような形
状に限らず、その他の実施例として、図4に示すような
L字型に形成されていてもよい。この場合はベースコン
タクト層7とその直下のコレクタコンタクト層の間隔が
広いためベース−コレクタ間容量が小さくなり高周波特
性に有利である。
スタの断面図である。このバイポーラトランジスタはG
aAs半絶縁性基板1、n−GaAsコレクタコンタク
ト層(3×1018cm-3,500nm)6、n−GaA
sコレクタ層(5×1016cm-3,500nm)5、p
−Alx Ga1-x As(x:0−0.1)組成傾斜型ベ
ース層(4×1019cm-3,40〜80nm)4、n−
Al0.25Ga0.75Asエミッタ層(3×1017cm-3,
500nm)3、n−Alx Ga 1-x As(x:0.2
5−0)/n−GaAs/n−Inx Ga1-x As
(x:0−0.5)/n−In0.5 Ga0.5 Asエミッ
タキャップ層2、p−GaAsベースコンタクト層(4
×1020cm-3,300nm)7、エミッタ電極8、ベ
ース電極9、コレクタ電極10、SiO2 11,12に
より構成されている。ベースコンタクト層7は、コレク
タコンタクト層6、コレクタ層5、ベース層4およびコ
レクタ層3の一部で形成されているメサの端部でベース
層4およびコレクタ層3の一部に側面から接触してい
る。ここでベースコンタクト層7は図3に示すような形
状に限らず、その他の実施例として、図4に示すような
L字型に形成されていてもよい。この場合はベースコン
タクト層7とその直下のコレクタコンタクト層の間隔が
広いためベース−コレクタ間容量が小さくなり高周波特
性に有利である。
【0023】次に、図3に示したバイポーラトランジス
タの製造方法を図7を用いて説明する。まず、半絶縁性
基板1上にコレクタコンタクト層6、コレクタ層5、ベ
ース層4、エミッタ層3、エミッタコンタクト層2を順
次積層した後、エミッタコンタクト層2上に所定のパタ
ーンに加工したエミッタ電極8、SiO2 膜11を形成
する(図7(a))。次に上記SiO2 膜11をマスク
として、エミッタコンタクト層2、エミッタ層3の一部
までをエッチングし除去する(図7(b))。次に、全
面にSiO2 膜12を形成した後、これを反応性イオン
エッチングにより加工することにより、所望の領域のS
iO2 膜12を除去するとともにエミッタコンタクト層
2、エミッタ層3からなるメサの側面にSiO2 膜12
からなる側壁を形成する。続いてこのSiO2 膜12を
マスクとして露出しているGaAs結晶面をエッチング
しエミッタ層3の残りとベース層4、コレクタ層5の一
部を除去する(図7(c))。次にSiO2 膜12をマ
スクとしてMOMBEにより高濃度p−GaAs層7を
選択的に成長させていくと、メサ端部で露出しているベ
ース層4とコレクタ層5の一部であり素子動作時に空乏
化する領域の側面と接触する(図7(d))。外部ベー
ス領域直下のコレクタ層はイオン注入により絶縁化す
る。p−GaAs層7上にベース電極を形成し、またコ
レクタコンタクト層6を表出させその上にコレクタ電極
10を形成すると、最終的に図7(e)に示すようなベ
ースコンタクト層がコレクタ層中の空乏層領域の側面と
接続している本発明のHBTが得られる。
タの製造方法を図7を用いて説明する。まず、半絶縁性
基板1上にコレクタコンタクト層6、コレクタ層5、ベ
ース層4、エミッタ層3、エミッタコンタクト層2を順
次積層した後、エミッタコンタクト層2上に所定のパタ
ーンに加工したエミッタ電極8、SiO2 膜11を形成
する(図7(a))。次に上記SiO2 膜11をマスク
として、エミッタコンタクト層2、エミッタ層3の一部
までをエッチングし除去する(図7(b))。次に、全
面にSiO2 膜12を形成した後、これを反応性イオン
エッチングにより加工することにより、所望の領域のS
iO2 膜12を除去するとともにエミッタコンタクト層
2、エミッタ層3からなるメサの側面にSiO2 膜12
からなる側壁を形成する。続いてこのSiO2 膜12を
マスクとして露出しているGaAs結晶面をエッチング
しエミッタ層3の残りとベース層4、コレクタ層5の一
部を除去する(図7(c))。次にSiO2 膜12をマ
スクとしてMOMBEにより高濃度p−GaAs層7を
選択的に成長させていくと、メサ端部で露出しているベ
ース層4とコレクタ層5の一部であり素子動作時に空乏
化する領域の側面と接触する(図7(d))。外部ベー
ス領域直下のコレクタ層はイオン注入により絶縁化す
る。p−GaAs層7上にベース電極を形成し、またコ
レクタコンタクト層6を表出させその上にコレクタ電極
10を形成すると、最終的に図7(e)に示すようなベ
ースコンタクト層がコレクタ層中の空乏層領域の側面と
接続している本発明のHBTが得られる。
【0024】
【発明の効果】本発明によれば、コレクタ空乏層の側面
に隣接するベースコンタクト層によってコレクタ空乏層
のエネルギーバンドポテンシャルが引き上げられるた
め、電界強度が緩和されキャリアの谷間遷移が抑制され
る。その結果、キャリアの高速走行が可能となり、優れ
た高周波特性が実現される。
に隣接するベースコンタクト層によってコレクタ空乏層
のエネルギーバンドポテンシャルが引き上げられるた
め、電界強度が緩和されキャリアの谷間遷移が抑制され
る。その結果、キャリアの高速走行が可能となり、優れ
た高周波特性が実現される。
【0025】高バイアス印加時は特に空乏層にかかる電
界が強くなるため通常の構造ではキャリアの高速走行は
妨げられる。しかし本発明の構造では、ベース電位が高
くなるにつれ空孔層のエネルギーバンドが引き上げ効果
が高まるため、高バイアス印加、特にエネルギーバンド
構造が自己整合的にキャリアの高速走行に適するように
調整される。
界が強くなるため通常の構造ではキャリアの高速走行は
妨げられる。しかし本発明の構造では、ベース電位が高
くなるにつれ空孔層のエネルギーバンドが引き上げ効果
が高まるため、高バイアス印加、特にエネルギーバンド
構造が自己整合的にキャリアの高速走行に適するように
調整される。
【図1】本発明のバイポーラトランジスタの第1の実施
例の構造を説明するための素子断面図
例の構造を説明するための素子断面図
【図2】本発明のバイポーラトランジスタの第2の実施
例の構造を説明するための素子断面図
例の構造を説明するための素子断面図
【図3】本発明のバイポーラトランジスタの第3の実施
例の構造を説明するための素子断面図
例の構造を説明するための素子断面図
【図4】本発明のバイポーラトランジスタの第3の実施
例の構造を説明するための素子断面図
例の構造を説明するための素子断面図
【図5】(a)〜(e)は図1のバイポーラトランジス
タの製造方法を説明するための素子断面図
タの製造方法を説明するための素子断面図
【図6】(a)〜(e)は図2のバイポーラトランジス
タの製造方法を説明するための素子断面図
タの製造方法を説明するための素子断面図
【図7】(a)〜(e)は図3のバイポーラトランジス
タの製造方法を説明するための素子断面図
タの製造方法を説明するための素子断面図
【図8】従来のバイポーラトランジスタのエネルギーバ
ンド図
ンド図
【図9】従来のバイポーラトランジスタのエネルギーバ
ンド図
ンド図
【図10】従来のバイポーラトランジスタのエネルギー
バンド図
バンド図
【図11】従来のバイポーラトランジスタのベース−コ
レクタ領域のエネルギーバンド形状を示す図
レクタ領域のエネルギーバンド形状を示す図
【図12】本発明のバイポーラトランジスタのベース−
コレクタ領域のエネルギーバンド形状を示す図である
コレクタ領域のエネルギーバンド形状を示す図である
1 半絶縁性基板 2 エミッタコンタクト層 3 エミッタ層 3’ 絶縁化領域 4 ベース層 5 コレクタ層 5’ コレクタ空乏層領域 6 コレクタコンタクト層 7 ベースコンタクト層 8 エミッタ電極 9 ベース電極 10 コレクタ電極 11,12 SiO2 膜
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/331 H01L 29/205 H01L 29/73
Claims (7)
- 【請求項1】 半絶縁性基板上に第1導電型の第1の半
導体からなるエミッタ層、第2導電型の第2の半導体か
らなるベース層、および第1導電型の第3の半導体から
なるコレクタ層を有するバイポーラトランジスにおい
て、 ベース電極と前記ベース層の間に第2導電型の第4の半
導体層からなるベースコンタクト層を有しており、かつ
前記ベースコンタクト層がトランジスタ動作時のベース
コレクタ間空乏層に側面から接触するように配置されて
おり、 前記ベースコンタクト層の伝導帯のバンドポテンシャル
が、前記ベース層の伝導帯のバンドポテンシャルよりも
高いことを特徴とするバイポーラトランジスタ。 - 【請求項2】 前記ベースコンタクト層の不純物濃度が
前記ベース層の不純物濃度よりも高いことを特徴とする
請求項1に記載のバイポーラトランジスタ。 - 【請求項3】 前記ベースコンタクト層が前記ベース層
よりもエネルギーバンドギャップの大きな材料で形成さ
れていることを特徴とする請求項1に記載のバイポーラ
トランジスタ。 - 【請求項4】 半絶縁性基板上に第1導電型の第1の半
導体からなるエミッタ層、第2導電型の第2の半導体か
らなるベース層、および第1導電型の第3の半導体から
なるコレクタ層を有するバイポーラトランジスにおい
て、 ベース電極と前記ベース層の間に第2導電型の第4の半
導体層からなるベースコンタクト層を有しており、かつ
前記ベースコンタクト層がトランジスタ動作時のベース
コレクタ間空乏層に側面から接触するように配置されて
おり、 前記ベースコンタクト層の伝導帯のバンドポテンシャル
が、エミッタ側からコレクタ側に向かって高くなってい
ることを特徴とするバイポーラトランジスタ。 - 【請求項5】 前記ベースコンタクト層の不純物濃度が
エミッタ側からコレクタ側に向かって徐々に高くなって
いることを特徴とする請求項4に記載のバイポーラトラ
ンジスタ。 - 【請求項6】 前記ベースコンタクト層において、エネ
ルギーバンドギャップがエミッタ側からコレクタ側に向
かって大きくなっていくように組成を傾斜させているこ
とを特徴とする請求項4に記載のバイポーラトランジス
タ。 - 【請求項7】 前記ベースコンタクト層が、二つ以上の
半導体層からなる多層構造であることを特徴とする請求
項4に記載のバイポーラトランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19119597A JP3189878B2 (ja) | 1997-07-16 | 1997-07-16 | バイポーラトランジスタ |
US09/116,567 US6087684A (en) | 1997-07-16 | 1998-07-16 | Bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19119597A JP3189878B2 (ja) | 1997-07-16 | 1997-07-16 | バイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1140575A JPH1140575A (ja) | 1999-02-12 |
JP3189878B2 true JP3189878B2 (ja) | 2001-07-16 |
Family
ID=16270495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19119597A Expired - Fee Related JP3189878B2 (ja) | 1997-07-16 | 1997-07-16 | バイポーラトランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6087684A (ja) |
JP (1) | JP3189878B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040030942A (ko) * | 2001-08-07 | 2004-04-09 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 바이폴라 트랜지스터 및 바이폴라 트랜지스터 제조 방법 |
WO2006061731A1 (en) * | 2004-12-06 | 2006-06-15 | Koninklijke Philips Electronics N.V. | Method of producing an epitaxial layer on a semiconductor substrate and device produced with such a method |
US11355617B2 (en) * | 2019-10-01 | 2022-06-07 | Qualcomm Incorporated | Self-aligned collector heterojunction bipolar transistor (HBT) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0273363B1 (en) * | 1986-12-22 | 1992-07-08 | Nec Corporation | Heterojunction bipolar transistor with ballistic operation |
US5160994A (en) * | 1990-02-19 | 1992-11-03 | Nec Corporation | Heterojunction bipolar transistor with improved base layer |
JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
US5329144A (en) * | 1993-04-23 | 1994-07-12 | At&T Bell Laboratories | Heterojunction bipolar transistor with a specific graded base structure |
US6159816A (en) * | 1994-08-09 | 2000-12-12 | Triquint Semiconductor Texas, Inc. | Method of fabricating a bipolar transistor |
-
1997
- 1997-07-16 JP JP19119597A patent/JP3189878B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-16 US US09/116,567 patent/US6087684A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1140575A (ja) | 1999-02-12 |
US6087684A (en) | 2000-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2771423B2 (ja) | バイポーラトランジスタ | |
JP5336186B2 (ja) | ヘテロ接合バイポーラトランジスタを製造する方法 | |
JPH05243256A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
JP2004071669A (ja) | 半導体装置 | |
US5414273A (en) | Heterojunction bipolar transistor | |
JPH05109753A (ja) | バイポーラトランジスタ | |
US6426266B1 (en) | Manufacturing method for an inverted-structure bipolar transistor with improved high-frequency characteristics | |
JPH0658918B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JP3189878B2 (ja) | バイポーラトランジスタ | |
JP3087671B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
JP2851044B2 (ja) | 半導体装置の製造方法 | |
JP3030070B2 (ja) | 半導体装置 | |
JP3246401B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JPH09246280A (ja) | ヘテロ接合バイポーラトランジスタ | |
KR100298126B1 (ko) | 이종접합바이폴라트랜지스터의개선된구조및제조방법 | |
JP2808145B2 (ja) | 半導体装置 | |
JPH08288300A (ja) | ヘテロ接合バイポーラトランジスタ | |
JP4164775B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
JP2615983B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
US5523594A (en) | Heterojunction bipolar transistor | |
JP2841380B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JP2780328B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JP2771214B2 (ja) | 半導体装置 | |
JP3355622B2 (ja) | バイポーラトランジスタ | |
JP3295897B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |