JP3030070B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 半導体装置に係り、特にHBT（ヘテロ接合バイポーラ
トランジスタ）に関し、 超高速性と共に低消費電力性を備え、また回路動作に
十分な高耐圧特性を有する半導体装置を提供することを
目的とし、 ｎ型のエミッタ層と、前記エミッタ層に接合され、バ
ンドギャップが前記エミッタ層よりも小さいｐ型のベー
ス層と、前記ベース層に接合され、バンドギャップが前
記ベース層と等しい第１のコレクタ層と、前記第１のコ
レクタ層に接合され、バンドギャップが前記第１のコレ
クタ層と等しいｐ型にプレーナドーピングされた第２の
コレクタ層と、前記第２のコレクタ層に接合され、バン
ドギャップが前記第１のコレクタ層よりも大きいｎ型の
第３のコレクタ層とを有するように構成する。

［産業上の利用分野］ 本発明は半導体装置に係り、特にHBT（ヘテロ接合バ
イポーラトランジスタ）に関する。

HBTは、エミッタ・ベース接合にヘテロ接合を用いる
ことによってエミッタ・ベース間の電子の注入効率を高
くすることができ、またエミッタ層及びベース層のドー
ピングに制限がなく設計自由度が高くなるため、高速化
に適したデバイス設計が可能となる。

このため、高速化の限界にきているといわれているSi
バイポーラトランジスタの限界を打ち破るものとして非
常に期待されている。特に化合物半導体を用いたHBT
は、ベース層及びコレクタ空乏層中の電子の伝導特性の
有利さに加え、バンド構造も含めた設計自由度が更に広
がるので超高速化に非常に有利であり、現在盛んに研究
されている。

［従来の技術］ 従来、種々の化合物半導体の中でもAlGaAs/GaAsヘテ
ロ接合を用いたHBTが、その結晶成長の制御の安易さと
相俟って最も活発に研究されてきた。その結果、現存す
る半導体素子の中で最も早いスイッチング速度を記録す
るに至っている。

そして更なる超高速化を実現するにあたってデバイス
構造の設計上重要なことは、寄生容量や寄生抵抗の低減
と共に、ベース層とコレクタ空乏層の走行時間の低減を
図ることである。例えばベース層の走行時間について
は、ベース層の薄層化と共にグレーデッドベースの採用
などにより、またコレクタ空乏層の走行時間について
は、ｐ型コレクタやｉ型コレクタやBCT（Ballistic Col
lection Transistor）構造などを採用して空乏層内の電
界を最適化することにより、それぞれ高速化が図られて
いる。

第３図及び第４図に、通常のHBT及び高速コレクタ構
造の一つとしてi/p⁺/n⁺構造を採用したBCTのバンド構造
と層構造を示す。

これらHBT及びBCTにおいて、Ｎ型エミッタ層42、52及
びp⁺型ベース層44、54はそれぞれ共通するが、HBTのｎ
型コレクタ層46の代わりに、BCTのコレクタ層は移動度
の高いｉ型層56、p⁺型プレーナドーブ層58及びn⁺型層60
からなっている。

そしてこのi/p⁺/n⁺多層コレクタ構造では、p⁺型プレ
ーナドーブ層58の濃度を調整することにより、ｉ型層56
中の電界を最適化してその全領域で電子が速度オーバー
シュートを起こし、かつ不純物濃度の低いｉ層を準バリ
ステイックに走行するようになっている。

即ち、第３図に示される通常のｎ型コレクタ構造のHB
Tにおいては、p⁺型ベース層44からｎ型コレクタ層46に
注入された電子が直ちにＬバレーに注入されるのに対し
て、第４図に示されるi/p⁺/n⁺多層コレクタ構造のBCTに
おいては、一定のコレクタ電圧V_CEの範囲でコレクタ層
のほとんどの領域で電子は速度オーバーシュートを起こ
し、走行速度がＬバレーよりも高いΓバレー中を準バリ
ステイックに走行することが可能となる。従って、この
i/p⁺/n⁺多層コレクタ構造を採用することにより、素子
の真性の遅延時間である電子の走行時間、なかでもコレ
クタ空乏層走行時間を低減することができる。

例えばAlGaAs/GaAsヘテロ接合を用いたHBTにi/p⁺/n⁺
多層コレクタ構造を適用して、最大遮断周波数105GHzが
達成されたという報告がなされ、この構造の有用性が実
証されている（T.Isibashi et al,ULTRA−HIGH SPEED A
lGaAs/GaAs HETEROJUNCTION BIPOLAR TRANSISTOR″,198
8 International Electron Devices Meeting TECHNICAL
DIGEST p826−829）。

しかし、ベース層にGaAsを用いる場合、ターンオン電
圧が大きくなり、従って電源電圧が高くなり消費電力も
大きくなってしまうため、集積化は困難であるといわれ
ている。

一方、ベース層にInGaAsを用いるInAlAs/InGaAsやInP
/InGaAsのヘテロ接合などのいわゆるナローギャップベ
ースのヘテロ接合を用いたHBTでは、GaAsに比べて電子
の移動度が高く、高速性に優れているばかりでなく、タ
ーンオン電圧が低く、低消費電力性にも優れている。

そこで、低消費電力化のため、上記のBCT構造をナロ
ーギャップベースのヘテロ接合を用いたHBT、例えばInA
lAs/InGaAsやInP/InGaAsのヘテロ接合を用いたHBTに適
用すると、コレクタ構造はｉ型InGaAs/p⁺型InGaAs/n⁺型
InGaAsとなる。InGaAsは電子の移動度が非常に高いうえ
に、ΓバレーとＬバレーのエネルギー差が大きいため、
速度オーバーシュートの効果もより有効に作用する。

このようにi/p⁺/n⁺多層コレクタを有するBCT構造をIn
GaAs等のナローギャプベースのヘテロ接合を用いたHBT
に適用すると、GaAs等の場合に比べてより高速化に有利
であると考えられる。

［発明が解決しようとする課題］ しかしながら、上記従来のi/p⁺/n⁺多層コレクタを有
するBCT構造をInGaAs等のナローギャップベースのヘテ
ロ接合を用いたHBTに適用した場合、高速化にとっては
非常に有利であるがその反面、次のような問題が生じ
る。

即ち、第４図からも明らかなように、p⁺型プレーナド
ーブ層58とn⁺型コレクタ層60との間の空乏層中の電界
は、通常のコレクタ構造によるコレクタ空乏層中の場合
より、更に強くなる。従って、このコレクタ構造の耐圧
はこのp⁺型プレーナドーブ層58とn⁺型コレクタ層60との
p⁺−n⁺接合で決まり、通常のコレクタ構造よりも更に低
下する。

しかも、ベース層にナローギャップのInGaAsを用いる
場合には、通常、コレクタ層にもInGaAsを用いる。そし
てナローギャップの半導体は、高電界下ではイオン化率
が高いためにアバランシェ効果を起こし易く、またトン
ネル効果も起こりやすいため、コレクタ層にナローギャ
ップの半導体を用いた場合、コレクタ耐圧は更に低下す
ることになる。

こうしてコレクタ耐圧特性の低下により、回路構成が
非常に制約を受け、また回路動作も困難になってしまう
という問題が生じる。

この問題の解決として、ベース層にナローギャップの
半導体を用いる場合には、コレクタ層をワイドギャップ
にするダブルヘテロ構造を採用することも考えられる
が、その分、コレクタ空乏層中の電子の走行に不利にな
り、高速化を犠牲にすることになる。

そこで本発明は、超高速性と共に低消費電力性を備
え、また回路動作に十分な高耐圧特性を有する半導体装
置を提供することを目的とする。

［課題を解決するための手段］ 上記課題は、ｎ型のエミッタ層と、前記エミッタ層に
接合され、バンドギャップが前記エミッタ層よりも小さ
いｐ型のベース層と、前記ベース層に接合され、バンド
ギャップが前記ベース層と等しい第１のコレクタ層と、
前記第１のコレクタ層に接合され、バンドギャップが前
記第１のコレクタ層と等しいｐ型にプレーナドーピング
された第２のコレクタ層と、前記第２のコレクタ層に接
合され、バンドギャップが前記第１のコレクタ層よりも
大きいｎ型の第３のコレクタ層とを有することを特徴と
する半導体装置によって達成される。

また、上記課題は、ｎ型のエミッタ層と、前記エミッ
タ層に接合され、バンドギャップが前記エミッタ層より
も小さいｐ型のベース層と、前記ベース層に接合され、
バンドギャップが前記ベース層と等しい第１のコレクタ
層と、前記第１のコレクタ層に接合され、ｐ型にプレー
ナドーピングされた第２のコレクタ層と、前記第２のコ
レクタ層に接合され、バンドギャップが前記第１のコレ
クタ層よりも大きいｎ型の第３のコレクタ層と、前記第
２のコレクタ層と前記第３のコレクタ層との間に設けら
れ、バンドギャップが前記第２のコレクタ層との境界か
ら徐々に大きくなるように傾斜しかつ前記第３のコレク
タ層と滑らかに繋がっているｎ型の第４のコレクタ層と
を有することを特徴とする半導体装置によって達成され
る。

また、上記の半導体装置において、前記第２のコレク
タ層が、前記第１のコレクタ層と等しいバンドギャップ
を有していることを特徴とする半導体装置によって達成
される。

また、上記の半導体装置において、前記第２のコレク
タ層が、前記第１のコレクタ層との境界から徐々に大き
くなるように傾斜しているバンドギャップを有している
ことを特徴とする半導体装置によって達成される。

また、上記の半導体装置において、前記ベース層及び
前記第１のコレクタ層が、GaAsのバンドギャップよりも
小さいバンドギャップを有していることを特徴とする半
導体装置によって達成される。

［作 用］ 本発明は、第１のコレクタ層中の電界が、ベース層と
第２のコレクタ層とにドーピングされた不純物濃度の差
によって設定されるため、第１のコレクタ層中での電子
の速度オーバーシュートの効果が動作状態において最大
になるように設定することができる。このため、ベース
層からコレクタ層に注入された電子は、コレクタ層の大
部分を占める第１のコレクタ層において、走行速度が高
いΓバレー中を速度オーバーシュートを起こした状態で
準バリスティックに走行することができる。従って、超
高速化を実現することができる。

また、第２のコレクタ層及び第３のコレクタ層の一部
は、ｐ−ｎ接合によって空乏化されて高電界となるが、
第３のコレクタ層はワイドギャップであるため、走行中
の電子が電界から運動エネルギーを得てもアバランシェ
効果の発生が防止される。また、第４のコレクタ層又は
第２及び第４のコレクタ層のバンドギャップを徐々に大
きくするように構成することにより、アバランシェ効果
の発生をより確実に防止することができる。従って、コ
レクタの高耐圧化を実現することができる。

更に、ベース層及び第１のコレクタ層のバンドギャッ
プは、GaAsよりもバンドギャップの小さい、いわゆるナ
ローギャップであるため、電子の移動度が高くなって超
高速動作が可能となると共に、ターンオン電圧を低下さ
せて低消費電力化を可能とする。

これらにより、超高速性、低消費電力性と共に、回路
動作に必要な高耐圧特性を実現することができる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。

第１図は本発明の第１の実施例によるHBTを示す断面
図である。

InP基板12上に、厚さ300〜500nmのn⁺型InGaAsコレク
タコンタクト層14が形成されている。そしてこのn⁺型In
GaAsコレクタコンタクト層14上に、厚さ50nmのn⁺型InGa
AsP4元混晶グレーデッド層16、厚さ100nmのn⁺型InPワイ
ドギャップコレクタ層18、厚さ50nmのn⁺型InGaAsP4元混
晶グレーデッド層20、厚さ20nmのp⁺型InGaAsプレーナド
ープ層22、厚さ200nmのｉ型InGaAsナローギャップコレ
クタ層24、厚さ50〜100nmのp⁺型InGaAsベース層26、厚
さ200nmのｎ型InPエミッタ層28、厚さ50nmのn⁺型InGaAs
P4元混晶グレーデッド層30及び厚さ50nmのn⁺型InGaAsエ
ミッタコンタクト層32が、順に積層されて形成されてい
る。

また、n⁺型InGaAsコレクタコンタクト層14上、p⁺型In
GaAsベース層26上及びn⁺型InGaAsエミッタコンタクト層
32上には、それぞれコレクタ電極34、ベース電極36及び
エミッタ電極38が形成されている。

なお、このときn⁺型InGaAsP4元混晶グレーデッド層1
6、20及び30は、（InP）_ｘ（InGaAs）_1-xにおける組成
ｘを０から１まで又は１から０まで変化させたものであ
る。

また、p⁺型InGaAsベース層26及びp⁺型InGaAsプレーナ
ドープ層22のｐ型不純物濃度は、両者の濃度差がｉ型In
GaAsナローギャップコレクタ層24中における走行電子の
速度オーバーシュート効果を最大にする電界を生じさせ
るように決定されている。

更に、n⁺型InGaAsコレクタコンタクト層14は低いコン
タクト抵抗を得るためのものであり、n⁺型InGaAsP4元混
晶グレーデッド層16はこのn⁺型InGaAsコレクタコンタク
ト層14とn⁺型InPワイドギャップコレクタ層18との接合
部の伝導帯にスパイクが生じないようにエネルギーバン
ドを滑らかに繋ぐためのものである。

次に、第２図を用いて動作を説明する。

第２図は第１図に示すHBTのエネルギーバンド図であ
る。

ｎ型InPエミッタ層28とp⁺型InGaASベース層26とのエ
ミッタ・ベース接合は、アブラプト接合となり、接合部
の伝導帯の底には約0.3eVのスパイクが形成される。こ
のため、ｎ型InPエミッタ層28からp⁺型InGaAsベース層2
6に注入される電子はホットエレクトロン効果を生じ、p
⁺型InGaAsベース層26中を非常に高速で走行することが
できる。

また、このような構造のHBTをオン状態にするに必要
な電圧であるターンオン電圧はベース層のバンドギャッ
プによって決定されるが、このp⁺型InGaAsベース層26の
バンドギャップはEg＝0.76eVと、例えばGaAsのバンドギ
ャップEg＝1.42eVと比較して小さいため、低いターンオ
ン電圧を得ることができ、従って低消費電力動作が可能
となる。同時に、バンドギャップが小さいInGaAsは、電
子の有効質量も小さく、そのため移動量が大きいので、
p⁺型InGaAsベース層26中の電子の高速化に寄与し、更に
ベース走行時間を短縮することができる。

また、p⁺型InGaAsベース層26中を非常に高速で走行し
てきた電子はｉ型InGaAsナローギャップコレクタ層24に
注入されるが、このｉ型InGaAsナローギャップコレクタ
層24もp⁺型InGaAsベース層26と同様にナローギャップで
ある。また高純度のｉ型層でもあるため、不純物による
散乱が非常に少ない。更にｉ型InGaAsナローギャップコ
レクタ層24中の電界は、p⁺型InGaAsベース層26とp⁺型In
GaAsプレーナドープ層22とのｐ型不純物濃度差により、
電子の速度オーバーシュート効果が最大になるように適
正化されている。このため電子はｉ型InGaAsナローギャ
ップコレクタ層24の全領域に渡って速度オーバーシュー
トを起こし、走行速度が高いΓバレー中を準バリスティ
ックに走行することができる。

ところで、p⁺型InGaAsプレーナドープ層22及びn⁺型In
GaAsP4元混晶グレーデッド層20並びにn⁺型InPワイドギ
ャップコレクタ層18の一部は、p⁺型n⁺接合によって空乏
層となって高電界がかかっており、ｉ型InGaAsナローギ
ャップコレクタ層24を超高速で走行してきた電子は高い
運動エネルギーをもってこの高電界領域に入ってくる。
しかし、n⁺型InGaAsP4元混晶グレーデッド層20はバンド
ギャップが傾斜しており、そのバンドギャップは0.76eV
から1.2eVに徐々に拡大している。そしてn⁺型InPワイド
ギャップコレクタ層18のバンドギャップは1.2eVと十分
に広い。このため、電子のアバランシェ効果の発生を防
止することができ、従って十分なコレクタ耐圧を得るこ
とができる。

なお、これらの空乏層中において、電子はそれまでの
ΓバレーからＬバレーに遷移するが、n⁺型InGaAsP4元混
晶グレーデッド層20及びn⁺型InPワイドギャップコレク
タ層18の不純物濃度が高いため、空乏層の幅はそれ程広
がらず、電子がＬバレーを走行する距離も短いものとな
る。従って、走行時間の増大に寄与することは少ない。

このように本実施例によれば、ｎ型InPエミッタ層2
8とp⁺型InGaAsベース層26とのエミッタ・ベース接合部
の伝導帯底にスパイクが形成されてホットエレクトロン
効果を生じること、p⁺型InGaAsベース層26及びｉ型In
GaAsナローギャップコレクタ層24が共にナローギャップ
であること、ｉ型InGaAsナローギャップコレクタ層24
とp⁺型InGaAsプレーナドープ層22とn⁺型InGaAsP4元混晶
グレーデッド層20とのi/p⁺/n⁺コレクタ構造となってい
てｉ型InGaAsナローギャップコレクタ層24中の電界がp⁺
型InGaAsベース層26とp⁺型InGaAsプレーナドープ層22と
のｐ型不純物濃度差によって適正化されていること、
n⁺型InGaAsP4元混晶グレーデッド層20及びn⁺型InPワイ
ドギャップコレクタ層18がそれぞれ徐々に拡大する傾斜
バンドギャップ及びワイドギャップとなっていて電子の
アバランシェ効果の発生を防止していること等により、
ターンオン電圧を低下させて低消費電力動作を行なうこ
とができると共に、ベース及びコレクタの走行時間を短
縮して超高速動作を行なうことができ、更に回路動作が
必要とするに十分な高コレクタ耐圧特性を得ることがで
きる。

なお、上記実施例において、p⁺型プレーナドープ層
は、p⁺型InGaAsベース層26と同じナローギャップのInGa
Asを用いたp⁺型InGaAsプレーナドープ層22であるが、n⁺
型InGaAsP4元混晶グレーデッド層20と同じInGaAsP4元混
晶を用いたグレーデッド層であってもよい。

即ち、ｉ型InGaAsナローギャップコレクタ層24とn⁺型
InPワイドギャップコレクタ層18との間に、バンドギャ
ップが徐々に拡大するように傾斜しているInGaAsP4元混
晶グレーデッド層が設けられている。そしてこのInGaAs
P4元混晶グレーデッド層のｉ型InGaAsナローギャップコ
レクタ層24との接合部分にはｐ型不純物がドーピングさ
れたp⁺型InGaAsP4元混晶プレーナドープ層が形成され、
残りのn⁺型InPワイドギャップコレクタ層18との間に
は、ｎ型不純物がドーピングされて、バンドギャップが
p⁺型InGaAsP4元混晶プレーナドープ層と連続的に繋がる
n⁺型InGaAsP4元混晶グレーデッド層が形成されている。

ところで、このp⁺型InGaAsP4元混晶プレーナドープ層
も空乏化されて高電界がかかるため、このようにバンド
ギャップが徐々に拡大するように傾斜しているグレーデ
ッド層となる方が、上記実施例の場合よりコレクタ耐圧
特性にとっては望ましいといえる。

また、上記実施例においては、p⁺型InGaAsベース層26
に接して設けられたコレクタ層としてｉ型InGaAsナロー
ギャップコレクタ層24を用いているが、必ずしもｉ型に
限定される必要はなく、ｐ型でもｎ型でもよい。通常、
低電流密度において電子がΓバレーを走行する距離を長
くし高速化を図るにはｐ型が優れているとされるが、高
電流密度においてカーク（Kirk）効果を防止し、高速動
作させるためには、ｎ型の方が望ましい。或いはまた、
p⁺型InGaAsベース層26との接合面近傍のみをｐ型又はｎ
型とし、残りの大部分を上記実施例と同様にｉ型とする
ことにより、両者の利点を組み合わせてもよい。

また、ｎ型InPエミッタ層28は、InPに限らず、例えば
ｎ型InAlAsエミッタ層であってもよく、他のInPからな
る層もInAlAsに、またInGaAsPからなる層はInAlGaAsに
変えてもよい。

更に、上記実施例においては、高速化を図るために、
p⁺型InGaAsベース層26及びｉ型InGaAsナローギャップコ
レクタ層24にナローギャップのInGaAsを用いているが、
高速化よりも耐圧特性の向上に重点をおく場合、必ずし
もナローギャップの半導体材料を用いる必要はなく、例
えばGaAsなどを用いてもよい。

［発明の効果］ 以上のように本発明によれば、ｎ型のエミッタ層と、
バンドギャップがエミッタ層よりも小さいｐ型のベース
層と、バンドギャップがベース層と等しい第１のコレク
タ層と、ｐ型にプレーナドーピングされた第２のコレク
タ層と、バンドギャップが第１のコレクタ層よりも大き
いｎ型の第３のコレクタ層とを有することにより、第１
のコレクタ層中の電界がベース層と第２のコレクタ層と
の不純物濃度の差によって設定されるため、ベース層か
ら第１のコレクタ層に注入された電子が走行速度が高い
Γバレー中を速度オーバーシュートを起こした状態で準
バリスティックに走行することができ、またｐ−ｎ接合
によって高電界となる第３のコレクタ層のバンドギャッ
プが第１のコレクタ層よりも大きくなるワイドギャップ
となっているため、アバランシェ効果の発生を防止する
ことができる。

更に、第４のコレクタ層のバンドギャップが徐々に大
きくなっているため、アバランシェ効果の発生をより確
実に防止することができる。

これにより、超高速性と共に、回路動作に必要な高耐
圧性を実現することができる。

また、ベース層及び第１のコレクタ層にナローギャッ
プの半導体を用いることにより、超高速化と共に低消費
電力化を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるHBTを示す断面図、 第２図は第１図に示すHBTのエネルギーバンド図、 第３図は従来のHBTを説明するためのエネルギーバンド
図、 第４図は従来のBCTを説明するためのエネルギーバンド
図である。 図において、 12……InP基板、 14……n⁺型InGaAsコレクタコンタクト層、 16、20、30……n⁺型InGaAsP4元混晶グレーデッド層、 18……n⁺型InPワイドギャップコレクタ層、 22……p⁺型InGaAsプレーナドープ層、 24……i⁺型InGaAsナローギャップコレクタ層、 26……p⁺型InGaAsベース層、 28……ｎ型InPエミッタ層、 32……n⁺型InGaAsエミッタコンタクト層、 34……コレクタ電極、 36……ベース電極、 38……エミッタ電極、 42、52……Ｎ型エミッタ層、 44、54……p⁺型ベース層、 46……ｎ型コレクタ層、 56……ｉ型層、 58……p⁺型プレーナドーブ層、 60……n⁺型層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 29/205 H01L 29/68 - 29/737

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ｎ型のエミッタ層と、 前記エミッタ層に接合され、バンドギャップが前記エミ
   ッタ層よりも小さいｐ型のベース層と、 前記ベース層に接合され、バンドギャップが前記ベース
   層と等しい第１のコレクタ層と、 前記第１のコレクタ層に接合され、バンドギャップが前
   記第１のコレクタ層と等しいｐ型にプレーナドーピング
   された第２のコレクタ層と、 前記第２のコレクタ層に接合され、バンドギャップが前
   記第１のコレクタ層よりも大きいｎ型の第３のコレクタ
   層と を有することを特徴とする半導体装置。
2. 【請求項２】ｎ型のエミッタ層と、 前記エミッタ層に接合され、バンドギャップが前記エミ
   ッタ層よりも小さいｐ型のベース層と、 前記ベース層に接合され、バンドギャップが前記ベース
   層と等しい第１のコレクタ層と、 前記第１のコレクタ層に接合され、ｐ型にプレーナドー
   ピングされた第２のコレクタ層と、 前記第２のコレクタ層に接合され、バンドギャップが前
   記第１のコレクタ層よりも大きいｎ型の第３のコレクタ
   層と、 前記第２のコレクタ層と前記第３のコレクタ層との間に
   設けられ、バンドギャップが前記第２のコレクタ層との
   境界から徐々に大きくなるように傾斜しかつ前記第３の
   コレクタ層と滑らかに繋がっているｎ型の第４のコレク
   タ層と を有することを特徴とする半導体装置。
3. 【請求項３】請求項２記載の半導体装置において、 前記第２のコレクタ層が、前記第１のコレクタ層と等し
   いバンドギャップを有している ことを特徴とする半導体装置。
4. 【請求項４】請求項２記載の半導体装置において、 前記第２のコレクタ層が、前記第１のコレクタ層との境
   界から徐々に大きくなるように傾斜しているバンドギャ
   ップを有している ことを特徴とする半導体装置。
5. 【請求項５】請求項１乃至４のいずれかに記載の半導体
   装置において、 前記ベース層及び前記第１のコレクタ層が、GaAsのバン
   ドギャップよりも小さいバンドギャップを有している ことを特徴とする半導体装置。