JP2007103784A - ヘテロ接合バイポーラトランジスタ - Google Patents

ヘテロ接合バイポーラトランジスタ Download PDF

Info

Publication number
JP2007103784A
JP2007103784A JP2005293774A JP2005293774A JP2007103784A JP 2007103784 A JP2007103784 A JP 2007103784A JP 2005293774 A JP2005293774 A JP 2005293774A JP 2005293774 A JP2005293774 A JP 2005293774A JP 2007103784 A JP2007103784 A JP 2007103784A
Authority
JP
Japan
Prior art keywords
layer
collector layer
collector
hbt
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005293774A
Other languages
English (en)
Other versions
JP2007103784A5 (ja
Inventor
Masanobu Noumai
雅信 能米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005293774A priority Critical patent/JP2007103784A/ja
Priority to US11/498,737 priority patent/US20070120148A1/en
Publication of JP2007103784A publication Critical patent/JP2007103784A/ja
Priority to US12/213,808 priority patent/US20080265283A1/en
Publication of JP2007103784A5 publication Critical patent/JP2007103784A5/ja
Priority to US12/862,336 priority patent/US20100314665A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors
    • H01L29/7371Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

【課題】低いオン抵抗を有し且つ高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを提供する。
【解決手段】 基板100上に形成された導電型のサブコレクタ層101と、サブコレクタ層101上に形成された第1のコレクタ層102と、第1のコレクタ層102上に形成され、サブコレクタ層101の導電型と同一の導電型を有する第2のコレクタ層103とを備え、第1のコレクタ層102には、その内部にデルタドープ層108が介在している。
【選択図】図1

Description

本発明は、ヘテロ接合バイポーラトランジスタに関するものである。
電界効果トランジスタ(以下、FETと記す)又はヘテロ接合バイポーラトランジスタ(以下、Heterojunction Bipoiar Transistor:HBTと記す)等の化合物半導体装置は、例えば、携帯電話機の部品の一つである送信用高出力電力増幅器等に用いられている。近年、HBTに対して、高出力特性、高利得特性、及び低歪み特性が求められており、これらを実現するために、高い耐圧であって且つ低いオン抵抗を有するHBTの実現が要求されている。
以下に、従来のHBTの構造について、図8及び[表4]を参照しながら説明する。図8は、従来のHBTの構造について示す断面図である。また、[表4]は、従来のHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について示す表である。
図8に示すように、MOCVD法(有機金属化学気相成長法)又はMBE法(分子線エピタキシャル成長法)による結晶成長により、基板500上には、サブコレクタ層501、第2のコレクタ層503、ベース層504、第1のエミッタ層505、第2のエミッタ層506、及びエミッタコンタクト層507が下から順に積層されている。
また、リソグラフィ、エッチング及び蒸着等のプロセス技術による加工が施されて、図8に示すように、サブコレクタ層501上には、コレクタ電極509が形成されており、ベース層504上には、ベース電極510が形成されており、エミッタコンタクト層507上には、エミッタ電極511が形成されている。
従来のHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について、以下に示す[表4]に記す。
Figure 2007103784
また、従来例に係るHBTの構造について、図9を参照しながら説明する。図9は、従来例に係るHBTの構造について示す断面図である。図9において、従来のHBTと同一の構成要素については、同一の符号を付す。
従来例に係るHBTと従来のHBTとの相違点は、図9に示すように、従来例に係るHBTでは、n型GaAsよりなるサブコレクタ層501とn型GaAsよりなる第2のコレクタ層503との間に、InGaPよりなる第1のコレクタ層402が介在している点である。
このように、サブコレクタ層501と第2のコレクタ層503との間に、第1のコレクタ層402を介在させる利点について、従来に係るHBTと従来例に係るHBTとを比較しながら以下に説明する。
まず、従来のHBT及び従来例に係るHBTの電気的特性について、図10(a) 及び(b) を参照しながら説明する。
図10(a) は、従来のHBT(図8参照)を用いて、第2のコレクタ層503とベース層504とを共通にして動作させた場合の、コレクタ電流Ic及びベース電流Ibの各々のベース・エミッタ間電圧Vbe依存性について示す、いわゆる「ガンメルプロット」図である。図10(a) において、線Aはコレクタ電流Icとベース・エミッタ間電圧Vbeとの関係について示しており、線Bはベース電流Ibとベース・エミッタ間電圧Vbeとの関係について示す。
また、図10(b) は、従来のHBT及び従来例に係るHBTの各々を用いて、エミッタ接地で動作させた場合の、コレクタ電流Icとコレクタ・エミッタ間電圧Vceとの関係(Ic−Vce特性)について示す図である。図10(b) において、破線は、従来のHBT(図8参照)におけるIc−Vce特性について示しており、実線は、従来例に係るHBT(図9参照)におけるIc−Vce特性について示す図である。ここで、図10(b) は、所望のIb値(具体的には、0,Ibm/10,Ibm/2,及びIbmの各々)におけるIc−Vce特性について示すものであり、Ibm値とは、図10(a) におけるIbの最大値のことである。
図10(b) に示すように、Ib値が0,Ibm/10,Ibm/2,及びIbmのいずれの場合においても、Vce値が増大して一定の値に達すると、Ic値が急激に増大しており、HBTが破壊されることが分かる。このように、Ic値が特定のVce値において急激に増大する現象は、「アバランシェブレークダウン(なだれ降伏)」と呼ばれる。
「アバランシェブレークダウン」とは、コレクタ・ベース間の逆バイアス状態が強まり、やがて電界が極度に高くなったときに、コレクタ層内を高速で走行する電子が周囲の原子と衝突して、電子及びホールを次々と生成する現象であり、「衝突イオン化」とも呼ばれる。ここで、一般に、アバランシェブレークダウンが発生するときの電流値は、αn:電子の衝突イオン化係数、αp:ホールの衝突イオン化係数、Jn:電子の電流密度、及びJp:ホールの電流密度とすると、下記の式[1]で表される。
αnJn+αpJp・・・[1]
図10(b) に示すように、従来のHBT及び従来例に係るHBTのいずれの場合においても、コレクタ電流Ic値が最大となるIb=Ibmにおいて、アバランシェブレークダウン発生時のVce値は最小となる。これにより、アバランシェブレークダウンは、電子のキャリア量又はホールのキャリア量に起因して発生することが分かる。すなわち、電子のキャリア量又はホールのキャリア量が多い程、アバランシェブレークダウンが発生する可能性が高くなる。
また、図10(b) に示すように、従来のHBT及び従来例に係るHBTのいずれの場合においても、キャリアが存在しない状態であるIb=0において、電界強度が臨界電界強度(例えば、4×105[V/cm])に達すると、アバランシェブレークダウンが発生する。これにより、アバランシェブレークダウンは、電界強度の大きさに起因して発生することが分かる。すなわち、電界強度が高い程、アバランシェブレークダウンが発生する可能性が高くなる。
このように、アバランシェブレークダウンは、電子のキャリア量、ホールのキャリア量、又は電界強度の大きさに起因して発生する。
次に、低電流時及び高電流時における、従来のHBT(図8参照)内の様子について、図11(a) 及び(b) 並びに図12(a) 及び(b) を参照しながら説明する(例えば、非特許文献1参照)。
図11(a) 及び(b) は、コレクタ電流Icが低い電流値、すなわち、Ib=Ibm/10(図10(b) 参照)の場合における、HBT内の様子について示す図であり、図12(a) 及び(b) は、コレクタ電流Icが高い電流値、すなわち、Ib=Ibm(図10(b) 参照)の場合における、HBT内の様子について示す図である。
図11(a) 及び図12(a) は、ドナー濃度(以下、設計濃度と記す)及び電子濃度について示す図であり、図11(b) 及び図12(b) は、電界強度(絶対値)について示す図である。具体的には、図11(a) 及び図12(a) において、横軸は、第1のエミッタ層505におけるベース層504が形成されている側の面から各半導体層までの距離を示し、縦軸は設計濃度又は電子濃度を示す。また、図11(b) 及び図12(b) において、横軸は、第1のエミッタ層505におけるベース層504が形成されている側の面から各半導体層までの距離を示し、縦軸は電界強度を示す。
図11(a) に示すように、低電流時には、第2のコレクタ層503内における設計濃度が電子濃度よりも高く、第2のコレクタ層503内が正に帯電した状態となることが分かる。ここで、図示していないが、ベース層504における第2のコレクタ層503が形成されている側の面には、負に帯電している層(具体的には、イオン化したアクセプタよりなる薄層)があり、該層の負電荷と第2のコレクタ層503の正電荷とがつり合った状態となっている。
図11(b) に示すように、低電流時には、ベース層504と第2のコレクタ層503との界面に、臨界電界強度(例えば、4×105[V/cm])に相当する高い電界が発生し、アバランシェブレークダウンが発生することが分かる。
このように、コレクタ電流Icが低い場合、第2のコレクタ層503とベース層504との界面に発生する臨界電界強度に起因して、HBTは破壊されることが分かる。
図12(a) に示すように、高電流時には、第2のコレクタ層503内における設計濃度が電子濃度よりも低く、第2のコレクタ層503内が負に帯電した状態となることが分かる。ここで、図示していないが、サブコレクタ層501における第2のコレクタ層503が形成されている側の面には、正に帯電している層があり、該層の正電荷と第2のコレクタ層503の負電荷とがつり合った状態となっている。
図12(b) に示すように、高電流時には、サブコレクタ層501と第2のコレクタ層503との界面に、最大電界が発生し、アバランシェブレークダウンが発生することが分かる。このように、電流が増大して設計濃度を超える濃度の電子がコレクタ層に注入されると(Kirk効果)、最大電界が印加される領域がベース層側からサブコレクタ層側に移行し、コレクタ層とサブコレクタ層との界面に最大電界が印加され、コレクタ層とサブコレクタ層との界面においてアバランシェブレークダウンが発生する。このとき、サブコレクタ層501の電子濃度が高く、アバランシェブレークダウンが発生し易い状態となっているので、最大電界強度は、臨界電界強度(図11(b) 参照)よりも低い。
このように、コレクタ電流Icが高い場合、サブコレクタ層501と第2のコレクタ層503との界面に発生する最大電界に起因して、HBTは破壊されることが分かる。
このため、高電流時での破壊耐圧を向上させる手法として、例えば、図9に示すように、サブコレクタ層501と第2のコレクタ層503との間に、InGaPよりなる第1のコレクタ層402を介在させる方法が提案されている(例えば、特許文献1参照)。
一般に、第1のコレクタ層402を構成する材料であるInGaPは、サブコレクタ層501を構成する材料であるGaAsと比較して、衝突イオン化係数(αn及びαp)が小さい。そのため、従来例に係るHBTでは、高電流時において電界が集中する第2のコレクタ層503とサブコレクタ層501との間に、衝突イオン化係数の小さい材料よりなる第1のコレクタ層402を介在させる。これにより、図10(b) に示すように、従来例に係るHBT(:実線参照)では、従来のHBT(:破線参照)と比較して、より高いコレクタ・エミッタ間電圧Vce値で、アバランシェブレークダウンが発生する。
このように、従来例に係るHBTでは、サブコレクタ層501と第2のコレクタ層503との間に、第1のコレクタ層402を介在させることにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するHBTを実現することが可能である。
William Liu、Fundamentals of III−V Devices、第1版、米国、Wiley−Interscience、1999年3月24日発行、190ページ 特開2005−39169号公報
しかしながら、従来例に係るHBTでは、以下に示す問題がある。従来例に係るHBTの問題について、図13を参照しながら説明する。図13は、従来例に係るHBTのバンド構造について示す図である。
図13において、曲線Ecは、伝導帯のバンドについて示しており、曲線Evは、価電子帯のバンドについて示す。また、図13の縦軸は、各半導体層における伝導帯のバンド及び価電子帯のバンドの各々のエネルギー値:E(eV)を示しており、図13の横軸は、エミッタコンタクト層507におけるエミッタ電極511が形成されている側の面から各半導体層までの深さ方向の距離:Depth(Å)を示す。
図13に示すように、第1のコレクタ層402を構成する材料であるInGaPのバンドギャップと、第2のコレクタ層503を構成する材料であるGaAsのバンドギャップとの間に差異があるため、第2のコレクタ層503と第1のコレクタ層402との界面に、ΔEcが約0.2[eV]の伝導帯の不連続が発生する(曲線Ec参照)。このため、第2のコレクタ層503内から第1のコレクタ層402内へ走行する電子が、第2のコレクタ層503と第1のコレクタ層402との界面に発生する伝導帯の不連続値(ΔEc=0.2[eV])の影響を受けて、オン抵抗が高くなるという問題がある。
また、前述した図10(b) に示すように、従来例に係るHBT(:実線参照)では、従来のHBT(:破線参照)と比較して、Ib値が0,Ibm/10,Ibm/2,及びIbmのいずれの場合においても、コレクタ電流Icのコレクタ・エミッタ間電圧Vceに対する立ち上がり度が鈍い。
ここで、コレクタ電流Icのコレクタ・エミッタ間電圧Vceに対する立ち上がり度とは、オン抵抗の逆数に相当し、オン抵抗とは、コレクタ電流Icに対するコレクタ・エミッタ間電圧Vceの割合のことである。すなわち、従来例に係るHBTでは、従来のHBTと比較して、コレクタ電流Icのコレクタ・エミッタ間電圧Vceに対する立ち上がり度が悪いことから、オン抵抗が高いことが分かる。このように、従来例に係るHBTでは、低いオン抵抗を有するHBTを実現することはできない。
更には、オン抵抗が高いと、高周波特性の指標であるカットオフ周波数ftの低下を引き起こす。ここで、一般に、カットオフ周波数ftは、τe:エミッタ充電時間、τb:ベース走行時間、τc:コレクタ空乏層走行時間、及びτcc:コレクタ充電時間とすると、下記の式[2]で表される。
ft=1/2π(τe+τb+τc+τcc)・・・[2]
オン抵抗が高くなることにより、コレクタ空乏層走行時間τcが増大し、式[2]から分かるように、コレクタ空乏層走行時間τcが増大することにより、カットオフ周波数ftの低下を引き起こす。
このように、オン抵抗が高くなることにより、カットオフ周波数ftの低下を招くので、優れた高周波特性を有するHBTを実現することができないという問題もある。
前記に鑑み、本発明の目的は、低いオン抵抗を有し且つ高い破壊耐圧を有する、ヘテロ接合バイポーラトランジスタ(HBT)を提供することである。
前記の課題を解決するために、本発明に係る第1のヘテロ接合バイポーラトランジスタは、基板上に形成された導電型のサブコレクタ層と、サブコレクタ層上に形成された第1のコレクタ層と、第1のコレクタ層上に形成され、サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、第1のコレクタ層には、その内部にデルタドープ層が介在していることを特徴とする。
本発明に係る第1のヘテロ接合バイポーラトランジスタによると、第1のコレクタ層におけるデルタドープ層が介在している部分の伝導帯のバンドエネルギーを調整することにより、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続値を実効的に小さくすることができるので、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続を緩和することができる。
これにより、第2のコレクタ層内から第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との界面に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するヘテロ接合バイポーラトランジスタを実現することができる。
更には、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続値を実効的に小さくすることにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間が増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数が低下することを防止することができるので、優れた高周波特性を有するヘテロ接合バイポーラトランジスタを提供することができる。
また、サブコレクタ層と第2のコレクタ層との間に第1のコレクタ層が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。このように、本発明に係る第1のヘテロ接合バイポーラトランジスタでは、第1のコレクタ層内にデルタドープ層が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。
本発明に係る第1のヘテロ接合バイポーラトランジスタにおいて、第1のコレクタ層におけるデルタドープ層が存在する領域は、中央よりも上側の領域に位置していることが好ましい。
このようにすると、第1のコレクタ層におけるデルタドープ層が存在する領域は、サブコレクタ層と第1のコレクタ層との界面よりも、第1のコレクタ層と第2のコレクタ層との界面に近い領域に位置しているので、第1のコレクタ層におけるデルタドープ層が介在している部分の伝導帯のバンドエネルギーを調整することにより、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続値を効果的に緩和することができる。
これにより、第2のコレクタ層内から第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との界面に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを効果的に防止することができるので、低いオン抵抗を有するヘテロ接合バイポーラトランジスタを実現することができる。
本発明に係る第1のヘテロ接合バイポーラトランジスタにおいて、第1のコレクタ層はInGaPを含む層であり、第2のコレクタ層はGaAsを含む層であり、デルタドープ層は、サブコレクタ層の導電型と同一の導電型を有する不純物を含む層であることが好ましい。
このようにすると、例えば、デルタドープ層のシート濃度を所望のシート濃度(例えば、2×1012[cm-2])に調整することにより、第1のコレクタ層におけるデルタドープ層が介在している部分の伝導帯のバンドエネルギーは、エネルギーが負の方向へ引き下げられ、これにより、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続値を引き下げることができる。そのため、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続値を実効的に小さくすることができるので、第1のコレクタ層と第2のコレクタ層との界面に発生する伝導帯の不連続を緩和することができる。
本発明に係る第2のヘテロ接合バイポーラトランジスタは、基板上に形成された導電型のサブコレクタ層と、サブコレクタ層上に形成された第1のコレクタ層と、第1のコレクタ層上に形成され、サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、第1のコレクタ層と第2のコレクタ層との間に、組成比が第1のコレクタ層側から第2のコレクタ層側に向かって増加又は減少している半導体層を更に備えることを特徴とする。
本発明に係る第2のヘテロ接合バイポーラトランジスタによると、第1のコレクタ層と第2のコレクタ層との間に介在する半導体層の組成比を、第1のコレクタ層側から第2のコレクタ層側に向かって増加又は減少するように調整することにより、半導体層のバンドギャップが、第1のコレクタ層側から第2のコレクタ層側に向かって増加又は減少するように調整することができるので、半導体層における第1のコレクタ層との界面に発生する伝導帯の不連続を緩和する又は消滅させると共に、半導体層における第2のコレクタ層との界面に発生する伝導帯の不連続を緩和する又は消滅させることができる。
例えば、半導体層における第1のコレクタ層との界面に、伝導帯の不連続が発生することがないように、半導体層における第1のコレクタ層との界面での組成比を調整すると共に、半導体層における第2のコレクタ層との界面に、伝導帯の不連続が発生することがないように、半導体層における第2のコレクタ層との界面での組成比を調整することにより、第1のコレクタ層と半導体層との界面、及び半導体層と第2のコレクタ層との界面に伝導帯の不連続が発生することがないので、第1のコレクタ層と第2のコレクタ層との間に発生する伝導帯の不連続を消滅させることができる。
このため、第2のコレクタ層内から半導体層内を通過して第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との間に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するヘテロ接合バイポーラトランジスタを実現することができる。
更には、第1のコレクタ層と第2のコレクタ層との間に発生する伝導帯の不連続を緩和する又は消滅させることにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間が増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数が低下することを防止することができるので、優れた高周波特性を有するヘテロ接合バイポーラトランジスタを提供することができる。
また、サブコレクタ層と第2のコレクタ層との間に第1のコレクタ層が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。このように、本発明に係る第2のヘテロ接合バイポーラトランジスタでは、第1のコレクタ層と第2のコレクタ層との間に半導体層が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。
本発明に係る第2のヘテロ接合バイポーラトランジスタにおいて、第1のコレクタ層はInGaPを含む層であり、第2のコレクタ層はGaAsを含む層であり、半導体層は、一般式がAlxGa(1-x)As(0≦x≦1)で表される化合物を含んでおり、x値は、半導体層における第1のコレクタ層との界面から第2のコレクタ層との界面へ向かう方向に減少していることが好ましい。
このようにすると、AlxGa(1-x)Asよりなる半導体層におけるx値を、半導体層における第1のコレクタ層との界面から第2のコレクタ層との界面へ向かう方向に減少するように調整することにより、半導体層のバンドギャップが、半導体層における第1のコレクタ層との界面から第2のコレクタ層との界面へ向かう方向に減少するように調整することができるので、InGaPよりなる第1のコレクタ層と半導体層との界面に発生する伝導帯の不連続を緩和する又は消滅させると共に、半導体層とGaAsよりなる第2のコレクタ層との界面に発生する伝導帯の不連続を緩和する又は消滅させることができる。
本発明に係る第2のヘテロ接合バイポーラトランジスタにおいて、x値は、半導体層における第1のコレクタ層との界面で0.25であり、第2のコレクタ層との界面で0であることが好ましい。
このようにすると、InGaPよりなる第1のコレクタ層とAl0.25Ga0.75Asよりなる半導体層との界面に発生する伝導帯の不連続を消滅させると共に、及びGaAsよりなる半導体層とGaAsよりなる第2のコレクタ層との界面に発生する伝導帯の不連続を消滅させることができる。
本発明に係る第3のヘテロ接合バイポーラトランジスタは、基板上に形成された導電型のサブコレクタ層と、サブコレクタ層上に形成された第1のコレクタ層と、第1のコレクタ層上に形成され、サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、第1のコレクタ層と第2のコレクタ層との間に、サブコレクタ層の導電型と同一の導電型を有するスペーサー層を更に備えることを特徴とする。
本発明に係る第3のヘテロ接合バイポーラトランジスタによると、第1のコレクタ層と第2のコレクタ層との間に介在するスペーサー層の濃度を調整することにより、第1のコレクタ層と第2のコレクタ層との間に発生する伝導帯の不連続を緩和することができる。
これにより、第2のコレクタ層内からスペーサー層内を通過して第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との間に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するヘテロ接合バイポーラトランジスタを実現することができる。
更には、第1のコレクタ層と第2のコレクタ層との間に発生する伝導帯の不連続を緩和することにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間が増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数が低下することを防止することができるので、優れた高周波特性を有するヘテロ接合バイポーラトランジスタを提供することができる。
また、サブコレクタ層と第2のコレクタ層との間に第1のコレクタ層が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。このように、本発明に係る第3のヘテロ接合バイポーラトランジスタでは、第1のコレクタ層と第2のコレクタ層との間にスペーサー層が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するヘテロ接合バイポーラトランジスタを実現することができる。
本発明に係る第3のヘテロ接合バイポーラトランジスタにおいて、第1のコレクタ層はInGaPを含む層であり、第2のコレクタ層はGaAsを含む層であり、スペーサー層はGaAsを含む層であり、スペーサー層の濃度は、第2のコレクタ層の濃度よりも高いことが好ましい。
このようにすると、第1のコレクタ層と第2のコレクタ層との間に、第2のコレクタ層の濃度よりも高い濃度を有するスペーサー層が介在することにより、スペーサー層の伝導帯のバンドエネルギーが、第2のコレクタ層の伝導帯のバンドエネルギーよりも小さくなるように調整することができるので、スペーサー層の伝導帯のバンドエネルギーは、第2のコレクタ層の伝導帯のバンドエネルギーよりも、エネルギーが負の方向へ引き下げられ、これにより、第1のコレクタ層におけるスペーサー層との界面での伝導帯のバンドエネルギーを、エネルギーが負の方向へ引き下げることができるので、スペーサー層と第1のコレクタ層との界面に発生する伝導帯の不連続値を実効的に小さくすることができる。
これにより、第2のコレクタ層内からスペーサー層内を通過して第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との間に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを防止することができる。
本発明に係る第3のヘテロ接合バイポーラトランジスタにおいて、スペーサー層の膜厚は、100Å以下であり、且つスペーサー層の濃度は、1×1018cm-3以上であって且つ2×1018cm-3以下であることが好ましい。
このようにすると、スペーサー層の濃度を、1×1018[cm-3]以上であって且つ2×1018[cm-3]以下の範囲に調整することにより、ヘテロ接合バイポーラトランジスタの破壊の起点となるスペーサー層内での電界集中を抑制することができる。ここで、ヘテロ接合バイポーラトランジスタの破壊性は、スペーサー層に含まれる不純物濃度に依存し、具体的には、不純物濃度が2×1018[cm-3]よりも高くなると、ヘテロ接合バイポーラトランジスタの破壊耐性が極端に低下し、ヘテロ接合バイポーラトランジスタの破壊を招く。そのため、スペーサー層の濃度を上記の範囲に調整することにより、HBTの破壊の起点となるスペーサー層内での電界集中を抑制することができる。
また、このようにすると、前述したように、スペーサー層と第1のコレクタ層との界面に発生する伝導帯の不連続値を実効的に小さくすることができるので、第2のコレクタ層内からスペーサー層内を通過して第1のコレクタ層内へ走行する電子が、第2のコレクタ層と第1のコレクタ層との間に発生する伝導帯の不連続値の影響を受けて、オン抵抗が高くなることを防止することができる。
本発明に係る第1〜第3のヘテロ接合バイポーラトランジスタにおいて、第1のコレクタ層は、アンドープ型又はサブコレクタ層の導電型と同一の導電型であることが好ましい。
本発明に係るヘテロ接合バイポーラトランジスタ(HBT)によると、第1のコレクタ層内にデルタドープ層を介在させる、又は第1のコレクタ層と第2のコレクタ層との間に半導体層若しくはスペーサー層を介在させることにより、HBTの高出力動作時に、オン抵抗を高めることなく、高い破壊耐圧を有するHBTを実現することができるので、優れた高周波特性を有するHBTを提供することができる。
以下に、本発明の各実施の形態について図面を参照しながら説明する。
(第1の実施形態)
以下に、本発明の第1の実施形態に係るHBTの構造について、図1及び[表1]を参照しながら説明する。図1は、本発明の第1の実施形態に係るHBTの構造について示す断面図である。また、[表1]は、本発明の第1の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、キャリア濃度及びシート濃度について示す表である。
本実施形態は、HBTの高出力動作時に、低いオン抵抗を有し且つ高い破壊耐圧を有する、HBTを実現することを目的とするものである。
図1に示すように、MOCVD法(有機金属化学気相成長法)又はMBE法(分子線エピタキシャル成長法)による結晶成長により、基板100上には、サブコレクタ層101、デルタドープ層108が介在している第1のコレクタ層102、第2のコレクタ層103、ベース層104、第1のエミッタ層105、第2のエミッタ層106、及びエミッタコンタクト層107が下から順に積層されている。
このように、本実施形態に係るHBTでは、図1に示すように、第1のコレクタ層102内には、シート濃度が2×1012[cm-2]のn型不純物を含むデルタドープ層108が介在している。
また、リソグラフィ、エッチング及び蒸着等のプロセス技術による加工が施されて、図1に示すように、サブコレクタ層101上には、コレクタ電極109が形成されており、ベース層104上には、ベース電極110が形成されており、また、エミッタコンタクト層107上には、エミッタ電極111が形成されている。
本実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、キャリア濃度、及びシート濃度について、以下に示す[表1]に記す。
Figure 2007103784
次に、本実施形態の特徴である、第1のコレクタ層102内に介在しているデルタドープ層108の効果について、図2を参照しながら説明する。図2は、本発明の第1の実施形態に係るHBTのバンド構造について示す図である。
図2において、曲線Ecは、伝導帯のバンドについて示しており、曲線Evは、価電子帯のバンドについて示す。また、図2の縦軸は、各半導体層における伝導帯のバンド及び価電子帯のバンドの各々のエネルギー値:E(eV)を示しており、図2の横軸は、エミッタコンタクト層107におけるエミッタ電極111が形成されている側の面から、各半導体層までの深さ方向の距離:Depth(Å)を示す。
図2に示すように、デルタドープ層108の導入により、第1のコレクタ層102におけるデルタドープ層108が介在している部分の伝導帯のバンドエネルギー(曲線Ec参照)は、エネルギーが負の方向へ引き下げられ、これにより、第1のコレクタ層102と第2のコレクタ層103との界面に発生する伝導帯の不連続値ΔEcを引き下げることができる。
そのため、本実施形態に係るHBTでは、第2のコレクタ層103と第1のコレクタ層102との界面に発生する伝導帯の不連続値ΔEc値が実効的に小さくなり、第2のコレクタ層103内から第1のコレクタ層102内へ走行する電子が、第2のコレクタ層103と第1のコレクタ層102との界面に発生する伝導帯の不連続値ΔEcの影響を受けて、オン抵抗が高くなることを防止することができるので、従来例に係るHBT(前述した図13参照)と比較して、低いオン抵抗を有するHBTを実現することができる。
次に、本実施形態に係るHBTの電気的特性について、図3を参照しながら説明する。
図3は、従来のHBT、従来例に係るHBT、及び本実施形態に係るHBTの各々を用いて、エミッタ接地で動作させた場合のIc−Vce特性について示す図である。
図3は、所望のIb値(具体的には、0,Ibm/10,Ibm/2及びIbmの各々)におけるIc−Vce特性について示すものであり、Ibmとは、前述した図10(a) におけるIbの最大値のことである。
図3に示すように、本実施形態に係るHBTは、従来のHBT及び従来例に係るHBTと比較して、低いオン抵抗を有し且つ高い破壊耐圧を有するHBTを実現することが分かる。
具体的には、図3に示すように、本実施形態に係るHBTのIcのVceに対する立ち上がり度は、従来例に係るHBTのIcのVceに対する立ち上がり度よりも大きく、低いオン抵抗を示すことが分かる。
また、図3に示すように、本実施形態に係るHBTにおけるIc値が急激に増大する、すなわち、HBTが破壊されるときのVce値は、従来のHBTにおけるHBTが破壊されるときのVce値よりも大きく、高い破壊耐圧を示すことが分かる。
以上のように、本実施形態に係るHBTによると、第1のコレクタ層102内に介在するデルタドープ層108の伝導帯のバンドエネルギーを調整することにより、第1のコレクタ層102と第2のコレクタ層103との界面に発生する伝導帯の不連続値ΔEcを実効的に小さくすることができるので、第1のコレクタ層102と第2のコレクタ層103との界面に発生する伝導帯の不連続値ΔEcを緩和することができる。
これにより、第2のコレクタ層103内から第1のコレクタ層102内へ走行する電子が、第2のコレクタ層103と第1のコレクタ層102との界面に発生する伝導帯の不連続値ΔEcの影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するHBTを実現することができる。
更には、第1のコレクタ層102と第2のコレクタ層103との界面に発生する伝導帯の不連続値ΔEcを実効的に小さくすることにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間τcが増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数ftが低下することを防止することができるので(前述した式[2]参照)、優れた高周波特性を有するHBTを提供することができる。
また、サブコレクタ層101と第2のコレクタ層103との間に第1のコレクタ層102が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するHBTを実現することができる。このように、本実施形態に係るHBTでは、第1のコレクタ層102内にデルタドープ増108が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するHBTを実現することができる。
(第2の実施形態)
以下に、本発明の第2の実施形態に係るHBTの構造について、図4及び[表2]を参照しながら説明する。図4は、本発明の第2の実施形態に係るHBTの構造について示す断面図である。また、[表2]は、本発明の第2の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について示す表である。
本実施形態は、前述した第1の実施形態と同様に、HBTの高出力動作時に、低いオン抵抗を有し且つ高い破壊耐圧を有する、HBTを実現することを目的とするものである。
図4に示すように、MOCVD法又はMBE法による結晶成長により、基板200上には、サブコレクタ層201、第1のコレクタ層202、組成傾斜型コレクタ層208、第2のコレクタ層203、ベース層204、第1のエミッタ層205、第2のエミッタ層206、及びエミッタコンタクト層207が下から順に積層されている。
このように、本実施形態に係るHBTのでは、図4に示すように、第1のコレクタ層202と第2のコレクタ層203との間には、膜厚2000[Å]で濃度が1×1016[cm-3]のn型AlxGa(1-x)Asよりなる組成傾斜型コレクタ層208が形成されている。
また、リソグラフィ、エッチング及び蒸着等のプロセス技術による加工が施されて、図4に示すように、サブコレクタ層201上には、コレクタ電極209が形成されており、ベース層204上には、ベース電極210が形成されており、また、エミッタコンタクト層207上には、エミッタ電極211が形成されている。
本実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について、以下に示す[表2]に記す。
Figure 2007103784
ここで、AlxGa(1-x)Asよりなる組成傾斜型コレクタ層208の組成比は、第2のコレクタ層503と第1のコレクタ層402との界面に発生する伝導帯の不連続値ΔEc(前述した図13参照)が緩和又は消滅するように、組成傾斜型コレクタ層208における第2のコレクタ層203との界面から第1のコレクタ層202との界面に向かう方向に変化するように調整されている。
具体的には、組成傾斜型コレクタ層208を構成する材料であるAlxGa(1-x)Asにおけるx値が、組成傾斜型コレクタ層208における第1のコレクタ層202との界面から第2のコレクタ層203との界面に向かう方向に減少するように調整されており、例えば、第1のコレクタ層202との界面でのx値が0.25となり、第2のコレクタ層203との界面でのx値が0となるように調整されている。
このように、組成傾斜型コレクタ層208を構成する材料の組成比を調整することにより、組成傾斜型コレクタ層208のバンドギャップが、組成傾斜型コレクタ層208における第1のコレクタ層202との界面から第2のコレクタ層203との界面に向かう方向に小さくなるように調整することができる(後述する図5:Ef参照)。
次に、本実施形態の特徴である、第1のコレクタ層202と第2のコレクタ層203との間に介在する組成傾斜型コレクタ層208の効果について、図5を参照しながら説明する。図5は、本発明の第2の実施形態に係るHBTのバンド構造について示す図である。
図5において、曲線Ecは、伝導帯のバンドについて示しており、曲線Evは、価電子帯のバンドについて示す。また、図5の縦軸は、各半導体層における伝導帯のバンド及び価電子帯のバンドの各々のエネルギー:E(eV)値を示しており、図5の横軸は、エミッタコンタクト層207におけるエミッタ電極211が形成されている側の面から、各半導体層までの深さ方向の距離:Depth(Å)を示す。
図5に示すように、組成傾斜型コレクタ層208の組成比を調整することにより、組成傾斜型コレクタ層208のバンドギャップが、組成傾斜型コレクタ層208における第2のコレクタ層203との界面から第1のコレクタ層202との界面に向かう方向に大きくなるように調整することができる。
例えば、図5に示すように、組成傾斜型コレクタ層208における第2のコレクタ層203との界面のバンドギャップが、第2のコレクタ層203のバンドギャップと同等になるように、組成傾斜型コレクタ層208を構成する材料の組成比を調整する(すなわち、x=0)。また、図5に示すように、組成傾斜型コレクタ層208における第1のコレクタ層202との界面のEcが、第1のコレクタ層202のEcと同等になるように、組成傾斜型コレクタ層208を構成する材料の組成比を調整する(例えば、x=0.25)。
これにより、図5に示すように、第2のコレクタ層203のバンドギャップと組成傾斜型コレクタ層208のバンドギャップとの間に差異がないため(Ef1参照)、第2のコレクタ層203と組成傾斜型コレクタ層208との界面に発生する伝導帯の不連続値ΔEcが消滅すると共に、組成傾斜型コレクタ層208のEcと第1のコレクタ層202のEcとの間に差異がないため(Ef2参照)、組成傾斜型コレクタ層208と第1のコレクタ層202との界面に発生する伝導帯の不連続値ΔEcが消滅する。
このため、本実施形態に係るHBTでは、第2のコレクタ層203内から組成傾斜型コレクタ層208内を通過して第1のコレクタ層202内へ走行する電子が、第2のコレクタ層203と第1のコレクタ層202との間に発生する伝導帯の不連続値ΔEcの影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するHBTを実現することができる。
更には、第1のコレクタ層202と第2のコレクタ層203との間に発生する伝導帯の不連続値ΔEcを消滅させることにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間τcが増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数ftが低下することを防止することができるので(前述した式[2]参照)、優れた高周波特性を有するHBTを提供することができる。
また、サブコレクタ層201と第2のコレクタ層203との間に第1のコレクタ層202が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するHBTを実現することができる。このように、本実施形態に係るHBTでは、第1のコレクタ層202と第2のコレクタ層203との間に組成傾斜型コレクタ層208が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するHBTを実現することができる。
(第3の実施形態)
以下に、本発明の第3の実施形態に係るHBTの構造について、図6及び[表3]を参照しながら説明する。図6は、本発明の第3の実施形態に係るHBTの構造について示す断面図である。また、[表3]は、本発明の第3の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について示す表である。
本実施形態は、前述した第1及び第2の実施形態と同様に、HBTの高出力動作時に、低いオン抵抗を有し且つ高い破壊耐圧を有する、HBTを実現することを目的とするものである。
図6に示すように、MOCVD法又はMBE法による結晶成長により、基板300上には、サブコレクタ層301、第1のコレクタ層302、スペーサー層308、第2のコレクタ層303、ベース層304、第1のエミッタ層305、第2のエミッタ層306、及びエミッタコンタクト層307が下から順に積層されている。
このように、本実施形態に係るHBTでは、図6に示すように、第1のコレクタ層302と第2のコレクタ層303との間には、膜厚が100Åで濃度が2×1018[cm-3]の高濃度n型GaAsよりなるスペーサー層308が形成されている。
また、リソグラフィ、エッチング及び蒸着等のプロセス技術による加工が施されて、図6に示すように、サブコレクタ層301上には、コレクタ電極309が形成されており、ベース層304上には、ベース電極310が形成されており、また、エミッタコンタクト層307上には、エミッタ電極311が形成されている。
本実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について、以下に示す[表3]に記す。
Figure 2007103784
ここで、[表3]に示すように、スペーサー層308は、第2のコレクタ層303の濃度よりも高い濃度を有しており、具体的には、濃度は、1×1018[cm-3]以上であって且つ2×1018[cm-3]以下の範囲に調整される。
このようにすると、HBTの破壊の起点となるスペーサー層308内での電界集中を抑制することができる。ここで、HBTの破壊性は、スペーサー層308に含まれる不純物濃度に依存し、具体的には、不純物濃度が2×1018[cm-3]よりも高くなると、HBTの破壊耐性が極端に低下し、HBTの破壊を招く。そのため、スペーサー層308の濃度を上記の範囲に調整することにより、HBTの破壊の起点となるスペーサー層308内での電界集中を抑制することができる。
次に、本実施形態の特徴である、第1のコレクタ層302と第2のコレクタ層303との間に介在するスペーサー層308の効果について、図7を参照しながら説明する。図7は、本発明の第3の実施形態に係るHBTのバンド構造について示す図である。
図7において、曲線Ecは、伝導帯のバンドについて示しており、曲線Evは、価電子帯のバンドについて示す。また、図7の縦軸は、各半導体層における伝導帯のバンド及び価電子帯のバンドの各々のエネルギー:E(eV)値を示しており、図7の横軸は、エミッタコンタクト層307におけるエミッタ電極311が形成されている側の面から、各半導体層までの深さ方向の距離:Depth(Å)を示す。
第1のコレクタ層302と第2のコレクタ層303との間に、小さい膜厚を有し且つ高濃度のn型不純物を含むスペーサー層308を導入することにより、第1のコレクタ層302と第2のコレクタ層303との間には、高濃度の電子を含む層が局所的に存在しており、図7に示すように、スペーサー層308の伝導帯のバンドエネルギー(曲線Ec参照)は、第2のコレクタ層303の伝導帯のバンドエネルギーよりも、エネルギーが負の方向へ引き下げられ、これにより、第1のコレクタ層302におけるスペーサー層308との界面での伝導帯のバンドエネルギーを、エネルギーが負の方向へ引き下げることができるので、スペーサー層308と第1のコレクタ層302との界面に発生する伝導帯の不連続値ΔEcを実効的に小さくすることができる。
これにより、第2のコレクタ層303内からスペーサー層308内を通過して第1のコレクタ層302内へ走行する電子が、第2のコレクタ層303と第1のコレクタ層302との間に発生する伝導帯の不連続値(特に、スペーサー層308と第1のコレクタ層302との界面に発生する伝導帯の不連続値)の影響を受けて、オン抵抗が高くなることを防止することができるので、低いオン抵抗を有するHBTを実現することができる。
更には、第1のコレクタ層302と第2のコレクタ層303との間に発生する伝導帯の不連続値ΔEcを実効的に小さくすることにより、オン抵抗が高くなることを防止することができるので、コレクタ空乏層走行時間τcが増大することを防止することができる。そのため、高周波特性の指標であるカットオフ周波数ftが低下することを防止することができるので(前述した式[2]参照)、優れた高周波特性を有するHBTを提供することができる。
また、サブコレクタ層301と第2のコレクタ層303との間に第1のコレクタ層302が介在することにより、アバランシェブレークダウンが発生し難く、高い破壊耐圧を有するHBTを実現することができる。このように、本実施形態に係るHBTでは、第1のコレクタ層302と第2のコレクタ層303との間にスペーサー層308が介在することにより、オン抵抗を高めることなく、高い破壊耐圧を有するHBTを実現することができる。
尚、本発明の第1〜第3の実施形態に係るHBTでは、第1のコレクタ層(102、202及び302)としてアンドープ型InGaPを用いたが、本発明はこれに限定されることはなく、第1のコレクタ層としてn型InGaPを用いても良い。
本発明は、例えば、携帯電話機の送信用高出力電力増幅器に用いられるヘテロ接合バイポーラトランジスタに有用である。
本発明の第1の実施形態に係るHBTの構造について示す断面図である。 本発明の第1の実施形態に係るHBTのバンド構造について示す図である。 本発明の第1の実施形態に係るHBTのIc−Vce特性について示す図である。 本発明の第2の実施形態に係るHBTの構造について示す断面図である。 本発明の第2の実施形態に係るHBTのバンド構造について示す図である。 本発明の第3の実施形態に係るHBTの構造について示す断面図である。 本発明の第3の実施形態に係るHBTのバンド構造について示す図である。 従来のHBTの構造について示す断面図である。 従来例に係るHBTの構造について示す断面図である。 (a) は、従来のHBTにおけるガンメルプロット図であり、(b) は、従来のHBT及び従来例に係るHBTの各々の、Ic−Vce特性について示す図である。 (a) は、低電流時での従来のHBTにおける、第2のコレクタ層内の設計濃度及び電子濃度について示す図であり、(b) は、低電流時での従来のHBTにおける、第2のコレクタ層内の電界強度について示す図である。 (a) は、高電流時での従来のHBTにおける、第2のコレクタ層内の設計濃度及び電子濃度について示す図であり、(b) は、高電流時での従来のHBTにおける、第2のコレクタ層内の電界強度について示す図である。 従来例に係るHBTのバンド構造について示す図である。
符号の説明
100,200,300 基板
101,201,301 サブコレクタ層
102,202,302 第1のコレクタ層
103,203,303 第2のコレクタ層
104,204,304 ベース層
105,205,305 第1のエミッタ層
106,206,306 第2のエミッタ層
107,207,307 エミッタコンタクト層
108 デルタドープ層
208 組成傾斜型コレクタ層
308 スペーサー層
109,209,309 コレクタ電極
110,210,310 ベース電極
111,211,311 エミッタ電極
402 第1のコレクタ層
500 基板
501 サブコレクタ層
503 第2のコレクタ層
504 ベース層
505 第1のエミッタ層
506 第2のエミッタ層
507 エミッタコンタクト層
509 コレクタ電極
510 ベース電極
511 エミッタ電極

Claims (10)

  1. 基板上に形成された導電型のサブコレクタ層と、
    前記サブコレクタ層上に形成された第1のコレクタ層と、
    前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
    前記第1のコレクタ層には、その内部にデルタドープ層が介在していることを特徴とするヘテロ接合バイポーラトランジスタ。
  2. 前記第1のコレクタ層における前記デルタドープ層が存在する領域は、中央よりも上側の領域に位置していることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタ。
  3. 前記第1のコレクタ層はInGaPを含む層であり、
    前記第2のコレクタ層はGaAsを含む層であり、
    前記デルタドープ層は、前記サブコレクタ層の導電型と同一の導電型を有する不純物を含む層であることを特徴とする請求項1又は2に記載のヘテロ接合バイポーラトランジスタ。
  4. 基板上に形成された導電型のサブコレクタ層と、
    前記サブコレクタ層上に形成された第1のコレクタ層と、
    前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
    前記第1のコレクタ層と前記第2のコレクタ層との間に、組成比が前記第1のコレクタ層側から前記第2のコレクタ層側に向かって増加又は減少している半導体層を更に備えることを特徴とするヘテロ接合バイポーラトランジスタ。
  5. 前記第1のコレクタ層はInGaPを含む層であり、
    前記第2のコレクタ層はGaAsを含む層であり、
    前記半導体層は、一般式がAlxGa(1-x)As(0≦x≦1)で表される化合物を含んでおり、
    前記x値は、前記半導体層における前記第1のコレクタ層との界面から前記第2のコレクタ層との界面へ向かう方向に減少していることを特徴とする請求項4に記載のヘテロ接合バイポーラトランジスタ。
  6. 前記x値は、前記半導体層における前記第1のコレクタ層との界面で0.25であり、前記第2のコレクタ層との界面で0であることを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタ。
  7. 基板上に形成された導電型のサブコレクタ層と、
    前記サブコレクタ層上に形成された第1のコレクタ層と、
    前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
    前記第1のコレクタ層と前記第2のコレクタ層との間に、前記サブコレクタ層の導電型と同一の導電型を有するスペーサー層を更に備えることを特徴とするヘテロ接合バイポーラトランジスタ。
  8. 前記第1のコレクタ層はInGaPを含む層であり、
    前記第2のコレクタ層はGaAsを含む層であり、
    前記スペーサー層はGaAsを含む層であり、
    前記スペーサー層の濃度は、前記第2のコレクタ層の濃度よりも高いことを特徴とする請求項7に記載のヘテロ接合バイポーラトランジスタ。
  9. 前記スペーサー層の膜厚は、100Å以下であり、且つ
    前記スペーサー層の濃度は、1×1018cm-3以上であって且つ2×1018cm-3以下であることを特徴とする請求項8に記載のヘテロ接合バイポーラトランジスタ。
  10. 前記第1のコレクタ層は、アンドープ型又は前記サブコレクタ層の導電型と同一の導電型であることを特徴とする請求項1〜9のうちのいずれか1項に記載のヘテロ接合バイポーラトランジスタ。
JP2005293774A 2005-10-06 2005-10-06 ヘテロ接合バイポーラトランジスタ Pending JP2007103784A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005293774A JP2007103784A (ja) 2005-10-06 2005-10-06 ヘテロ接合バイポーラトランジスタ
US11/498,737 US20070120148A1 (en) 2005-10-06 2006-08-04 Hetero-junction bipolar transistor
US12/213,808 US20080265283A1 (en) 2005-10-06 2008-06-25 Hetero-junction bipolar transistor
US12/862,336 US20100314665A1 (en) 2005-10-06 2010-08-24 Hetero-junction bipolar transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005293774A JP2007103784A (ja) 2005-10-06 2005-10-06 ヘテロ接合バイポーラトランジスタ

Publications (2)

Publication Number Publication Date
JP2007103784A true JP2007103784A (ja) 2007-04-19
JP2007103784A5 JP2007103784A5 (ja) 2008-07-24

Family

ID=38030409

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005293774A Pending JP2007103784A (ja) 2005-10-06 2005-10-06 ヘテロ接合バイポーラトランジスタ

Country Status (2)

Country Link
US (3) US20070120148A1 (ja)
JP (1) JP2007103784A (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
EP2052414B1 (en) 2006-08-17 2016-03-30 Cree, Inc. High power insulated gate bipolar transistors
US8835987B2 (en) * 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
EP2208230B1 (en) * 2007-11-09 2015-10-21 Cree, Inc. Power semiconductor devices with mesa structures and buffer layers including mesa steps
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US8497552B2 (en) * 2008-12-01 2013-07-30 Cree, Inc. Semiconductor devices with current shifting regions and related methods
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8637386B2 (en) * 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US9070732B2 (en) * 2012-04-27 2015-06-30 Skyworks Solutions, Inc. Bipolar transistor having collector with doping spike
CN105378904B (zh) * 2013-07-10 2017-09-05 株式会社村田制作所 半导体装置
JP2018137259A (ja) 2017-02-20 2018-08-30 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
CN113130638B (zh) 2020-01-14 2024-08-20 全新光电科技股份有限公司 高坚固性的异质结双极型晶体管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04723A (ja) * 1990-04-18 1992-01-06 Fujitsu Ltd 半導体装置
JPH04127534A (ja) * 1990-09-19 1992-04-28 Fujitsu Ltd 半導体装置
JPH07193084A (ja) * 1993-12-27 1995-07-28 Nec Corp ヘテロ接合型バイポーラトランジスタ
JP2002359249A (ja) * 2001-05-31 2002-12-13 Matsushita Electric Ind Co Ltd 化合物半導体装置及びその製造方法
JP2003218123A (ja) * 2002-01-18 2003-07-31 Nec Compound Semiconductor Devices Ltd ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
JP2005039169A (ja) * 2003-06-30 2005-02-10 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5150185A (en) * 1990-04-18 1992-09-22 Fujitsu Limited Semiconductor device
US5631477A (en) * 1995-06-02 1997-05-20 Trw Inc. Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor
US6797996B1 (en) * 2003-05-27 2004-09-28 Matsushita Electric Industrial Co., Ltd. Compound semiconductor device and method for fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04723A (ja) * 1990-04-18 1992-01-06 Fujitsu Ltd 半導体装置
JPH04127534A (ja) * 1990-09-19 1992-04-28 Fujitsu Ltd 半導体装置
JPH07193084A (ja) * 1993-12-27 1995-07-28 Nec Corp ヘテロ接合型バイポーラトランジスタ
JP2002359249A (ja) * 2001-05-31 2002-12-13 Matsushita Electric Ind Co Ltd 化合物半導体装置及びその製造方法
JP2003218123A (ja) * 2002-01-18 2003-07-31 Nec Compound Semiconductor Devices Ltd ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
JP2005039169A (ja) * 2003-06-30 2005-02-10 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法

Also Published As

Publication number Publication date
US20100314665A1 (en) 2010-12-16
US20080265283A1 (en) 2008-10-30
US20070120148A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
JP2007103784A (ja) ヘテロ接合バイポーラトランジスタ
TW554448B (en) Heterojunction bipolar transistor and semiconductor integrated circuit device using the same
US10636897B2 (en) Semiconductor device having a collector layer including first-conductivity-type semiconductor layers
JP2007173624A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
US9331187B2 (en) Bipolar transistor
US10374071B2 (en) Heterojunction bipolar transistor
JP5160071B2 (ja) ヘテロ接合バイポーラトランジスタ
JP2004071669A (ja) 半導体装置
JP2018101652A (ja) バイポーラトランジスタ及びその製造方法
JP2000349096A (ja) 化合物電界効果トランジスタおよびその製造方法
CN100391006C (zh) 半导体器件
JP2007027294A (ja) ヘテロ接合バイポーラトランジスタ
US20100171151A1 (en) Heterojunction bipolar transistor and manufacturing method thereof
JP2015095552A (ja) ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ及びヘテロ接合バイポーラトランジスタ素子
WO2016098778A1 (ja) 半導体トランジスタ用エピタキシャルウェハ及び半導体トランジスタ
JP2009094148A (ja) ヘテロ接合バイポーラトランジスタ
JP2005012170A (ja) 半導体装置
JP2010287603A (ja) 化合物半導体素子及びその製造方法
JP2009231594A (ja) ヘテロ接合バイポーラトランジスタ
JP2010263018A (ja) トランジスタ素子用エピタキシャルウェハの製造方法
JP2008060247A (ja) ヘテロ接合バイポーラトランジスタ
JP2003347307A (ja) 半導体装置
JP2004281702A (ja) 半導体装置
JP3711949B2 (ja) 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ
JP2009231593A (ja) ヘテロ接合バイポーラトランジスタ

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080610

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080610

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120118

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120724