JP2007103784A - ヘテロ接合バイポーラトランジスタ - Google Patents
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Abstract
【解決手段】 基板100上に形成された導電型のサブコレクタ層101と、サブコレクタ層101上に形成された第1のコレクタ層102と、第1のコレクタ層102上に形成され、サブコレクタ層101の導電型と同一の導電型を有する第2のコレクタ層103とを備え、第1のコレクタ層102には、その内部にデルタドープ層108が介在している。
【選択図】図1
Description
図10(b) に示すように、従来のHBT及び従来例に係るHBTのいずれの場合においても、コレクタ電流Ic値が最大となるIb=Ibmにおいて、アバランシェブレークダウン発生時のVce値は最小となる。これにより、アバランシェブレークダウンは、電子のキャリア量又はホールのキャリア量に起因して発生することが分かる。すなわち、電子のキャリア量又はホールのキャリア量が多い程、アバランシェブレークダウンが発生する可能性が高くなる。
William Liu、Fundamentals of III−V Devices、第1版、米国、Wiley−Interscience、1999年3月24日発行、190ページ
オン抵抗が高くなることにより、コレクタ空乏層走行時間τcが増大し、式[2]から分かるように、コレクタ空乏層走行時間τcが増大することにより、カットオフ周波数ftの低下を引き起こす。
以下に、本発明の第1の実施形態に係るHBTの構造について、図1及び[表1]を参照しながら説明する。図1は、本発明の第1の実施形態に係るHBTの構造について示す断面図である。また、[表1]は、本発明の第1の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、キャリア濃度及びシート濃度について示す表である。
以下に、本発明の第2の実施形態に係るHBTの構造について、図4及び[表2]を参照しながら説明する。図4は、本発明の第2の実施形態に係るHBTの構造について示す断面図である。また、[表2]は、本発明の第2の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について示す表である。
以下に、本発明の第3の実施形態に係るHBTの構造について、図6及び[表3]を参照しながら説明する。図6は、本発明の第3の実施形態に係るHBTの構造について示す断面図である。また、[表3]は、本発明の第3の実施形態に係るHBTにおける、基板及び各半導体層についての、材料、導電型、膜厚、及びキャリア濃度について示す表である。
101,201,301 サブコレクタ層
102,202,302 第1のコレクタ層
103,203,303 第2のコレクタ層
104,204,304 ベース層
105,205,305 第1のエミッタ層
106,206,306 第2のエミッタ層
107,207,307 エミッタコンタクト層
108 デルタドープ層
208 組成傾斜型コレクタ層
308 スペーサー層
109,209,309 コレクタ電極
110,210,310 ベース電極
111,211,311 エミッタ電極
402 第1のコレクタ層
500 基板
501 サブコレクタ層
503 第2のコレクタ層
504 ベース層
505 第1のエミッタ層
506 第2のエミッタ層
507 エミッタコンタクト層
509 コレクタ電極
510 ベース電極
511 エミッタ電極
Claims (10)
- 基板上に形成された導電型のサブコレクタ層と、
前記サブコレクタ層上に形成された第1のコレクタ層と、
前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
前記第1のコレクタ層には、その内部にデルタドープ層が介在していることを特徴とするヘテロ接合バイポーラトランジスタ。 - 前記第1のコレクタ層における前記デルタドープ層が存在する領域は、中央よりも上側の領域に位置していることを特徴とする請求項1に記載のヘテロ接合バイポーラトランジスタ。
- 前記第1のコレクタ層はInGaPを含む層であり、
前記第2のコレクタ層はGaAsを含む層であり、
前記デルタドープ層は、前記サブコレクタ層の導電型と同一の導電型を有する不純物を含む層であることを特徴とする請求項1又は2に記載のヘテロ接合バイポーラトランジスタ。 - 基板上に形成された導電型のサブコレクタ層と、
前記サブコレクタ層上に形成された第1のコレクタ層と、
前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
前記第1のコレクタ層と前記第2のコレクタ層との間に、組成比が前記第1のコレクタ層側から前記第2のコレクタ層側に向かって増加又は減少している半導体層を更に備えることを特徴とするヘテロ接合バイポーラトランジスタ。 - 前記第1のコレクタ層はInGaPを含む層であり、
前記第2のコレクタ層はGaAsを含む層であり、
前記半導体層は、一般式がAlxGa(1-x)As(0≦x≦1)で表される化合物を含んでおり、
前記x値は、前記半導体層における前記第1のコレクタ層との界面から前記第2のコレクタ層との界面へ向かう方向に減少していることを特徴とする請求項4に記載のヘテロ接合バイポーラトランジスタ。 - 前記x値は、前記半導体層における前記第1のコレクタ層との界面で0.25であり、前記第2のコレクタ層との界面で0であることを特徴とする請求項5に記載のヘテロ接合バイポーラトランジスタ。
- 基板上に形成された導電型のサブコレクタ層と、
前記サブコレクタ層上に形成された第1のコレクタ層と、
前記第1のコレクタ層上に形成され、前記サブコレクタ層の導電型と同一の導電型を有する第2のコレクタ層とを備え、
前記第1のコレクタ層と前記第2のコレクタ層との間に、前記サブコレクタ層の導電型と同一の導電型を有するスペーサー層を更に備えることを特徴とするヘテロ接合バイポーラトランジスタ。 - 前記第1のコレクタ層はInGaPを含む層であり、
前記第2のコレクタ層はGaAsを含む層であり、
前記スペーサー層はGaAsを含む層であり、
前記スペーサー層の濃度は、前記第2のコレクタ層の濃度よりも高いことを特徴とする請求項7に記載のヘテロ接合バイポーラトランジスタ。 - 前記スペーサー層の膜厚は、100Å以下であり、且つ
前記スペーサー層の濃度は、1×1018cm-3以上であって且つ2×1018cm-3以下であることを特徴とする請求項8に記載のヘテロ接合バイポーラトランジスタ。 - 前記第1のコレクタ層は、アンドープ型又は前記サブコレクタ層の導電型と同一の導電型であることを特徴とする請求項1〜9のうちのいずれか1項に記載のヘテロ接合バイポーラトランジスタ。
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