JP2018101652A - バイポーラトランジスタ及びその製造方法 - Google Patents

バイポーラトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】バイポーラトランジスタのコレクタ抵抗の低減と、ベース・コレクタ間容量の低減とを同時に実現する。【解決手段】バイポーラトランジスタ１００は、コレクタ層３と、ベース層４と、エミッタ層５とがサブコレクタ層２に順次積層された構造を備える。サブコレクタ層２には、コレクタ電極９が形成されている。ベース層４には、ベース電極１０が形成されている。コレクタ層３は、サブコレクタ層側からベース層側にかけて不純物濃度が減少するように配置される複数の不純物層３１，３２，３３，３４を備える。不純物層３１は、複数の不純物層３１，３２，３３，３４のうち不純物濃度が最大であり、且つサブコレクタ層２に接している。不純物層３１のシート抵抗は、サブコレクタ層２のシート抵抗の９倍以下である。【選択図】図１

Description

本発明はバイポーラトランジスタ及びその製造方法に係る。
近年、移動通信端末の高周波増幅器モジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラトランジスタ（以下、ＨＢＴと呼ぶ）が主に用いられている。ＨＢＴに要求される特性として、一般的に、高効率、高利得、高耐圧（高負荷変動耐圧）、及び高出力などの諸特性が挙げられる。第２世代の携帯電話向けとしては、依然として高負荷変動耐圧を有するＨＢＴへのニーズが強い状況であるが、それに加えて、最近では、より一層の高出力化が求められている状況である。また、第３世代及び第４世代の携帯電話向けとしては、高付加効率を有するＨＢＴへのニーズが高いが、更に、高効率且つ高利得であって、しかも、高出力ものが求められている。このように最近では、高出力を有するＨＢＴへのニーズがより一層強まっていると言える。
この種のＨＢＴの構造に言及した文献として、特開２００６−６０２２１号公報及び特開２００８−１３０５８６号公報が知られている。これらの文献に記載のＨＢＴは、ｎ型コレクタ領域として機能するサブコレクタ層及びコレクタ層と、ｐ型ベース領域として機能するベース層と、ｎ型エミッタ領域として機能するエミッタ層とが順次基板に形成されている構造を有する。コレクタ層は、複数の不純物層が積層される構造を有しており、各不純物層のドナー不純物濃度は、サブコレクタ層側からベース層側にかけて次第に減少するように調整されている。エミッタ領域のうち実質的なエミッタ電流が流れる領域を真性エミッタ領域と呼ぶ。ベース領域やコレクタ領域においても、電流は真性エミッタ領域の直下の各領域を流れるため、真性エミッタ領域とその直下のベース領域及びコレクタ領域を真性ＨＢＴと呼ぶ。
特開２００６−６０２２１号公報の図１Ａに記載のＨＢＴのコレクタ層は、サブコレクタ層に近い側から順に、第１のｎ型不純物層、第２のｎ型不純物層、及び第３のｎ型不純物層を有している。第１のｎ型不純物層は、７×１０16ｃｍ-3以上１０×１０16ｃｍ-3以下の不純物濃度と、２００ｎｍ以上４００ｎｍ以下の厚みを有する。第２のｎ型不純物層は、４×１０16ｃｍ-3以上７×１０16ｃｍ-3以下の不純物濃度と、２００ｎｍ以上４００ｎｍ以下の厚みを有する。第３のｎ型不純物層は、０．５×１０16ｃｍ-3以上４×１０16ｃｍ-3以下の不純物濃度と、１００ｎｍ以上５００ｎｍ以下の厚みを有する。サブコレクタ層は、４×１０18ｃｍ-3の不純物濃度と、４００ｎｍの厚みを有する。
特開２００６−６０２２１号公報の図１Ｃに記載のＨＢＴのコレクタ層は、サブコレクタ層に近い側から順に、第１のｎ型不純物層、第２のｎ型不純物層、第３のｎ型不純物層、及び第４のｎ型不純物層を有している。第１のｎ型不純物層は、７×１０16ｃｍ-3以上１０×１０16ｃｍ-3以下の不純物濃度と、２００ｎｍ以上４００ｎｍ以下の厚みを有する。第２のｎ型不純物層は、４×１０16ｃｍ-3以上７×１０16ｃｍ-3以下の不純物濃度と、２００ｎｍ以上４００ｎｍ以下の厚みを有する。第３のｎ型不純物層は、０．５×１０16ｃｍ-3以上４×１０16ｃｍ-3以下の不純物濃度と、１００ｎｍ以上５００ｎｍ以下の厚みを有する。第４のｎ型不純物層は、０．８４×１０16ｃｍ-3以上４×１０16ｃｍ-3以下の不純物濃度と、１００ｎｍ以上５００ｎｍ以下の厚みを有する。サブコレクタ層は、４×１０18ｃｍ-3の不純物濃度と、４００ｎｍの厚みを有する。
特開２００８−１３０５８６号公報の図２０に記載のＨＢＴのコレクタ層は、サブコレクタ層に近い側から順に、第１のｎ型不純物層、第２のｎ型不純物層、及び第３のｎ型不純物層を有している。第１のｎ型不純物層は、５×１０16ｃｍ-3の不純物濃度と、２００ｎｍの厚みを有する。第２のｎ型不純物層は、１×１０16ｃｍ-3の不純物濃度と、２００ｎｍの厚みを有する。第３のｎ型不純物層は、５×１０15ｃｍ-3の不純物濃度と、６００ｎｍの厚みを有する。サブコレクタ層は、他の実施例の記載から、１×１０18ｃｍ-3の不純物濃度を有するものと推定される。
上述のＨＢＴの構造から、サブコレクタ層は、１×１０18ｃｍ-3以上の高濃度で形成されていることが分かる。コレクタ電極端からコレクタ層の中心に至るコレクタ抵抗Ｒｃを可能な限り低くするために、サブコレクタ層は、ＨＢＴの製造時点において技術的に可能な限り最高の濃度でドーピングされるのが通常である。一方、コレクタ層は、通常は、サブコレクタ層よりも１／１０倍以下の相対的に低い濃度で形成される。これは、ベース・コレクタ間容量が必要以上に大きくなって、効率や利得などの高周波性能が低下することを避けるためである。また、ベース・コレクタ間耐圧及びコレクタ・エミッタ間耐圧が必要以上に低下すると、高周波出力が最大限に出力される条件下での出力電圧振幅が最大限に振れ、ＨＢＴが破壊されてしまうことを回避するためでもある。
特開２００６−６０２２１号公報 特開２００８−１３０５８６号公報
ＨＢＴを高出力化するためには、コレクタ抵抗の低減と、ベース・コレクタ間容量の低減とを同時に実現することが必要である。しかし、従来の技術では、ＨＢＴを高出力化するためにコレクタ抵抗の低減と、ベース・コレクタ間容量の低減とを同時に実現するのは困難であった。その理由について、図１１及び図１２を参照しながら説明する。図１１及び図１２において、符号２０，３０，４０，５０，１１０は、それぞれ、サブコレクタ層、コレクタ層、ベース層、エミッタ層、及び真性ＨＢＴを示している。符号１２０，８０，５１，２１，４１は、それぞれ、キャップ層、コンタクト層、エミッタ電極、コレクタ電極、及びベース電極を示している。
従来技術では、図１１及び図１２に示すように、多層積層構造を有するコレクタ層３０により、所望のベース・コレクタ間耐圧、コレクタ・エミッタ間耐圧、及びオン耐圧を実現していた。コレクタ層３０を構成する各不純物層の濃度及び厚さ（一般的には、濃度分布）がこれらの耐圧を決める因子となる。ところが、コレクタ層３０を構成する各不純物層の厚さの合計に関しては、十分な考慮はなされているとは言いがたく、所望の耐圧を得るために必要最低限の厚さを越えてコレクタ層３０の厚さが設定されている場合がある。ベース・コレクタ間容量Ｃｂｃは、空乏層容量Ｃｂｃｄ、外部容量Ｃｂｃｅｘ１、及び外部容量Ｃｂｃｅｘ２からなる。空乏層容量Ｃｂｃｄは、ベース層４０とコレクタ層３０との間の空乏層容量である。外部容量Ｃｂｃｅｘ１は、ベース電極４１及びベース層４０とコレクタ電極２１との間の外部容量である。外部容量Ｃｂｃｅｘ２は、ベース電極４１及びベース層４０とサブコレクタ層２０との間の外部容量である。これらの容量のうち、空乏層容量Ｃｂｃｄの寄与が相対的に大きいものの、残りの２つの外部容量Ｃｂｃｅｘ１、Ｃｂｃｅｘ２も無視できない程度の寄与をしている。
従って、コレクタ層３０の厚さを、所望の耐圧を確保するために必要最低限の厚さに設定した場合は、図１１に示すように、ベース電極４１及びベース層４０と、コレクタ電極２１及びサブコレクタ層２０との間の距離が短くなる。これにより、ベース電極４１及びベース層４０とコレクタ電極２１との間の外部容量Ｃｂｃｅｘ１と、ベース電極４１及びベース層４０とサブコレクタ層２０との間の外部容量Ｃｂｃｅｘ２とが大きくなる。これにより、ＨＢＴの出力電力が低下し、ひいては、利得や効率が低下するという副次的弊害も伴う。
一方、コレクタ層３０の厚さを、所望の耐圧を確保するために必要最低限の厚さを越える厚さに設定した場合には、外部容量Ｃｂｃｅｘ１，Ｃｂｃｅｘ２の増大を回避できる。ところが、この場合、サブコレクタ層２０の濃度に比べて低濃度（約１／１０倍）の不純物濃度を有するコレクタ層３０のアクセス抵抗が増大するという弊害が生じる。この弊害について説明する前に、従来のＨＢＴのコレクタ抵抗Ｒｃに寄与する主要な抵抗成分について、図１２を参照しながら説明する。同図では、コレクタ電極２１とサブコレクタ層２０との間の接触抵抗及びコレクタ電極抵抗を省略している。また、コレクタ抵抗Ｒｃに寄与する抵抗成分は、分布定数回路として表現する必要があるが、簡略化のため、集中定数回路として表現している。
コレクタ抵抗Ｒｃは、外部サブコレクタ抵抗Ｒｓｃｅｘと、内部サブコレクタ抵抗Ｒｓｃｉｎと、アクセス抵抗Ｒｓｃａｃと、アクセス抵抗Ｒｃａｃとの和で与えられる。ここで、外部サブコレクタ抵抗Ｒｓｃｅｘは、コレクタ電極２１の端部とコレクタ層３０の端部との間のサブコレクタ層３０の抵抗である。内部サブコレクタ抵抗Ｒｓｃｉｎは、コレクタ層３０の直下のサブコレクタ層２０の抵抗である。アクセス抵抗Ｒｓｃａｃは、サブコレクタ層２０から真性ＨＢＴ１１０の動作領域へのアクセス抵抗である。アクセス抵抗Ｒｃａｃは、サブコレクタ層２０から、耐圧確保に必要最低限の厚さを有する領域へのアクセス抵抗である。外部サブコレクタ抵抗Ｒｓｃｅｘと内部サブコレクタ抵抗Ｒｓｃｉｎとの和である（Ｒｓｃｅｘ＋Ｒｓｃｉｎ）抵抗の幅は、サブコレクタ層２０の厚さ（通常は、０．５μｍから１．５ｕｍ程度）と同じである。（Ｒｓｃｅｘ＋Ｒｓｃｉｎ）抵抗の長さは、コレクタ電極２１の端部から真性ＨＢＴ１１０の中央までの横方向の距離（通常は、２μｍから４μｍ程度）と同じである。
一方、アクセス抵抗Ｒｓｃａｃの幅は、真性ＨＢＴ１１０の幅（通常は、２μｍから６μｍ程度）と同じである。アクセス抵抗Ｒｓｃａｃの長さは、サブコレクタ層２０の厚さ（通常は、０．５μｍから１．５μｍ程度）と同じである。従って、アクセス抵抗Ｒｓｃａｃの寄与は、（Ｒｓｃｅｘ＋Ｒｓｃｉｎ）抵抗の寄与と比較して無視し得る。次に、アクセス抵抗Ｒｃａｃの寄与について検討すると、コレクタ層３０の不純物濃度は、サブコレクタ層２０の不純物濃度の１／１０倍以下である。アクセス抵抗Ｒｃａｃの幅は、真性ＨＢＴ１１０の幅（通常は、２μｍから６μｍ程度）と同じである。アクセス抵抗Ｒｃａｃの長さは、０．３μｍから０．７μｍ程度である。従って、アクセス抵抗Ｒｃａｃの寄与は、無視することができない。尚、抵抗の長さとは、電流が流れる方向に沿った抵抗の長さを意味し、抵抗の幅とは、電流が流れる方向に垂直な方向に沿った抵抗の幅を意味するものとする。
上述の理由から、コレクタ抵抗Ｒｃは、（Ｒｓｃｅｘ＋Ｒｓｃｉｎ）／２＋Ｒｃａｃにより求まる。従って、コレクタ層３０の厚さを、所望の耐圧を確保するために必要最低限の厚さを越える厚さに設定した場合には、サブコレクタ層２０から真性ＨＢＴ１１０の動作領域へのアクセス抵抗Ｒｃａｃの増大により、コレクタ抵抗Ｒｃの増大を招く。これにより、ＨＢＴのオン抵抗Ｒｏｎが制限されてしまう結果、ＨＢＴの高出力化が困難になる。このように、従来のＨＢＴの構造では、外部容量Ｃｂｃｅｘ１，Ｃｂｃｅｘ２と、コレクタ抵抗Ｒｃとは、トレードオフの関係にあり、両者を同時に低減することによりＨＢＴの高出力化を図るのは困難であった。
そこで、本発明は、コレクタ抵抗の低減と、ベース・コレクタ間容量の低減とを同時に実現することにより、バイポーラトランジスタの高出力化を図ることを課題とする。
上述の課題を解決するため、本発明に係るバイポーラトランジスタは、（i）第１の面とその裏面である第２の面とを有するサブコレクタ層であって、第１の面に形成されるコレクタ電極を有するサブコレクタ層と、（ii）第３の面とその裏面である第４の面とを有するベース層であって、第３の面に形成されるベース電極を有するベース層と、（iii）第４の面に接する第５の面と、第１の面に接する第６の面であって、第５の面の裏面である第６の面とを有するコレクタ層であって、第６の面から第５の面にかけて不純物濃度が減少するように配置される複数の不純物層を備えるコレクタ層と、（iv）第３の面に形成されるエミッタ層と、を備える。複数の不純物層は、複数の不純物層のうち不純物濃度が最大であり、且つ第１の面に接する第１の不純物層を含み、第１の不純物層のシート抵抗は、サブコレクタ層のシート抵抗の９倍以下である。
本発明に係るバイポーラトランジスタによれば、コレクタ抵抗の低減と、ベース・コレクタ間容量の低減とを同時に実現することができる。
本発明の実施形態に係るバイポーラトランジスタの構造を示す断面図である。 本発明の実施形態に係るバイポーラトランジスタを構成する各層の不純物濃度の分布を示すグラフである。 本発明の実施形態に係るバイポーラトランジスタのコレクタ抵抗の抵抗成分を示す説明図である。 本発明の実施形態に係るバイポーラトランジスタにおけるρｓ１ｃ／ρｓｓｃとρｓｔｏｔ／ρｓｓｃとの関係を示すグラフである。 本発明の実施例に係るバイポーラトランジスタの構造を示す断面図である。 本発明の実施例に係るバイポーラトランジスタの製造工程を示す断面図である。 本発明の実施例に係るバイポーラトランジスタの製造工程を示す断面図である。 本発明の実施例に係るバイポーラトランジスタの製造工程を示す断面図である。 本発明の実施例に係るバイポーラトランジスタの製造工程を示す断面図である。 本発明の実施例に係るバイポーラトランジスタの構造を示す断面図である。 従来のバイポーラトランジスタの構造を示す断面図である。 従来のバイポーラトランジスタの構造を示す断面図である。
以下、各図を参照しながら本発明の実施形態について説明する。ここで、同一符号は同一の部材を示すものとし、重複する説明は省略する。
図１は、本発明の実施形態に係るバイポーラトランジスタ１００の構造を示す断面図である。バイポーラトランジスタ１００は、化合物半導体から形成される、サブコレクタ層２、コレクタ層３、ベース層４、及びエミッタ層５を備えている。サブコレクタ層２の二つの主面のうち、一方の主面を第１の面２０１と呼び、他方の主面を第２の面２０２と呼ぶ。第２の面２０２は、第１の面２０１の裏面である。サブコレクタ層２の第１の面２０１には、コレクタ電極９が形成されている。サブコレクタ層２は、基板１に形成されており、第２の面２０２は、基板１に接している。ベース層４の二つの主面のうち、一方の主面を第３の面４０１と呼び、他方の主面を第４の面４０２と呼ぶ。第４の面４０２は、第３の面４０１の裏面である。第３の面４０１には、エミッタ層５と、ベース電極１０とが形成されている。コレクタ層３の二つの主面のうち、一方の主面を第５の面３０１と呼び、他方の主面を第６の面３０２と呼ぶ。第６の面３０２は、第５の面３０１の裏面である。第５の面３０１は、第４の面４０２に接している。第６の面３０２は、第１の面２０１に接している。コレクタ層３は、第６の面３０２から第５の面３０１にかけて不純物濃度が次第に減少するように配置される複数の不純物層３１，３２，３３，３４を備える。不純物層３１，３２，３３，３４は、この順番で、サブコレクタ層２に積層されており、それぞれを、第１の不純物層、第２の不純物層、第３の不純物層、及び第４の不純物層と呼ぶ。各不純物層の不純物濃度は異なるが、材質は共通している。エミッタ層５には、キャップ層１２、コンタクト層８、及びエミッタ電極１１が順次積層形成されている。
バイポーラトランジスタ１００は、例えば、エミッタ層５とベース層４とがヘテロ接合を形成し、エミッタ層５のバンドギャップがベース層４のバンドギャップより大きい、ヘテロバイポーラトランジスタである。ヘテロ接合により、ベース抵抗を低減できるため、バイポーラトランジスタ１００の高周波特性を改善できる。また、バイポーラトランジスタ１００を化合物半導体から形成することにより、電子の移動度を高めることができる。符号１０１が示す領域は、真性ＨＢＴと呼ばれる。
図２は、バイポーラトランジスタ１００を構成する各層の不純物濃度の分布を示すグラフである。図２の横軸は、ベース層４の第３の面４０１からサブコレクタ層２の第１の面２０１に向かう方向の深さを示す。図２の縦軸は、各層の不純物濃度を示す。符号２００は、サブコレクタ層２の不純物濃度の分布を示す。符号３１０は、第１の不純物層３１の不純物濃度の分布を示す。符号３２０は、第２の不純物層３２の不純物濃度の分布を示す。符号３３０は、第３の不純物層３３の不純物濃度の分布を示す。符号３４０は、第４の不純物層３４の不純物濃度の分布を示す。これらの不純物層３１，３２，３３，３４は、第１の導電型を有する。符号４００は、ベース層４の不純物濃度の分布を示す。ベース層４は、第１の導電型とは反対の第２の導電型を有する。例えば、第１の導電型がｎ型であるときは、第２の導電型はｐ型である。また例えば、第１の導電型がｐ型であるときは、第２の導電型はｎ型である。同図に示すように、複数の不純物層３１，３２，３３，３４の中で第１の不純物層３１の不純物濃度が最も高い。次いで、第２の不純物層３２の不純物濃度が２番目に高く、第３の不純物層３３の不純物濃度が３番目に高い。第４の不純物層３４の不純物濃度は一番低い。第１の不純物層３１の不純物濃度と、サブコレクタ層２の不純物濃度とは、同じでもよく、或いは異なっていてもよい。
サブコレクタ層２の不純物濃度は、１×１０18ｃｍ-3以上が好ましい。サブコレクタ層２を高濃度にドーピングすることにより、バイポーラトランジスタ１００のコレクタ抵抗Ｒｃが低減するため、バイポーラトランジスタ１００の高出力化を図ることができる。
第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４のそれぞれの不純物濃度は、第１の不純物層３１の不純物濃度よりも一桁以上低いのが望ましい。これにより、ベース・コレクタ間耐圧及びコレクタ・エミッタ間耐圧を向上できる。これにより、バイポーラトランジスタ１００からの出力が最大になるときでも、ベース・コレクタ間耐圧及びコレクタ・エミッタ間耐圧の向上により、バイポーラトランジスタ１００の破壊を回避できる。
第２の不純物層３２及び第３の不純物層３３のそれぞれの不純物濃度は、１×１０16ｃｍ-3以上７×１０16ｃｍ-3以下が好ましく、第４の不純物層３４の不純物濃度は、３×１０15ｃｍ-3以下が好ましい。第４の不純物層３４の不純物濃度は、第２の不純物層３２及び第３の不純物層３３のそれぞれの不純物濃度よりもかなり少ないため、第４の不純物層３４内のベース・コレクタ間空乏層は、コレクタ電圧Ｖｃの増加と共に急速に拡大する。このため、バイポーラトランジスタ１００の飽和動作領域内の一定の低電圧Ｖｃａにおいて、ベース・コレクタ間空乏層は、第３の不純物層３３と第４の不純物層３４との間の境界に到達する。一方、第３の不純物層３３は、第４の不純物層３４よりも不純物濃度が高いため、Ｖｃａ以上のコレクタ電圧Ｖｃの範囲において、ベース・コレクタ間空乏層の拡大が抑制される。これは、Ｖｃａ以上のコレクタ電圧Ｖｃの範囲において、ベース・コレクタ間容量Ｃｂｃのコレクタ電圧依存性がある程度一定以下に抑制され、ベース・コレクタ間容量Ｃｂｃの線形性が改善されることを意味する。このため、バイポーラトランジスタ１００は、高い線形性が要求されるＷＣＤＭＡ（登録商標）（Wideband Code Division Multiple Access）やＬＴＥ（Long Term Evolution）などの通信規格に対応するＲＦ（Radio Frequency）信号の増幅に好適である。
第２の不純物層３２は、第３の不純物層３３よりも不純物濃度が高いのが好ましい。これにより、第２の不純物層３２が第３の不純物層３３と不純物濃度が同じである場合と比較して、第２の不純物層３２内のアクセス抵抗Ｒ２ｃａｃを低減できる。アクセス抵抗Ｒ２ｃａｃの低減により、バイポーラトランジスタ１００のコレクタ抵抗Ｒｃを低減できる。これにより、バイポーラトランジスタ１００のオン抵抗を低減できるので、バイポーラトランジスタ１００の高出力化を実現できる。第２の不純物層３２を高濃度にドーピングすることにより、バイポーラトランジスタ１００に大きな電流が流れるときのオン耐圧の低下を抑制できるという効果も得られる。このため、バイポーラトランジスタ１００からの出力が最大になるときに負荷変動が生じても、オン耐圧で決まる負荷変動コレクタ耐圧の低下を抑制できる。
尚、それぞれの不純物層３１，３２，３３，３４の濃度分布は、必ずしも一様である必要はなく、各層内で連続的に変化してもよい。また、コレクタ層３を構成する不純物層の数は必ずしも４層である必要はなく、２層、３層、又は５層以上でもよい。
図３は、バイポーラトランジスタ１００のコレクタ抵抗Ｒｃの抵抗成分を示す説明図である。第１の不純物層３１は、サブコレクタ層２０と同程度の不純物濃度と同程度の厚さとを有しており、且つ、真性ＨＢＴ１０１を画定する境界の外側に延在している。このため、第１の不純物層３１は、従来のＨＢＴには存在していなかった低抵抗の電流経路と等価的に振る舞う。第１の不純物層３１の抵抗をＲ１ｃｉｎと呼ぶ。抵抗Ｒ１ｃｉｎは、サブコレクタ層２の内部サブコレクタ抵抗Ｒｓｃｉｎと並列に接続するため、コレクタ抵抗Ｒｃは、（Ｒｓｃｅｘ＋Ｒｓｃｉｎ／／Ｒ１ｃｉｎ）／２に等しい。但し、Ｒｓｃｉｎ／／Ｒ１ｃｉｎ＝（Ｒｓｃｉｎ×Ｒ１ｃｉｎ）／（Ｒｓｃｉｎ＋Ｒ１ｃｉｎ）である。ここでも、上述と同じ理由で、ＲｓｃａｃとＲ１ｃａｃの寄与は、Ｒｓｃｅｘ＋Ｒｓｃｉｎ／／Ｒ１ｃｉｎに比べて無視してよい。また、図３のＲ２ｃａｃは、耐圧確保に必要な厚さの内側にある抵抗であり、議論の対象となる抵抗ではないので、無視してよい。
尚、本明細書において、ＡとＢとが同程度であるとは、ＡとＢとをそれぞれ１０の指数で表現したときに１０のべき乗が同じであることを意味し、例えば、ＢがＡの１／１０倍以上９倍以下であれば、ＡとＢとは同程度であると解釈し得る。
Ｒｓｃｉｎ／／Ｒ１ｃｉｎ＜Ｒｓｃｉｎであり、且つ、ＲｓｃａｃとＲ１ｃａｃは無視できる。このため、本実施形態のコレクタ抵抗Ｒｃ＝（Ｒｓｃｅｘ＋Ｒｓｃｉｎ／／Ｒ１ｃｉｎ）／２は、従来のコレクタ抵抗Ｒｃ＝（Ｒｓｃｅｘ＋Ｒｓｃｉｎ）／２＋Ｒｃａｃより必ず小さくなる。第１の不純物層３１は、サブコレクタ層２０と同程度の不純物濃度と同程度の厚さとを有しているため、バイポーラトランジスタ１００は、同程度の抵抗値を有するサブコレクタ層２と第１の不純物層３１とが並列に接続されているという構造を有する。このような並列接続により、コレクタ抵抗Ｒｃを下げることができる。これに対し、従来のＨＢＴの構造では、第１の不純物層３１に相当する不純物層が、サブコレクタ層と比較して低濃度にドーピングされているため、そのコレクタ抵抗は、サブコレクタ層単独の抵抗成分が支配的となる。このため、従来のＨＢＴの構造では、コレクタ抵抗を下げるのが困難であった。
サブコレクタ層２のシート抵抗をρｓｓｃと呼び、第１の不純物層３１のシート抵抗をρｓ１ｃと呼び、並列接続されるサブコレクタ層２及び第１の不純物層３１の合成シート抵抗をρｓｔｏｔと呼ぶ。図４は、本実施形態のバイポーラトランジスタ１００におけるρｓ１ｃ／ρｓｓｃとρｓｔｏｔ／ρｓｓｃとの関係を示すグラフである。同図から分かるように、ρｓ１ｃ／ρｓｓｃの値が十分に大きいと、ρｓｔｏｔ／ρｓｓｃの値は１に漸近する。ρｓ１ｃ／ρｓｓｃの値が十分に大きい値から次第に減少していき、９以下になると、ρｓｔｏｔ／ρｓｓｃの値は、０．９から急激に減少していく。これは、ρｓ１ｃ／ρｓｓｃの値が９以下に低減すると、コレクタ抵抗Ｒｃの低減の効果が現れることを意味している。一方、ρｓ１ｃ／ρｓｓｃの値が十分に小さいと、ρｓｔｏｔ／ρｓｓｃの値は０に漸近する。ρｓ１ｃ／ρｓｓｃの値が１／１０未満に低減すると、ρｓｔｏｔ／ρｓｓｃの値は、０．１から０に向けて緩やかに減少するため、コレクタ抵抗Ｒｃの低減の効果はあまり見られない。その上、これを実現する技術的な困難性も増すため、ρｓ１ｃ／ρｓｓｃの値は、１／１０以上が好ましい。以上のことから、ρｓ１ｃ／ρｓｓｃの値は１／１０以上９以下が好ましい。即ち、第１の不純物層３１のシート抵抗は、サブコレクタ層２のシート抵抗の１／１０倍以上９倍以下が好ましい。これは、第１の不純物層３１の不純物濃度と、サブコレクタ層２の不純物濃度とが同じであるという条件下では、第１の不純物層３１の厚みは、サブコレクタ層２の厚みの１／９倍以上１０倍以下が好ましいことを意味する。
ρｓ１ｃ／ρｓｓｃの値が３付近より下では、ρｓ１ｃ／ρｓｓｃの値の変化に対するρｓｔｏｔ／ρｓｓｃの値の変化が大きくなり、ρｓｔｏｔ／ρｓｓｃの値は、０．７５以下となる。これは、ρｓ１ｃ／ρｓｓｃの値が３以下に低減すると、コレクタ抵抗Ｒｃの低減の効果が顕著に現れることを意味している。一方、ρｓ１ｃ／ρｓｓｃの値が１／３未満に低減すると、ρｓｔｏｔ／ρｓｓｃの値は、０．２５から０に向けて緩やかに減少するため、コレクタ抵抗Ｒｃの低減の効果はあまり見られない。以上のことから、ρｓ１ｃ／ρｓｓｃの値は１／３以上３以下が好ましい。即ち、第１の不純物層３１のシート抵抗は、サブコレクタ層２のシート抵抗の１／３倍以上３倍以下が好ましい。これは、第１の不純物層３１の不純物濃度と、サブコレクタ層２の不純物濃度とが同じであるという条件下では、第１の不純物層３１の厚みは、サブコレクタ層２の厚みの１／３倍以上３倍以下が好ましいことを意味する。
また、図３に示すように、サブコレクタ層２０と同程度の厚さを有する第１の不純物層３１がサブコレクタ層２０の第１の面２０１に接することにより、ベース電極１０及びベース層４とコレクタ電極９との間の距離が増加し、外部容量Ｃｂｃｅｘ１が低減する。同様に、ベース電極１０及びベース層４とサブコレクタ層２との間の距離が増加し、外部容量Ｃｂｃｅｘ２が低減する。外部容量Ｃｂｃｅｘ１，Ｃｂｃｅｘ２の低下に伴い、バイポーラトランジスタ１００のベース・コレクタ間容量Ｃｂｃが低減する。これにより、バイポーラトランジスタ１００のコレクタ抵抗Ｒｃの低減と、ベース・コレクタ間容量Ｃｂｃの低減とを同時に実現することができ、ひいては、バイポーラトランジスタ１００の高出力化、高利得化及び高効率化を実現できる。
図５は、本実施例に係るバイポーラトランジスタ１００の構造を示す断面図である。同図に示すように、ｎ型ＧａＡｓサブコレクタ層２、ｎ型ＧａＡｓコレクタ層３、ｐ型ＧａＡｓベース層４、及びｎ型ＩｎxＧａ1-xＰエミッタ層５が半絶縁性のＧａＡｓ基板１に順次積層されている。ｎ型ＧａＡｓサブコレクタ層２のＳｉ濃度は、２×１０18ｃｍ-3以上６×１０18ｃｍ-3以下であり、その膜厚は、０．３μｍ以上１．０μｍ以下である。ｎ型ＧａＡｓコレクタ層３の膜厚は、９００ｎｍ以上１５００ｎｍ以下である。ｐ型ＧａＡｓベース層４のＣ濃度は、２×１０19ｃｍ-3以上５×１０19ｃｍ-3以下であり、その膜厚は、５０ｎｍ以上１５０ｎｍ以下である。ｎ型ＩｎxＧａ1-xＰエミッタ層５のＩｎ組成比は、ｘ＝０．５であり、そのＳｉ濃度は、２×１０17ｃｍ-3以上５×１０17ｃｍ-3以下であり、その膜厚は、３０ｎｍ以上５０ｎｍ以下である。
ｎ型ＩｎxＧａ1-xＰエミッタ層５には、ｎ型ＧａＡｓ層６、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７、及びｎ型ＩｎxＧａ1-xＡｓコンタクト層８が順次積層されている。ｎ型ＧａＡｓ層６のＳｉ濃度は、２×１０18ｃｍ-3以上４×１０18ｃｍ-3以下であり、その膜厚は、５０ｎｍ以上１５０ｎｍ以下である。ｎ型ＩｎxＧａ1-xＡｓグレーディング層７のＳｉ濃度は、１×１０19ｃｍ-3以上３×１０19ｃｍ-3以下であり、その膜厚は、３０ｎｍ以上７０ｎｍ以下であり、そのＩｎ組成比は、ｐ型ＧａＡｓベース層４に近い側においてｘ＝０であり、ｐ型ＧａＡｓベース層４から遠い側においてｘ＝０．５である。ｎ型ＩｎxＧａ1-xＡｓコンタクト層８のＩｎ組成比は、ｘ＝０．５であり、そのＳｉ濃度は、１×１０19ｃｍ-3以上３×１０19ｃｍ-3以下であり、その膜厚は、３０ｎｍ以上７０ｎｍ以下である。
ここで、ｎ型ＩｎxＧａ1-xＰエミッタ層５の領域のうち、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７、及びｎ型ＧａＡｓ層６を区切る境界の外側にある領域は、空乏化により、自由電子が存在しないように濃度及び膜厚が定められている。従って、ｎ型ＩｎxＧａ1-xＰエミッタ層５の領域のうち実質的に電流が流れる領域は、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７、及びｎ型ＧａＡｓ層６を区切るメサ形状直下の真性エミッタ領域５１である。尚、説明の便宜上、図１及び図３に記載のエミッタ層５は、真性エミッタ領域と実質的に同じであり、エミッタ層５の領域のうち、空乏化する領域の図示は省略されている。
コレクタ層３を構成する第１の不純物層３１、第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４は、全体としてメサ形状を形成するように、一体的に加工されている。これにより、第１の不純物層３１の形成に伴う追加の製造工程が不要となる利点を有する。第１の不純物層３１、第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４は、それぞれ、不純物濃度の異なるｎ型ＧａＡｓ層である。
第１の不純物層３１は、Ｒｃ＝（Ｒｓｃｅｘ＋Ｒｓｃｉｎ／／Ｒ１ｃｉｎ）／２に基づいて、コレクタ抵抗Ｒｃを低減できるように、サブコレクタ層２と同程度の不純物濃度及び同程度の厚さを有しているのが好ましい。例えば、第１の不純物層３１の不純物濃度は、１×１０18ｃｍ-3以上５×１０18ｃｍ-3以下が好ましく、その厚さは、２００ｎｍ以上９００ｎｍ以下が好ましい。一例として、第１の不純物層３１の不純物濃度は、３×１０18ｃｍ-3であり、その膜厚は５００ｎｍである。
第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４のそれぞれの不純物濃度は、サブコレクタ層２の不純物濃度よりも一桁以上低いのが好ましい。第２の不純物層３２の不純物濃度は、３×１０16ｃｍ-3以上７×１０16ｃｍ-3以下が好ましく、その膜厚は１００ｎｍ以上３００ｎｍ以下が好ましい。一例として、第２の不純物層３２の不純物濃度は、５×１０16ｃｍ-3であり、その膜厚は２００ｎｍである。第３の不純物層３３の不純物濃度は、１×１０16ｃｍ-3以上４×１０16ｃｍ-3以下が好ましく、その膜厚は１００ｎｍ以上３００ｎｍ以下が好ましい。一例として、第３の不純物層３３の不純物濃度は、１．５×１０16ｃｍ-3であり、その膜厚は２２０ｎｍである。第４の不純物層３４の不純物濃度は、３×１０15ｃｍ-3以下が好ましく、その膜厚は３００ｎｍ以上５００ｎｍ以下が好ましい。一例として、第４の不純物層３４の不純物濃度は、３×１０15ｃｍ-3であり、その膜厚は４００ｎｍである。
ｎ型ＩｎxＧａ1-xＡｓコンタクト層８の表面には、エミッタ電極１１が形成される。エミッタ電極１１は、例えば、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成る電極である。ｐ型ＧａＡｓベース層４の表面には、真性エミッタ領域５１を間に挟んで対向するように一対のベース電極１０が形成される。ベース電極１０は、例えば、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して成る電極である。サブコレクタ層２の表面には、コレクタ層３を間に挟んで対向するように一対のコレクタ電極９が形成される。コレクタ電極９は、例えば、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）／Ｍｏ（膜厚１０ｎｍ）／Ａｕ（膜厚１ｕｍ）を積層して成る電極である。
次に、図６から図９を参照しながら、バイポーラトランジスタ１００の製造工程について説明する。
まず、図６に示すように、ＧａＡｓ基板１の表面にｎ型ＧａＡｓサブコレクタ層２が形成される。次に、第１の不純物層３１、第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４が同一の製造工程でｎ型ＧａＡｓサブコレクタ層２に連続的に形成されることにより、ｎ型ＧａＡｓコレクタ層３が形成される。このように、第１の不純物層３１を、他の不純物層３２，３３，３４と同一の製造工程で連続形成することにより、従来の製造工程をそのまま流用することが可能となり、第１の不純物層３１の製造工程を簡略化できる。次に、第４の不純物層３４にｐ型ＧａＡｓベース層４が形成される。次に、ｐ型ＧａＡｓベース層４上にｎ型ＩｎxＧａ1-xＰエミッタ層５が形成される。次に、ｎ型ＩｎxＧａ1-xＰエミッタ層５にｎ型ＧａＡｓ層６が形成される。次に、ｎ型ＧａＡｓ層６にｎ型ＩｎxＧａ1-xＡｓグレーディング層７が形成される。次に、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７にｎ型ＩｎxＧａ1-xＡｓコンタクト層８が形成される。ここで、バイポーラトランジスタ１００を構成する各層２〜８は、有機金属気相成長法などのエピタキシャル成長法によって形成される。ｎ型の半導体層では、例えば、Ｓｉをドーパントとしてもよく、ｐ型の半導体層では、例えば、Ｃをドーパントとしてもよい。また、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８では、Ｓｅ又はＴｅをドーパントとすることにより、高濃度化を実現してもよい。
次に、図７に示すように、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８の表面にエミッタ電極１１が形成される。次に、ホトレジストマスク（図示せず）をエッチングマスクとして、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７、及びｎ型ＧａＡｓ層６のうち、真性エミッタ領域５１の直上部分が残されてその余の不要な部分がエッチング除去される。これにより、ｎ型ＩｎxＧａ1-xＡｓコンタクト層８、ｎ型ＩｎxＧａ1-xＡｓグレーディング層７、及びｎ型ＧａＡｓ層６のメサ形状が画定される。
次に、図８に示すように、ホトレジストマスク（図示せず）をエッチングマスクとして、ｎ型ＩｎxＧａ1-xＰエミッタ層５、ｐ型ＧａＡｓベース層４、及びコレクタ層３のメサ形状が形成されるように不要な部分がエッチング除去される。このとき、第１の不純物層３１、第２の不純物層３２、第３の不純物層３３、及び第４の不純物層３４の不要部分は、同一工程で連続的にエッチング除去される。複数の不純物層３１，３２，３３，３４の積層方向から見た複数の不純物層３１，３２，３３，３４のそれぞれの平面形状は、略同一である。このように、第１の不純物層３１の平面形状が、他の不純物層３２，３３，３４の平面形状と略同一になるように、第１の不純物層３１を形成することにより、従来の製造工程をそのまま流用することが可能となり、第１の不純物層３１の製造工程を簡略化できる。次に、ｎ型ＩｎxＧａ1-xＰエミッタ層５の領域のうち、ベース電極１０が形成されるべき領域が除去されて、ｐ型ＧａＡｓベース層４が露出した後、ｐ型ＧａＡｓベース層４に接するベース電極１０が形成される。このとき、アロイ処理によりオーミック接続が実現される。
次に、図９に示すように、サブコレクタ層２に接するコレクタ電極９が形成され、アロイ処理によりオーミック接続が実現される。最後に、バイポーラトランジスタ１００の表面全体にＳｉＮ等のパッシベーション膜１４が形成される。
なお、エミッタ層５とベース層４との組み合わせは、ＩｎＧａＰ（エミッタ層）／ＧａＡｓ（ベース層）に限られない。エミッタ層５とベース層４との組み合わせは、例えば、ＡｌＧａＡｓ（エミッタ層）／ＧａＡｓ（ベース層）、ＩｎＰ（エミッタ層）／ＩｎＧａＡｓ（ベース層）、ＩｎＧａＰ（エミッタ層）／ＩｎＧａＡｓ（ベース層）、ＩｎＧａＰ（エミッタ層）／ＧａＡｓＳｂ（ベース層）、ＩｎＧａＰ（エミッタ層）／ＡｌＧａＡｓ（ベース層）、ＩｎＧａＰ（エミッタ層）／ＩｎＧａＡｓＮ（ベース層）、Ｓｉ（エミッタ層）／ＳｉＧｅ（ベース層）、ＡｌＧａＮ（エミッタ層）／ＧａＮ（ベース層）などのヘテロ接合の組み合わせにも適用可能である。
尚、図１０に示すように、複数の不純物層３１，３２，３３，３４の積層方向から見た複数の不純物層３１，３２，３３，３４のうち第１の不純物層３１の平面形状は、他の不純物層３２，３３，３４の平面形状の外側に延在してもよい。これにより、サブコレクタ層２と第１の不純物層３１とが接触する面積が増大し、コレクタ抵抗Ｒｃを更に低減させることができる。
以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、当業者が実施形態に適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。実施形態の各層及びその配置などは、例示したものに限定されるわけではなく適宜変更することができる。また、特許請求の範囲に記載の方法は、各工程が記載されている順番に従って各工程が実施されることに本発明の範囲を限定するものではなく、各工程の記載順とは異なる順番で各工程が実施される方法も本発明の範囲に含まれるものである。
１…基板 ２…サブコレクタ層 ３…コレクタ層 ４…ベース層 ５…エミッタ層 ９…コレクタ電極 １０…ベース電極 １１…エミッタ電極 ２０１…第１の面 ２０２…第２の面 ３０１…第５の面 ３０２…第６の面 ４０１…第３の面 ４０２…第４の面 １００…バイポーラトランジスタ

Claims (17)

  1. 第１の面とその裏面である第２の面とを有するサブコレクタ層であって、前記第１の面に形成されるコレクタ電極を有するサブコレクタ層と、
    第３の面とその裏面である第４の面とを有するベース層であって、前記第３の面に形成されるベース電極を有するベース層と、
    前記第４の面に接する第５の面と、前記第１の面に接する第６の面であって、前記第５の面の裏面である第６の面とを有するコレクタ層であって、前記第６の面から前記第５の面にかけて不純物濃度が減少するように配置される複数の不純物層を備えるコレクタ層と、
    前記第３の面に形成されるエミッタ層と、を備え、
    前記複数の不純物層は、前記複数の不純物層のうち不純物濃度が最大であり、且つ前記第１の面に接する第１の不純物層を含み、
    前記第１の不純物層のシート抵抗は、前記サブコレクタ層のシート抵抗の９倍以下である、バイポーラトランジスタ。
  2. 第１の面とその裏面である第２の面とを有するサブコレクタ層であって、前記第１の面に形成されるコレクタ電極を有するサブコレクタ層と、
    第３の面とその裏面である第４の面とを有するベース層であって、前記第３の面に形成されるベース電極を有するベース層と、
    前記第４の面に接する第５の面と、前記第１の面に接する第６の面であって、前記第５の面の裏面である第６の面とを有するコレクタ層であって、前記第６の面から前記第５の面にかけて不純物濃度が減少するように配置される複数の不純物層を備えるコレクタ層と、
    前記第３の面に形成されるエミッタ層と、を備え、
    前記複数の不純物層は、前記複数の不純物層のうち不純物濃度が最大であり、且つ前記第１の面に接する第１の不純物層を含み、
    前記第１の不純物層の厚みは、前記サブコレクタ層の厚みの１／９倍以上１０倍以下である、バイポーラトランジスタ。
  3. 請求項１に記載のバイポーラトランジスタであって、
    前記第１の不純物層のシート抵抗は、前記サブコレクタ層のシート抵抗の１／１０倍以上である、バイポーラトランジスタ。
  4. 請求項１又は３に記載のバイポーラトランジスタであって、
    前記第１の不純物層のシート抵抗は、前記サブコレクタ層のシート抵抗の１／３倍以上３倍以下である、バイポーラトランジスタ。
  5. 請求項１乃至４のうち何れか１項に記載のバイポーラトランジスタであって、
    前記第１の不純物層の不純物濃度は、前記サブコレクタ層の不純物濃度と同程度である、バイポーラトランジスタ。
  6. 請求項１に記載のバイポーラトランジスタであって、
    前記第１の不純物層の厚みは、前記サブコレクタ層の厚みの１／９倍以上１０倍以下である、バイポーラトランジスタ。
  7. 請求項１乃至６のうち何れか１項に記載のバイポーラトランジスタであって、
    前記サブコレクタ層の不純物濃度は、１×１０18ｃｍ-3以上である、バイポーラトランジスタ。
  8. 請求項１乃至７のうち何れか１項に記載のバイポーラトランジスタであって、
    前記複数の不純物層の積層方向から見た前記複数の不純物層のそれぞれの平面形状は、略同一である、バイポーラトランジスタ。
  9. 請求項１乃至７のうち何れか１項に記載のバイポーラトランジスタであって、
    前記複数の不純物層の積層方向から見た前記複数の不純物層のうち前記第１の不純物層の平面形状は、他の不純物層の平面形状の外側に延在している、バイポーラトランジスタ。
  10. 請求項１乃至９のうち何れか１項に記載のバイポーラトランジスタであって、
    前記複数の不純物層は、前記第６の面から前記第５の面に向かう方向に、前記第１の不純物層に順次積層される第２の不純物層、第３の不純物層、及び第４の不純物層を更に含み、
    前記第２の不純物層及び前記第３の不純物層の不純物濃度は、１×１０16ｃｍ-3以上７×１０16ｃｍ-3以下であり、
    前記第４の不純物層の不純物濃度は、３×１０15ｃｍ-3以下である、バイポーラトランジスタ。
  11. 請求項１乃至９のうち何れか１項に記載のバイポーラトランジスタであって、
    前記複数の不純物層は、前記第６の面から前記第５の面に向かう方向に、前記第１の不純物層に順次積層される第２の不純物層及び第３の不純物層を更に含み、
    前記第２の不純物層の不純物濃度は、前記第３の不純物層の不純物濃度より高い、バイポーラトランジスタ。
  12. 請求項１１に記載のバイポーラトランジスタであって、
    前記第２の不純物層の不純物濃度は、７×１０16ｃｍ-3以下である、バイポーラトランジスタ。
  13. 請求項１乃至１２のうち何れか１項に記載のバイポーラトランジスタであって、
    前記エミッタ層と前記ベース層とがヘテロ接合を形成し、前記エミッタ層のバンドギャップが前記ベース層のバンドギャップより大きい、バイポーラトランジスタ。
  14. 請求項１乃至１３のうち何れか１項に記載のバイポーラトランジスタであって、
    前記サブコレクタ層、前記コレクタ層、前記エミッタ層、及び前記ベース層は、化合物半導体から形成されている、バイポーラトランジスタ。
  15. バイポーラトランジスタの製造方法であって、
    サブコレクタ層を形成する工程と、
    コレクタ層を形成する工程と、
    ベース層を形成する工程と、
    エミッタ層を形成する工程と、を含み、
    前記サブコレクタ層は、第１の面とその裏面である第２の面とを有しており、
    前記ベース層は、第３の面とその裏面である第４の面とを有しており、
    前記コレクタ層は、前記第４の面に接する第５の面と、前記第１の面に接する第６の面であって、前記第５の面の裏面である第６の面とを有しており、
    前記コレクタ層を形成する工程は、前記第６の面から前記第５の面にかけて不純物濃度が減少するように複数の不純物層を形成する工程を含み、
    前記エミッタ層を形成する工程は、前記第３の面にエミッタ層を形成する工程を含み、
    前記複数の不純物層は、前記複数の不純物層のうち不純物濃度が最大であり、且つ前記第１の面に接する第１の不純物層を含み、
    前記第１の不純物層のシート抵抗は、前記サブコレクタ層のシート抵抗の９倍以下である、バイポーラトランジスタの製造方法。
  16. 請求項１５に記載のバイポーラトランジスタの製造方法であって、
    前記コレクタ層を形成する工程は、前記複数の不純物層を同一の製造工程で連続的に形成する工程を含む、バイポーラトランジスタの製造方法。
  17. 請求項１５又は１６に記載のバイポーラトランジスタの製造方法であって、
    前記コレクタ層を形成する工程は、前記複数の不純物層の不要部分を同一工程で連続的にエッチング除去する工程を含む、バイポーラトランジスタの製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018101652A (ja) 2016-12-19 2018-06-28 株式会社村田製作所 バイポーラトランジスタ及びその製造方法
US11340184B2 (en) * 2018-11-05 2022-05-24 General Electric Company Engine component performance inspection sleeve and method of inspecting engine component
CN109755200B (zh) * 2019-01-18 2020-03-24 上海大郡动力控制技术有限公司 一种功率半导体模块及电机控制器
CN110649088A (zh) * 2019-09-30 2020-01-03 厦门市三安集成电路有限公司 外延结构和低开启电压晶体管
CN115295531B (zh) * 2022-10-09 2023-02-03 中芯越州集成电路制造(绍兴)有限公司 Hbt器件和保护电路的集成结构及其制备方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631477A (en) * 1995-06-02 1997-05-20 Trw Inc. Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor
DE69935024T2 (de) * 1998-02-20 2007-05-24 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleiterbauelement mit Bipolartransistor
JP3298535B2 (ja) * 1999-01-26 2002-07-02 日本電気株式会社 バイポーラトランジスタとその製造方法
JP2000260782A (ja) * 1999-03-09 2000-09-22 Sanyo Electric Co Ltd 高周波集積回路
US6559517B2 (en) * 2000-04-27 2003-05-06 En Jun Zhu Structure for a semiconductor device
US7064416B2 (en) * 2001-11-16 2006-06-20 International Business Machines Corporation Semiconductor device and method having multiple subcollectors formed on a common wafer
US6531721B1 (en) * 2001-12-27 2003-03-11 Skyworks Solutions, Inc. Structure for a heterojunction bipolar transistor
US7012288B2 (en) 2002-10-08 2006-03-14 Wj Communications, Inc. Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US20040188712A1 (en) * 2002-10-08 2004-09-30 Eic Corporation Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area
US6998320B2 (en) * 2003-04-23 2006-02-14 Triquint Semiconductor, Inc. Passivation layer for group III-V semiconductor devices
JP2005039169A (ja) * 2003-06-30 2005-02-10 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2005150531A (ja) * 2003-11-18 2005-06-09 Nec Compound Semiconductor Devices Ltd 半導体装置
US7001820B1 (en) * 2004-03-08 2006-02-21 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor and method for fabricating the same
US7190047B2 (en) * 2004-06-03 2007-03-13 Lucent Technologies Inc. Transistors and methods for making the same
US7687886B2 (en) 2004-08-19 2010-03-30 Microlink Devices, Inc. High on-state breakdown heterojunction bipolar transistor
US7566948B2 (en) * 2004-10-20 2009-07-28 Kopin Corporation Bipolar transistor with enhanced base transport
US7372084B1 (en) * 2005-12-20 2008-05-13 Hrl Laboratories, Llc Low power bipolar transistors with low parasitic losses
JP2007173624A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2008060247A (ja) 2006-08-30 2008-03-13 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ
JP5160071B2 (ja) 2006-11-16 2013-03-13 ルネサスエレクトロニクス株式会社 ヘテロ接合バイポーラトランジスタ
JP2010183054A (ja) 2009-01-06 2010-08-19 Panasonic Corp ヘテロ接合バイポーラトランジスタ及びその製造方法
CN102842578A (zh) * 2011-06-23 2012-12-26 寇平公司 双极高电子迁移率晶体管及其形成方法
US9070732B2 (en) * 2012-04-27 2015-06-30 Skyworks Solutions, Inc. Bipolar transistor having collector with doping spike
US9054065B2 (en) * 2012-04-30 2015-06-09 Skyworks Solutions, Inc. Bipolar transistor having collector with grading
TWI512905B (zh) 2012-06-13 2015-12-11 Win Semiconductors Corp 化合物半導體元件晶圓整合結構
US8716757B1 (en) * 2012-10-19 2014-05-06 Global Communication Semiconductors, Inc. Monolithic HBT with wide-tuning range varactor
CN105051873B (zh) * 2013-03-19 2017-06-13 株式会社村田制作所 异质结双极晶体管
CN105378904B (zh) * 2013-07-10 2017-09-05 株式会社村田制作所 半导体装置
US20160049502A1 (en) * 2014-08-15 2016-02-18 Visual Photonics Epitaxy Co., Ltd. Heterojunction bipolar transistor with blocking layer structure
JP2018010896A (ja) * 2016-07-11 2018-01-18 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
JP2018026406A (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
JP2018101652A (ja) * 2016-12-19 2018-06-28 株式会社村田製作所 バイポーラトランジスタ及びその製造方法
JP2018137287A (ja) * 2017-02-20 2018-08-30 株式会社村田製作所 化合物半導体基板及び電力増幅モジュール
JP2018137259A (ja) * 2017-02-20 2018-08-30 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
JP6593369B2 (ja) * 2017-02-21 2019-10-23 株式会社村田製作所 半導体チップが実装されたモジュール、及び半導体チップ実装方法
US10411101B1 (en) * 2018-07-30 2019-09-10 International Business Machines Corporation P-N junction based devices with single species impurity for P-type and N-type doping

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