JPH07193084A - ヘテロ接合型バイポーラトランジスタ - Google Patents
ヘテロ接合型バイポーラトランジスタInfo
- Publication number
- JPH07193084A JPH07193084A JP33128493A JP33128493A JPH07193084A JP H07193084 A JPH07193084 A JP H07193084A JP 33128493 A JP33128493 A JP 33128493A JP 33128493 A JP33128493 A JP 33128493A JP H07193084 A JPH07193084 A JP H07193084A
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Abstract
(57)【要約】
【目的】ヘテロ接合型バイポータトランジズタのコレク
タ層としてバンドギャップの異なる半導体より構成し、
かつこのヘテロ接合のバンド不連続に起因したキャリア
の蓄積効果を回避する為に、相反する伝導型の高濃度不
純物濃度領域をこのヘテロ界面の両側に配した構成によ
りコレクタ領域での高速走行と高いコレクタ耐圧を実現
するものである。 【構成】本発明のＨＢＴの構造はｎ−ＩｎＰエミッタ層
１６、ｐ+ ＩｎＧａＡｓベース層１５、ベース層１５に
接して設けられたｉ−ＩｎＧａＡｓコレクタ層１４、こ
れに続く第２のｎ−ＩｎＰコレクタ層１３より形成さ
れ、コレクタ層を形成する層１３−１４ヘテロ界面に接
してＩｎＧａＡｓ側にはｐ+ をＩｎＰ側にはｎ+ 領域を
形成する。これにより、高速性能と高いコレクタ耐圧を
有するＨＢＴを得ることができる。
タ層としてバンドギャップの異なる半導体より構成し、
かつこのヘテロ接合のバンド不連続に起因したキャリア
の蓄積効果を回避する為に、相反する伝導型の高濃度不
純物濃度領域をこのヘテロ界面の両側に配した構成によ
りコレクタ領域での高速走行と高いコレクタ耐圧を実現
するものである。 【構成】本発明のＨＢＴの構造はｎ−ＩｎＰエミッタ層
１６、ｐ+ ＩｎＧａＡｓベース層１５、ベース層１５に
接して設けられたｉ−ＩｎＧａＡｓコレクタ層１４、こ
れに続く第２のｎ−ＩｎＰコレクタ層１３より形成さ
れ、コレクタ層を形成する層１３−１４ヘテロ界面に接
してＩｎＧａＡｓ側にはｐ+ をＩｎＰ側にはｎ+ 領域を
形成する。これにより、高速性能と高いコレクタ耐圧を
有するＨＢＴを得ることができる。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合トランジスタ
（以下ＨＢＴと略す）に関し、特にその特性向上に関す
るものである。
（以下ＨＢＴと略す）に関し、特にその特性向上に関す
るものである。
【０００２】
【従来の技術】ヘテロ接合バイポーラトランジスタにお
いてはエミッタ層の禁制帯幅をベース層より大きく設定
できるため、ベース抵抗を低減するためにベース層を高
濃度化してもエミッタ注入効率が低下しないという優れ
た特徴を持っている。このため、分子線エピタキシャル
（ＭＢＥ）技術や有機金属気相成長（ＭＯＶＰＥ）技術
を用いた化合物半導体によるヘテロ接合型バイポーラト
ランジスタの研究開発が盛んに行われている。
いてはエミッタ層の禁制帯幅をベース層より大きく設定
できるため、ベース抵抗を低減するためにベース層を高
濃度化してもエミッタ注入効率が低下しないという優れ
た特徴を持っている。このため、分子線エピタキシャル
（ＭＢＥ）技術や有機金属気相成長（ＭＯＶＰＥ）技術
を用いた化合物半導体によるヘテロ接合型バイポーラト
ランジスタの研究開発が盛んに行われている。
【０００３】このような優れた特性を持つ化合物半導体
のヘテロ接合バイポーラトランジスタをより高周波化・
高速化するためには、例えばｎｐｎトランジスタの場合
では、ベース層での電子走行時間を短縮することだけで
なくコレクタ層の空乏層領域での電子走行時間をも短縮
することが重要となっている。また、実際に作製、使用
する場合に設計の余裕度と高い信頼性が求められてい
る。最近においては、超高速なＨＢＴを得る半導体材料
として、従来から用いられているＧａＡｓ系材料と共
に、ＩｎＰ基板に格子整合するＩｎ0.53Ｇａ0.47Ａｓ材
料がその優れたキャリア走行特性から注目されてきてい
る。
のヘテロ接合バイポーラトランジスタをより高周波化・
高速化するためには、例えばｎｐｎトランジスタの場合
では、ベース層での電子走行時間を短縮することだけで
なくコレクタ層の空乏層領域での電子走行時間をも短縮
することが重要となっている。また、実際に作製、使用
する場合に設計の余裕度と高い信頼性が求められてい
る。最近においては、超高速なＨＢＴを得る半導体材料
として、従来から用いられているＧａＡｓ系材料と共
に、ＩｎＰ基板に格子整合するＩｎ0.53Ｇａ0.47Ａｓ材
料がその優れたキャリア走行特性から注目されてきてい
る。
【０００４】図３に従来例のヘテロ接合バイポーラトラ
ンジスタの一例のバンド構造図を示す。図において、エ
ミッタ層５はｎ−ＩｎＰ層１６からなり、ベース層６は
ｐ+−Ｉｎ0.53Ｇａ0.47Ａｓｎ層１５からなる。さら
に、コレクタ層は低濃度の不純物がドーピングされたｎ
−Ｉｎ0.53Ｇａ0.47Ａｓ層２１でベース層と接し、ｎ+
−Ｉｎ0.53Ｇａ0.47Ａｓ層１２でコレクタ・コンタクト
層を形成している。これにより、ベース・コレクタ接合
の空乏層がコレクタ側に大きく広がり、いわゆるコレク
タ空乏層領域２２ができるが、ベース領域を通過した電
子１０がコレクタ電極に到達するまでの時間は、このコ
レクタ空乏層を電子が走行する時間で決まる。ところ
が、このコレクタ空乏層には、ベース・コレクタ間のポ
テンシャル差（ｑＶBC９）、印加電圧（ＶBC）に相当す
る強電界がかかるため、大部分の電子はコレクタ空乏層
に入るとすぐにホットエレクトロン状態になって、伝導
帯のＬ谷４に移動してしまう。Ｌ谷の電子の有効質量
は、伝導帯底１であるΓ谷の有効質量よりも大きいため
に、電子がＬ谷へ移る（１０ａ）と電子のドリフト速度
は大幅に遅くなり、ＨＢＴの高速特性を著しく制限する
ことになる。また、コレクタ層を形成するＩｎ0.53Ｇａ
0.47Ａｓ材料はその禁制帯幅が高々０．７５ｅＶ程度で
ありエミッタ・コレクタ間印加電圧、あるいはベース・
コレクタ間印加電圧を高くした時には印加電圧の大部分
が印加されることになるコレクタ空乏層でアバランシ降
伏を引き起こす。これを抑えるためには、ベース・コレ
クタ間での印加電圧を常に低く抑える必要があり、設計
の許容度が低い、さらには不測の電圧擾乱に対して弱い
という不都合が生ずる。図４の例は、この様な不都合を
除去するために、低濃度コレクタ層を従来のｎ−Ｉｎ
0.53Ｇａ0.47Ａｓ層２１一層からｉ−Ｉｎ0.53Ｇａ0.47
Ａｓ層１４とバンドギャップエネルギーの大きなｎ−Ｉ
ｎＰ層１３の二層構造にした例である。この場合には、
Ｉｎ0.53Ｇａ0.47Ａｓコレクタ１４層を低濃度で薄くし
て、これに続く第２のコレクタ層をバンドギャップの大
きなＩｎＰ層１３とすることによって、ベース領域から
コレクタ領域に注入された電子のΓ谷からＬ谷への移動
を実効的に抑制して全コレクタ領域での電子の走行時間
を短縮しようとするものである。また、この構成により
コレクタ空乏層２２はＩｎ0.53Ｇａ0.47Ａｓコレクタ層
１４と共にバンドギャップの大きなＩｎＰコレクタ層１
３にも広がっており、ベース・コレクタ印加電圧ＶBC９
のＩｎ0.53Ｇａ0.47Ａｓコレクタ層への配分を低下し
て、配分比の大きな領域をバンドギャップの大きなＩｎ
Ｐ層１３を用いることによりアバランシ降伏を防ぐよう
に工夫されている。
ンジスタの一例のバンド構造図を示す。図において、エ
ミッタ層５はｎ−ＩｎＰ層１６からなり、ベース層６は
ｐ+−Ｉｎ0.53Ｇａ0.47Ａｓｎ層１５からなる。さら
に、コレクタ層は低濃度の不純物がドーピングされたｎ
−Ｉｎ0.53Ｇａ0.47Ａｓ層２１でベース層と接し、ｎ+
−Ｉｎ0.53Ｇａ0.47Ａｓ層１２でコレクタ・コンタクト
層を形成している。これにより、ベース・コレクタ接合
の空乏層がコレクタ側に大きく広がり、いわゆるコレク
タ空乏層領域２２ができるが、ベース領域を通過した電
子１０がコレクタ電極に到達するまでの時間は、このコ
レクタ空乏層を電子が走行する時間で決まる。ところ
が、このコレクタ空乏層には、ベース・コレクタ間のポ
テンシャル差（ｑＶBC９）、印加電圧（ＶBC）に相当す
る強電界がかかるため、大部分の電子はコレクタ空乏層
に入るとすぐにホットエレクトロン状態になって、伝導
帯のＬ谷４に移動してしまう。Ｌ谷の電子の有効質量
は、伝導帯底１であるΓ谷の有効質量よりも大きいため
に、電子がＬ谷へ移る（１０ａ）と電子のドリフト速度
は大幅に遅くなり、ＨＢＴの高速特性を著しく制限する
ことになる。また、コレクタ層を形成するＩｎ0.53Ｇａ
0.47Ａｓ材料はその禁制帯幅が高々０．７５ｅＶ程度で
ありエミッタ・コレクタ間印加電圧、あるいはベース・
コレクタ間印加電圧を高くした時には印加電圧の大部分
が印加されることになるコレクタ空乏層でアバランシ降
伏を引き起こす。これを抑えるためには、ベース・コレ
クタ間での印加電圧を常に低く抑える必要があり、設計
の許容度が低い、さらには不測の電圧擾乱に対して弱い
という不都合が生ずる。図４の例は、この様な不都合を
除去するために、低濃度コレクタ層を従来のｎ−Ｉｎ
0.53Ｇａ0.47Ａｓ層２１一層からｉ−Ｉｎ0.53Ｇａ0.47
Ａｓ層１４とバンドギャップエネルギーの大きなｎ−Ｉ
ｎＰ層１３の二層構造にした例である。この場合には、
Ｉｎ0.53Ｇａ0.47Ａｓコレクタ１４層を低濃度で薄くし
て、これに続く第２のコレクタ層をバンドギャップの大
きなＩｎＰ層１３とすることによって、ベース領域から
コレクタ領域に注入された電子のΓ谷からＬ谷への移動
を実効的に抑制して全コレクタ領域での電子の走行時間
を短縮しようとするものである。また、この構成により
コレクタ空乏層２２はＩｎ0.53Ｇａ0.47Ａｓコレクタ層
１４と共にバンドギャップの大きなＩｎＰコレクタ層１
３にも広がっており、ベース・コレクタ印加電圧ＶBC９
のＩｎ0.53Ｇａ0.47Ａｓコレクタ層への配分を低下し
て、配分比の大きな領域をバンドギャップの大きなＩｎ
Ｐ層１３を用いることによりアバランシ降伏を防ぐよう
に工夫されている。
【０００５】
【発明が解決しようとする課題】しかしながら、コレク
タ層として、この様な意図からバンドギャップの異なる
半導体を用いた構成のＨＢＴが試作されているが、素子
の動作電圧、即ち、エミッタ・コレクタ間印加電圧ある
いはベース・コレクタ間の電圧特性の向上には顕著な改
善効果が見られているものの、高速特性においては、逆
にＩｎ0.53Ｇａ0.47Ａｓ単層のコレクタを持つ従来構造
と比べて、逆に遅くなるような例も多い。この原因とし
て新たに導入したヘテロ構造を有するコレクタ層中、ヘ
テロ界面での伝導帯不連続に起因した注入キャリアの蓄
積・滞在効果が上げられている（図４の電子１０ｂ）。
タ層として、この様な意図からバンドギャップの異なる
半導体を用いた構成のＨＢＴが試作されているが、素子
の動作電圧、即ち、エミッタ・コレクタ間印加電圧ある
いはベース・コレクタ間の電圧特性の向上には顕著な改
善効果が見られているものの、高速特性においては、逆
にＩｎ0.53Ｇａ0.47Ａｓ単層のコレクタを持つ従来構造
と比べて、逆に遅くなるような例も多い。この原因とし
て新たに導入したヘテロ構造を有するコレクタ層中、ヘ
テロ界面での伝導帯不連続に起因した注入キャリアの蓄
積・滞在効果が上げられている（図４の電子１０ｂ）。
【０００６】本発明は構造を工夫することによって、こ
の様な問題点を特に新しい技術を用いることなく容易に
解決でき、上記欠点を除去して高速且つ安定動作が可能
なヘテロ接合型バイポーラトランジスタを提供すること
を目的とする。
の様な問題点を特に新しい技術を用いることなく容易に
解決でき、上記欠点を除去して高速且つ安定動作が可能
なヘテロ接合型バイポーラトランジスタを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明のヘテロ接合型バ
イポーラトランジスタは、コレクタ層としてベース・コ
レクタ接合から遠ざかる方向にバンドギャップが不連続
に増大する層構造を有し、且つ各々のバンド不連続を形
成するヘテロ界面において、各ヘテロ界面を隔てて、バ
ンドギャップが狭い領域では該半導体を構成する導伝型
とは反対の導伝型を形成する高濃度領域を、バンドギャ
ップが広い領域では該半導体層と同一導伝型の高濃度領
域を選択的に接近して形成することを特徴とするもので
ある。
イポーラトランジスタは、コレクタ層としてベース・コ
レクタ接合から遠ざかる方向にバンドギャップが不連続
に増大する層構造を有し、且つ各々のバンド不連続を形
成するヘテロ界面において、各ヘテロ界面を隔てて、バ
ンドギャップが狭い領域では該半導体を構成する導伝型
とは反対の導伝型を形成する高濃度領域を、バンドギャ
ップが広い領域では該半導体層と同一導伝型の高濃度領
域を選択的に接近して形成することを特徴とするもので
ある。
【０００８】
【作用】このような手段をとることによって、バンドギ
ャップの異なる半導体層より構成されたコレクタ層にお
いて、各ヘテロ界面でのキャリア走行にとっての障害と
なるバンドギャップ不連続に起因したポテンシャル障壁
を実効的に低下・狭小させることにより高速特性を得る
ことができる。このようにする事によって、始めて、コ
レクタ層としてバンドギャップの異なる層を導入した意
図、即ち、高速特性と高耐圧特性を得ることができ、素
子設計の自由度、素子作製上の余裕度、素子の安定性等
が向上する。
ャップの異なる半導体層より構成されたコレクタ層にお
いて、各ヘテロ界面でのキャリア走行にとっての障害と
なるバンドギャップ不連続に起因したポテンシャル障壁
を実効的に低下・狭小させることにより高速特性を得る
ことができる。このようにする事によって、始めて、コ
レクタ層としてバンドギャップの異なる層を導入した意
図、即ち、高速特性と高耐圧特性を得ることができ、素
子設計の自由度、素子作製上の余裕度、素子の安定性等
が向上する。
【０００９】
【実施例】次に、本発明について図面を参照にして説明
する。
する。
【００１０】図１は本発明の一実施例のエネルギーバン
ド図であり、バイアスを印加した動作状態を示してい
る。ｑＶBE８はベース・エミッタ間にかかるバイアス
（ポテンシャル）を、ｑＶBC９はベース・コレクタ間に
かかるバイアス（ポテンシャル）を各々示す。本実施例
においては、コレクタ層をＩｎ0.53Ｇａ0.47Ａｓ層とＩ
ｎＰ層より構成しており、ｉ−Ｉｎ0.53Ｇａ0.47Ａｓコ
レクタ層１４とｎ−ＩｎＰコレクタ層１３の接合するヘ
テロ界面を接してＩｎＧａＡｓ層側には高濃度ｐ+領域
１４ａが、ＩｎＰ層側にはｎ+ 領域１３ａが設けられて
いる。この結果、このヘテロ界面には、ｐ+ ｎ+ 形成に
対応したポテンシャル差、高電界が生成さており、Ｉｎ
0.53Ｇａ0.47ＡｓとＩｎＰでの伝導帯不連続差（電子親
和力差）ΔＥｃ２３に起因した障壁として感じる実効的
な障壁高さとその領域幅を減少させている。この結果、
従来構造とはことなり、この領域に到達したキャリアは
この領域での局部的な電界増大の影響と、従来構造と比
べれ実効的な障壁高さのの減少と障壁層厚の減少によ
り、実質的にバリアの影響を殆ど受けることなくこの領
域を電子が通過できることになり、キャリア走行への障
害が取り除かれたことになる。
ド図であり、バイアスを印加した動作状態を示してい
る。ｑＶBE８はベース・エミッタ間にかかるバイアス
（ポテンシャル）を、ｑＶBC９はベース・コレクタ間に
かかるバイアス（ポテンシャル）を各々示す。本実施例
においては、コレクタ層をＩｎ0.53Ｇａ0.47Ａｓ層とＩ
ｎＰ層より構成しており、ｉ−Ｉｎ0.53Ｇａ0.47Ａｓコ
レクタ層１４とｎ−ＩｎＰコレクタ層１３の接合するヘ
テロ界面を接してＩｎＧａＡｓ層側には高濃度ｐ+領域
１４ａが、ＩｎＰ層側にはｎ+ 領域１３ａが設けられて
いる。この結果、このヘテロ界面には、ｐ+ ｎ+ 形成に
対応したポテンシャル差、高電界が生成さており、Ｉｎ
0.53Ｇａ0.47ＡｓとＩｎＰでの伝導帯不連続差（電子親
和力差）ΔＥｃ２３に起因した障壁として感じる実効的
な障壁高さとその領域幅を減少させている。この結果、
従来構造とはことなり、この領域に到達したキャリアは
この領域での局部的な電界増大の影響と、従来構造と比
べれ実効的な障壁高さのの減少と障壁層厚の減少によ
り、実質的にバリアの影響を殆ど受けることなくこの領
域を電子が通過できることになり、キャリア走行への障
害が取り除かれたことになる。
【００１１】図２は図１のエネルギーバンドを実現する
ためのＨＢＴ主要部分の概略横断面図を示す。半絶縁性
基板ＩｎＰ１１上に、ｎ+ −Ｉｎ0.53Ｇａ0.47Ａｓコレ
クタ・コンタクト層１２（不純物濃度５×１０18ｃ
ｍ-3、４００ｎｍ）、ｎ−ＩｎＰコレクタ層１３（不純
物濃度１×１０16ｃｍ-3、３００ｎｍ），ｎ+ −ＩｎＰ
層１３ａ（不純物濃度５×１０17ｃｍ-3、１０ｎｍ）、
ｐ+ −Ｉｎ0.53Ｇａ0.47Ａｓ層１４ａ（不純物濃度５×
１０17ｃｍ-3、１０ｎｍ）、ｉ−Ｉｎ0.53Ｇａ0.47Ａｓ
コレクタ層１４（不純物無添加、６０ｎｍ）、ｐ+ −Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１５（不純物濃度５×１０
19ｃｍ-3、７０ｎｍ）、ｎ−ＩｎＰエミッタ層１６（不
純物濃度５×１０17ｃｍ-3、８０ｎｍ）、ｎ+ −ＩｎＰ
キャップ層１６ａ（不純物濃度１×１０19ｃｍ-3、１０
ｎｍ）、ｎ+−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ
層１７（不純物濃度３×１０19ｃｍ-3、１００ｎｍ）の
各層をＩｎＰに格子整合するように成長する。本図のメ
サ構造はベース層１５及びコレクタ層１２を選択的に露
出した所に、電極１８，１９，２０を形成することによ
って形成されている。
ためのＨＢＴ主要部分の概略横断面図を示す。半絶縁性
基板ＩｎＰ１１上に、ｎ+ −Ｉｎ0.53Ｇａ0.47Ａｓコレ
クタ・コンタクト層１２（不純物濃度５×１０18ｃ
ｍ-3、４００ｎｍ）、ｎ−ＩｎＰコレクタ層１３（不純
物濃度１×１０16ｃｍ-3、３００ｎｍ），ｎ+ −ＩｎＰ
層１３ａ（不純物濃度５×１０17ｃｍ-3、１０ｎｍ）、
ｐ+ −Ｉｎ0.53Ｇａ0.47Ａｓ層１４ａ（不純物濃度５×
１０17ｃｍ-3、１０ｎｍ）、ｉ−Ｉｎ0.53Ｇａ0.47Ａｓ
コレクタ層１４（不純物無添加、６０ｎｍ）、ｐ+ −Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１５（不純物濃度５×１０
19ｃｍ-3、７０ｎｍ）、ｎ−ＩｎＰエミッタ層１６（不
純物濃度５×１０17ｃｍ-3、８０ｎｍ）、ｎ+ −ＩｎＰ
キャップ層１６ａ（不純物濃度１×１０19ｃｍ-3、１０
ｎｍ）、ｎ+−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ
層１７（不純物濃度３×１０19ｃｍ-3、１００ｎｍ）の
各層をＩｎＰに格子整合するように成長する。本図のメ
サ構造はベース層１５及びコレクタ層１２を選択的に露
出した所に、電極１８，１９，２０を形成することによ
って形成されている。
【００１２】本発明に用いる半導体材料は、本実施例の
ような格子整合系に限らず、格子不整合系でもよい。ま
た、本発明の特許請求の範囲においては、エミッタ層と
して傾斜型半導体層を用いる事によって、厳密にはエッ
ミッタ・ベース接合がヘテロ接合となっていない構成に
おいても、組成の異なる半導体材料を用いいている点か
ら一般的な意味においてヘテロ接合型と言う言葉が適用
され、本発明が適用されるものとする。また、本発明の
実施例として、ヘテロ界面を介してｐ+ 領域とｎ+ 領域
が直接接するのではなく、ヘテロ界面自体を高濃度領域
としない様な実施例も本発明の範疇に入るものと言え
る。
ような格子整合系に限らず、格子不整合系でもよい。ま
た、本発明の特許請求の範囲においては、エミッタ層と
して傾斜型半導体層を用いる事によって、厳密にはエッ
ミッタ・ベース接合がヘテロ接合となっていない構成に
おいても、組成の異なる半導体材料を用いいている点か
ら一般的な意味においてヘテロ接合型と言う言葉が適用
され、本発明が適用されるものとする。また、本発明の
実施例として、ヘテロ界面を介してｐ+ 領域とｎ+ 領域
が直接接するのではなく、ヘテロ界面自体を高濃度領域
としない様な実施例も本発明の範疇に入るものと言え
る。
【００１３】
【発明の効果】以上説明したように本発明を用いること
により、高速にしかも高耐圧で動作するＨＢＴを得るこ
とが出来、実用的な高速トランジズタ回路を構成する上
での安定な動作条件、製造方法も含めた信頼性を向上で
きるという効果をもたらす。
により、高速にしかも高耐圧で動作するＨＢＴを得るこ
とが出来、実用的な高速トランジズタ回路を構成する上
での安定な動作条件、製造方法も含めた信頼性を向上で
きるという効果をもたらす。
【図１】本発明に係わるＨＢＴのエネルギーバンド構造
を示す図である。
を示す図である。
【図２】図１のエネルギーバンド構造を実現するための
結晶構造及び素子構造を示す概略横断面図である。
結晶構造及び素子構造を示す概略横断面図である。
【図３】従来のＨＢＴのエネルギーバンド構造を示す図
である。
である。
【図４】別の従来例としてのＨＢＴエネルギーバンドの
構造図である。
構造図である。
１ 伝導帯底（Γ−谷） ２ 価電子帯上限 ３ フェルミ準位 ４ 伝導帯Ｌ−谷 ５ エミッタ層 ６ ベース層 ７ コレクタ層 ８ ベース・エミッタ間バイアス（ポテンシャル） ９ ベース・コレクタ間バイアス（ポテンシャル） １０ 電子 １０ａ 電子がΓ谷からＬ谷へ移る様子 １０ｂ 伝導帯不連続領域に停滞する電子 １１ 半絶縁型ＩｎＰ基板 １２ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ・コンタ
クト層 １３ ｎ型ＩｎＰコレクタ層 １３ａ ｎ+ 型高濃度ＩｎＰ層 １４ ｎ型高純度Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 １４ａ ｐ+ 型高濃度Ｉｎ0.53Ｇａ0.47Ａｓ層 １５ ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層 １６ ｎ型ＩｎＰエミッタ層 １６ａ ｎ+ 型ＩｎＰキャップ層 １７ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ・コンタ
クト層 １８ コレクタ電極 １９ ベース電極 ２０ エミッタ電極 ２１ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 ２２ コレクタ空乏層 ２３ ＩｎＰとＩｎ0.53Ｇａ0.47Ａｓ伝導帯不連続差
クト層 １３ ｎ型ＩｎＰコレクタ層 １３ａ ｎ+ 型高濃度ＩｎＰ層 １４ ｎ型高純度Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 １４ａ ｐ+ 型高濃度Ｉｎ0.53Ｇａ0.47Ａｓ層 １５ ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層 １６ ｎ型ＩｎＰエミッタ層 １６ａ ｎ+ 型ＩｎＰキャップ層 １７ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ・コンタ
クト層 １８ コレクタ電極 １９ ベース電極 ２０ エミッタ電極 ２１ ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 ２２ コレクタ空乏層 ２３ ＩｎＰとＩｎ0.53Ｇａ0.47Ａｓ伝導帯不連続差
Claims (1)
- 【請求項１】 一導電型のコレクタ層上に形成した反対
導電型のベース層と該ベース層上に形成したバンドギャ
ップが前記ベース層より広いエミッタ層を有するヘテロ
接合型バイポーラトランジスタにおいて、前記コレクタ
層中にベース・コレクタ接合から遠ざかる方向にバンド
ギャップが不連続に増加する領域を有し、且つ、この不
連続を形成するヘテロ界面を隔てて、バンドギャップが
狭い領域では該半導体を構成する導電型とは反対の導電
型を示す高濃度領域を、バンドギャップが広い領域では
該半導体層と同一導電型の高濃度領域を選択的に接近し
て形成する事を特徴とするヘテロ接合型バイポーラトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33128493A JP2692558B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33128493A JP2692558B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合型バイポーラトランジスタ |
Publications (2)
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|---|---|
| JPH07193084A true JPH07193084A (ja) | 1995-07-28 |
| JP2692558B2 JP2692558B2 (ja) | 1997-12-17 |
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ID=18241971
Family Applications (1)
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| JP33128493A Expired - Lifetime JP2692558B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合型バイポーラトランジスタ |
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| JP (1) | JP2692558B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6881988B2 (en) | 2002-01-18 | 2005-04-19 | Nec Compound Semiconductor Devices, Ltd. | Heterojunction bipolar transistor and semiconductor integrated circuit device using the same |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
| JP2007059871A (ja) * | 2005-07-26 | 2007-03-08 | Sony Corp | 半導体装置 |
| JP2007103784A (ja) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ |
| JP2014183145A (ja) * | 2013-03-19 | 2014-09-29 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
-
1993
- 1993-12-27 JP JP33128493A patent/JP2692558B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6881988B2 (en) | 2002-01-18 | 2005-04-19 | Nec Compound Semiconductor Devices, Ltd. | Heterojunction bipolar transistor and semiconductor integrated circuit device using the same |
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP2692558B2 (ja) | 1997-12-17 |
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