JP2855629B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JP2855629B2 JP2855629B2 JP1010255A JP1025589A JP2855629B2 JP 2855629 B2 JP2855629 B2 JP 2855629B2 JP 1010255 A JP1010255 A JP 1010255A JP 1025589 A JP1025589 A JP 1025589A JP 2855629 B2 JP2855629 B2 JP 2855629B2
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- Japan
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- collector layer
- collector
- emitter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヘテロ接合バイポーラトランジスタ（Hetero
junction Bipolar Transistor;HBT）に関するものであ
る。
junction Bipolar Transistor;HBT）に関するものであ
る。
III−Ｖ族化合物半導体、特にAlGaAs/GaAs系の半導体
におけるエピタキシャル成長技術の進歩に伴い、従来は
作製できなかったヘテロ接合を有する半導体素子が実現
されている。その一例が高電子移動度トランジスタ（HE
MT）であり、また他の例が本発明に係るヘテロ接合バイ
ポーラトランジスタ（HBT）である。
におけるエピタキシャル成長技術の進歩に伴い、従来は
作製できなかったヘテロ接合を有する半導体素子が実現
されている。その一例が高電子移動度トランジスタ（HE
MT）であり、また他の例が本発明に係るヘテロ接合バイ
ポーラトランジスタ（HBT）である。
ヘテロ接合バイポーラトランジスタでは、半絶縁性基
板上に禁制帯幅の異なる材料系を成長することで素子を
作製するために設計の自由度が大きく、それによってよ
り高速動作が可能な素子の実現が期待される。一般に
は、エミッタ層に少なくともベース層より禁制帯幅の大
きな半導体を用いることで、エミッタ層・ベース層のヘ
テロ接合部において、ベース層中の多数キャリアがエミ
ッタ層中へ流れ込むことを阻止する。そして、その阻止
能力が増大した分だけベース層中の多数キャリアを増す
ことによって、ベース層が低抵抗化されて高性能化が実
現されている。
板上に禁制帯幅の異なる材料系を成長することで素子を
作製するために設計の自由度が大きく、それによってよ
り高速動作が可能な素子の実現が期待される。一般に
は、エミッタ層に少なくともベース層より禁制帯幅の大
きな半導体を用いることで、エミッタ層・ベース層のヘ
テロ接合部において、ベース層中の多数キャリアがエミ
ッタ層中へ流れ込むことを阻止する。そして、その阻止
能力が増大した分だけベース層中の多数キャリアを増す
ことによって、ベース層が低抵抗化されて高性能化が実
現されている。
ヘテロ接合バイポーラトランジスタのより一層の高性
能化（特に信号処理能力の向上）のためには、デバイス
中をキャリアが横切る走行時間の短縮を図らねばならな
い。キャリアの走行時間としては、大別してエミッタ、
ベース、コレクタ空乏層及びサブコレクタ層の走行時間
に分けられる。ヘテロ接合バイポーラトランジスタで
は、その中でも特にコレクタ空乏層の走行時間が全体の
走行時間中で占める割合が大きく、これを短縮すること
が高性能化の指標となる。
能化（特に信号処理能力の向上）のためには、デバイス
中をキャリアが横切る走行時間の短縮を図らねばならな
い。キャリアの走行時間としては、大別してエミッタ、
ベース、コレクタ空乏層及びサブコレクタ層の走行時間
に分けられる。ヘテロ接合バイポーラトランジスタで
は、その中でも特にコレクタ空乏層の走行時間が全体の
走行時間中で占める割合が大きく、これを短縮すること
が高性能化の指標となる。
そのため、従来から数種の工夫がコレクタのバンド設
計に対して試みられている。
計に対して試みられている。
従来例の第１としては、コレクタにGaAsを用い、不純
物添加のないｉ型層（厚さ2000Å）と、不純物密度が２
×1018cm-3程度のp+型層（厚さ200Å）を組合せる方法
が示されている（IEEE Trans.Electron Devices,vol.3
5,No.4,p.401（1988））。従来例の第２としては、コレ
クタにAlxGa1-xInAsを用い、不純物添加のないｉ型層
（厚さ2000Å）においてベース付近で組成比ｘを０、サ
ブコレクタ付近で組成比ｘを0.7とする方法が採られて
いる（Electronics Letters,vol.24,No.14,p.872（198
8））。
物添加のないｉ型層（厚さ2000Å）と、不純物密度が２
×1018cm-3程度のp+型層（厚さ200Å）を組合せる方法
が示されている（IEEE Trans.Electron Devices,vol.3
5,No.4,p.401（1988））。従来例の第２としては、コレ
クタにAlxGa1-xInAsを用い、不純物添加のないｉ型層
（厚さ2000Å）においてベース付近で組成比ｘを０、サ
ブコレクタ付近で組成比ｘを0.7とする方法が採られて
いる（Electronics Letters,vol.24,No.14,p.872（198
8））。
第１の従来例の装置では、コレクタのバンド構造にお
いて伝導帯の傾斜を制御するためにp+型層を用いている
が、この構造はカーク効果を引き起こし易いのみなら
ず、ベース・コレクタ間の耐圧も一般的構造に比べて低
くなる。また、第２の従来例の装置では、グレーデッド
構造を採用することでコレクタの伝導帯の傾斜を緩くす
ることにより、高エネルギーを持つ電子のΓ−Ｌ間遷移
を抑制している。しかしながら、コレクタ中を充分弾道
的（バリスティック）に伝導させるためには、コレクタ
層厚が電子の平均自由行程より大きいため、充分な走行
時間の短縮は得られない。また、この点を改善しようと
してコレクタ層の薄膜化を図ると、ベース・コレクタ間
の耐圧が小さくなるという問題点がある。
いて伝導帯の傾斜を制御するためにp+型層を用いている
が、この構造はカーク効果を引き起こし易いのみなら
ず、ベース・コレクタ間の耐圧も一般的構造に比べて低
くなる。また、第２の従来例の装置では、グレーデッド
構造を採用することでコレクタの伝導帯の傾斜を緩くす
ることにより、高エネルギーを持つ電子のΓ−Ｌ間遷移
を抑制している。しかしながら、コレクタ中を充分弾道
的（バリスティック）に伝導させるためには、コレクタ
層厚が電子の平均自由行程より大きいため、充分な走行
時間の短縮は得られない。また、この点を改善しようと
してコレクタ層の薄膜化を図ると、ベース・コレクタ間
の耐圧が小さくなるという問題点がある。
そこで本発明は、ベース・コレクタ間の耐圧を高く維
持しながら、しかも高速動作が可能なヘテロ接合バイポ
ーラトランジスタを提供することを目的とする。
持しながら、しかも高速動作が可能なヘテロ接合バイポ
ーラトランジスタを提供することを目的とする。
本発明に係るヘテロ接合バイポーラトランジスタは、
基板上に第１導電型のサブコレクタ層およびコレクタ
層、第２導電型のベース層並びに第１導電型のエミッタ
層を順次に積層して形成された構造において、コレクタ
層はベース層側の第１コレクタ層とサブコレクタ層側の
第２コレクタ層とを含み、第１コレクタ層はその禁制帯
幅が第２コレクタ層側に向って増加しており、第２コレ
クタ層はその禁制帯幅がサブコレクタ層側に向って減少
していることを特徴とする。
基板上に第１導電型のサブコレクタ層およびコレクタ
層、第２導電型のベース層並びに第１導電型のエミッタ
層を順次に積層して形成された構造において、コレクタ
層はベース層側の第１コレクタ層とサブコレクタ層側の
第２コレクタ層とを含み、第１コレクタ層はその禁制帯
幅が第２コレクタ層側に向って増加しており、第２コレ
クタ層はその禁制帯幅がサブコレクタ層側に向って減少
していることを特徴とする。
本発明によれば、まず第１コレクタ層においては、ベ
ース層側から第２コレクタ層の方向に向かって禁制帯幅
が徐々に大となる（増加している）ことで、ベース層中
から高エネルギーを持って飛び出した電子が、Ｌ点へ遷
移することなしに弾道的に横切る。一方、第２コレクタ
層においては、第１コレクタ層から高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とする（減少してい
る）ことにより、第１コレクタ層を走行してエネルギー
を失った電子を再加速させ、高不純物濃度のサブコレク
タ層へ導く役目を果す。従って、上記２つの役割を持つ
コレクタ層を形成することにより、デバイス中のキャリ
ア走行時間の大きな部分を占めるコレクタ層における走
行時間が大幅に短縮され、従来例にはない高速動作が可
能なヘテロ接合バイポーラトランジスタを実現できる。
ース層側から第２コレクタ層の方向に向かって禁制帯幅
が徐々に大となる（増加している）ことで、ベース層中
から高エネルギーを持って飛び出した電子が、Ｌ点へ遷
移することなしに弾道的に横切る。一方、第２コレクタ
層においては、第１コレクタ層から高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とする（減少してい
る）ことにより、第１コレクタ層を走行してエネルギー
を失った電子を再加速させ、高不純物濃度のサブコレク
タ層へ導く役目を果す。従って、上記２つの役割を持つ
コレクタ層を形成することにより、デバイス中のキャリ
ア走行時間の大きな部分を占めるコレクタ層における走
行時間が大幅に短縮され、従来例にはない高速動作が可
能なヘテロ接合バイポーラトランジスタを実現できる。
以下、添付図面を参照して、本発明の実施例を説明す
る。
る。
第１図は本発明の実施例に係るヘテロ接合バイポーラ
トランジスタを示し、同図（ａ）は素子断面図、同図
（ｂ）は各態様の実施例における組成比ｘを示す図であ
る。同図（ａ）に示す通り、例えば半絶縁性のGaAs等か
らなる基板１の上には、例えばｎ型のGaAsからなるサブ
コレクタ層２が積層され、その上には例えばｉ型のAlxG
a1-xAsからなるコレクタ層３が積層されている。ここ
で、本発明において特徴的なことは、コレクタ層３が同
図（ａ）のように第1,第２コレクタ層31,32からなり、
その組成比ｘが同図（ｂ）のように設定されていること
である。すなわち、上側の第１コレクタ層31はAlxGa1-x
Asからなり、組成比ｘは第２コレクタ層32に向って増加
（ｘ＝０→a,a＜0.3）している（同図（ｂ）図示）。下
側の第２コレクタ層32もAlxGa1-xAsからなり、組成比ｘ
はサブコレクタ層２に向って減少（ｘ＝ａ→０、ａ＜0.
3）している（同図（ｂ）図示）。
トランジスタを示し、同図（ａ）は素子断面図、同図
（ｂ）は各態様の実施例における組成比ｘを示す図であ
る。同図（ａ）に示す通り、例えば半絶縁性のGaAs等か
らなる基板１の上には、例えばｎ型のGaAsからなるサブ
コレクタ層２が積層され、その上には例えばｉ型のAlxG
a1-xAsからなるコレクタ層３が積層されている。ここ
で、本発明において特徴的なことは、コレクタ層３が同
図（ａ）のように第1,第２コレクタ層31,32からなり、
その組成比ｘが同図（ｂ）のように設定されていること
である。すなわち、上側の第１コレクタ層31はAlxGa1-x
Asからなり、組成比ｘは第２コレクタ層32に向って増加
（ｘ＝０→a,a＜0.3）している（同図（ｂ）図示）。下
側の第２コレクタ層32もAlxGa1-xAsからなり、組成比ｘ
はサブコレクタ層２に向って減少（ｘ＝ａ→０、ａ＜0.
3）している（同図（ｂ）図示）。
コレクタ層３の上に設けられるベース層４は例えばｐ
型のAlxGa1-xAsで形成されるが、このベース層４の組成
比ｘは同図（ｂ）の実線のようにグレーディングを持た
せてもよいが、同図（ｂ）の点線のようにグレーディン
グを持たせなくてもよい。ベース層４の上に積層される
ｎ型AlxGa1-xAsからなるエミッタ層５は、中央のエミッ
タ層51と、上側のエミッタグレーディング層52と、下側
のエミッタグレーディング層53からなり、エミッタ層51
の組成比ｘはｘ＝0.3、エミッタグレーディング層52の
組成比ｘはエミッタ層51側に向って増加傾向（ｘ＝０→
0.3）、エミッタグレーディング層53の組成比ｘはベー
ス層４側に向って減少傾向（ｘ＝0.3→ｂ）となってい
る。更に、エミッタグレーディング層52の上には、例え
ばｎ型GaAsからなるエミッタキャップ層６が設けられて
いる。上記の構造において、コレクタ電極71はサブコレ
クタ層２の上にオーミック接触して設けられ、ベース電
極72はベース層４の上にオーミック接触して設けられ、
エミッタ電極73はエミッタキャップ層６の上にオーミッ
ク接触して設けられている。
型のAlxGa1-xAsで形成されるが、このベース層４の組成
比ｘは同図（ｂ）の実線のようにグレーディングを持た
せてもよいが、同図（ｂ）の点線のようにグレーディン
グを持たせなくてもよい。ベース層４の上に積層される
ｎ型AlxGa1-xAsからなるエミッタ層５は、中央のエミッ
タ層51と、上側のエミッタグレーディング層52と、下側
のエミッタグレーディング層53からなり、エミッタ層51
の組成比ｘはｘ＝0.3、エミッタグレーディング層52の
組成比ｘはエミッタ層51側に向って増加傾向（ｘ＝０→
0.3）、エミッタグレーディング層53の組成比ｘはベー
ス層４側に向って減少傾向（ｘ＝0.3→ｂ）となってい
る。更に、エミッタグレーディング層52の上には、例え
ばｎ型GaAsからなるエミッタキャップ層６が設けられて
いる。上記の構造において、コレクタ電極71はサブコレ
クタ層２の上にオーミック接触して設けられ、ベース電
極72はベース層４の上にオーミック接触して設けられ、
エミッタ電極73はエミッタキャップ層６の上にオーミッ
ク接触して設けられている。
次に、上記実施例の作用を第１図により説明する。
同図（ｂ）の組成比を有する実施例では、第１コレク
タ層31と第２コレクタ層32が共にグレーディング構造を
なしており、本発明の効果が最もよく発揮される。すな
わち、本発明によれば、まず第１コレクタ層31において
は、ベース層４側から第２コレクタ層32の方向に向かっ
て禁制帯幅が徐々に大となることで、ベース層４中から
高エネルギーを持って飛び出した電子が、Ｌ点へ遷移す
ることなしに弾道的に横切る。一方、第２コレクタ層32
においては、第１コレクタ層31側から高不純物濃度のサ
ブコレクタ層２の方向に向かって禁制帯幅を小とするこ
とにより、第１コレクタ層31を走行してエネルギーを失
った電子を再加速させ、高不純物濃度のサブコレクタ層
２へ導く役目を果す。従って、上記２つの役割を持つコ
レクタ層31,32を形成することにより、デバイス中のキ
ャリア走行時間の大きな部分を占めるコレクタ層におけ
る走行時間が大幅に短縮され、従来にない高速ヘテロ接
合バイポーラトランジスタ回路を実現できる。
タ層31と第２コレクタ層32が共にグレーディング構造を
なしており、本発明の効果が最もよく発揮される。すな
わち、本発明によれば、まず第１コレクタ層31において
は、ベース層４側から第２コレクタ層32の方向に向かっ
て禁制帯幅が徐々に大となることで、ベース層４中から
高エネルギーを持って飛び出した電子が、Ｌ点へ遷移す
ることなしに弾道的に横切る。一方、第２コレクタ層32
においては、第１コレクタ層31側から高不純物濃度のサ
ブコレクタ層２の方向に向かって禁制帯幅を小とするこ
とにより、第１コレクタ層31を走行してエネルギーを失
った電子を再加速させ、高不純物濃度のサブコレクタ層
２へ導く役目を果す。従って、上記２つの役割を持つコ
レクタ層31,32を形成することにより、デバイス中のキ
ャリア走行時間の大きな部分を占めるコレクタ層におけ
る走行時間が大幅に短縮され、従来にない高速ヘテロ接
合バイポーラトランジスタ回路を実現できる。
次に、第１図（ｂ）に点線で示す組成比ｘを採用した
ときの本発明の具体例を、第２図により説明する。第２
図（ａ）は第１図（ｂ）の点線に対応し、同図（ｂ）は
第１図（ａ）に対応し、同図（ｃ）はそのバンド構造図
を示している。同図（ｃ）において、本発明の特徴的な
点は、第１および第２コレクタ層31,32の境界におい
て、「くびれ」が形成されている点である。この「くび
れ」の左側の第１コレクタ層31は、一般的なヘテロ接合
バイポーラトランジスタに比べて伝導帯の傾きが緩やか
になっている。また、「くびれ」の右方にある第２コレ
クタ層32は禁制帯幅減少の効果により、一般的なヘテロ
接合バイポーラトランジスタに比べて伝導帯の傾きが急
峻となっている。
ときの本発明の具体例を、第２図により説明する。第２
図（ａ）は第１図（ｂ）の点線に対応し、同図（ｂ）は
第１図（ａ）に対応し、同図（ｃ）はそのバンド構造図
を示している。同図（ｃ）において、本発明の特徴的な
点は、第１および第２コレクタ層31,32の境界におい
て、「くびれ」が形成されている点である。この「くび
れ」の左側の第１コレクタ層31は、一般的なヘテロ接合
バイポーラトランジスタに比べて伝導帯の傾きが緩やか
になっている。また、「くびれ」の右方にある第２コレ
クタ層32は禁制帯幅減少の効果により、一般的なヘテロ
接合バイポーラトランジスタに比べて伝導帯の傾きが急
峻となっている。
次に、第２図の構造を具体的に示す。まず、半絶縁性
のｎ型GaAsからなる基板１の上には、1.5×1018cm-3程
度のキャリア密度（Siドープ）のGaAsからなるサブコレ
クタ層２を、7000Å程度の厚さで設ける。次に、サブコ
レクタ層２の上にはｉ型または１×1016cm-3程度のキャ
リア密度を有するｎ型のAlxGa1-xAs（ｘ＝ａ→0,a＜0.
3）からなる第２コレクタ層32を2000Å程度の厚さで形
成し、その上にｉ型または１×1016cm-3程度のキャリア
密度を有するｎ型のAlxGa1-xAs（ｘ＝０→a,a＜0.3）か
らなる第１コレクタ層31を1500Å程度の厚さで形成す
る。
のｎ型GaAsからなる基板１の上には、1.5×1018cm-3程
度のキャリア密度（Siドープ）のGaAsからなるサブコレ
クタ層２を、7000Å程度の厚さで設ける。次に、サブコ
レクタ層２の上にはｉ型または１×1016cm-3程度のキャ
リア密度を有するｎ型のAlxGa1-xAs（ｘ＝ａ→0,a＜0.
3）からなる第２コレクタ層32を2000Å程度の厚さで形
成し、その上にｉ型または１×1016cm-3程度のキャリア
密度を有するｎ型のAlxGa1-xAs（ｘ＝０→a,a＜0.3）か
らなる第１コレクタ層31を1500Å程度の厚さで形成す
る。
第１コレクタ層31の上には１×1019cm-3程度のキャリ
ア密度（Znドープ）を有するｐ型のGaAsからなるベース
層４を1000Å程度の厚さで形成し、ベース層４の上には
５×1017cm-3程度のキャリア密度（Siドープ）を有する
ｎ型のAlxGa1-xAs（ｘ＝0.3→０）からなる下側エミッ
タグレーディング層53を300Å程度の厚さで形成する。
エミッタグレーディング層53の上には５×1017cm-3程度
のキャリア密度（Siドープ）を有するｎ型のAl0.3Ga0.7
Asからなるエミッタ層51を1000Åの厚さで形成し、この
エミッタ層51の上には５×1017cm-3程度のキャリア密度
（Siドープ）を有するｎ型のAlxGa1-xAs（ｘ＝０→0.
3）からなる上側エミッタグレーディング層52を300Å程
度の厚さで形成する。そして、エミッタグレーディング
層52の上に1.5×1018cm-3程度のキャリア密度（Siドー
プ）を有するｎ型のGaAsからなるエミッタキャップ層６
を1000Å程度の厚さで形成し、図示のコレクタ電極71,
ベース電極72およびエミッタ電極73を形成する。ここ
で、コレクタ電極71およびエミッタ電極73についてはAu
Ge/Ni/Auを、ベース電極72についてはAuZn又はAuMnを用
いることができる。
ア密度（Znドープ）を有するｐ型のGaAsからなるベース
層４を1000Å程度の厚さで形成し、ベース層４の上には
５×1017cm-3程度のキャリア密度（Siドープ）を有する
ｎ型のAlxGa1-xAs（ｘ＝0.3→０）からなる下側エミッ
タグレーディング層53を300Å程度の厚さで形成する。
エミッタグレーディング層53の上には５×1017cm-3程度
のキャリア密度（Siドープ）を有するｎ型のAl0.3Ga0.7
Asからなるエミッタ層51を1000Åの厚さで形成し、この
エミッタ層51の上には５×1017cm-3程度のキャリア密度
（Siドープ）を有するｎ型のAlxGa1-xAs（ｘ＝０→0.
3）からなる上側エミッタグレーディング層52を300Å程
度の厚さで形成する。そして、エミッタグレーディング
層52の上に1.5×1018cm-3程度のキャリア密度（Siドー
プ）を有するｎ型のGaAsからなるエミッタキャップ層６
を1000Å程度の厚さで形成し、図示のコレクタ電極71,
ベース電極72およびエミッタ電極73を形成する。ここ
で、コレクタ電極71およびエミッタ電極73についてはAu
Ge/Ni/Auを、ベース電極72についてはAuZn又はAuMnを用
いることができる。
本発明については、種々の変形が可能である。例え
ば、実施例ではヘテロ接合バイポーラトランジスタをｎ
−ｐ−ｎ型としたが、導電型を逆にしてｐ−ｎ−ｐ型と
することも可能である。また、実施例では半導体材料と
してAlxGa1-xAsを用いてその組成比ｘを変えることで禁
制帯幅を制御しているが、これとは異なる化合物半導体
材料に置換することも可能である。
ば、実施例ではヘテロ接合バイポーラトランジスタをｎ
−ｐ−ｎ型としたが、導電型を逆にしてｐ−ｎ−ｐ型と
することも可能である。また、実施例では半導体材料と
してAlxGa1-xAsを用いてその組成比ｘを変えることで禁
制帯幅を制御しているが、これとは異なる化合物半導体
材料に置換することも可能である。
以上、詳細に説明した通り本発明では、まず第１コレ
クタ層では第２コレクタ層に向かって禁制帯幅が徐々に
大となることで、ベース層中から高エネルギーを持って
飛び出した電子が、Ｌ点へ遷移することなしに弾道的に
横切る。一方、第２コレクタ層では高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とすることにより、
第１コレクタ層を走行してエネルギーを失った電子を再
加速させてサブコレクタ層へ導く役目を果す。従って、
上記２つの役割を持つコレクタ層を形成することによ
り、デバイス中のキャリア走行時間の大きな部分を占め
るコレクタ層における走行時間が大幅に短縮される。こ
のため、ベース・コレクタ間の耐圧を高く維持しなが
ら、しかも高速動作が可能なヘテロ接合バイポーラトラ
ンジスタを提供することができる。
クタ層では第２コレクタ層に向かって禁制帯幅が徐々に
大となることで、ベース層中から高エネルギーを持って
飛び出した電子が、Ｌ点へ遷移することなしに弾道的に
横切る。一方、第２コレクタ層では高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とすることにより、
第１コレクタ層を走行してエネルギーを失った電子を再
加速させてサブコレクタ層へ導く役目を果す。従って、
上記２つの役割を持つコレクタ層を形成することによ
り、デバイス中のキャリア走行時間の大きな部分を占め
るコレクタ層における走行時間が大幅に短縮される。こ
のため、ベース・コレクタ間の耐圧を高く維持しなが
ら、しかも高速動作が可能なヘテロ接合バイポーラトラ
ンジスタを提供することができる。
第１図は本発明の実施例に係るヘテロ接合バイポーラト
ランジスタの例を示す図、第２図は実施例をエネルギー
バンド構造で説明する図である。 １……基板、２……サブコレクタ層、３……コレクタ
層、31……第１コレクタ層、32……第２コレクタ層、４
……ベース層、５……エミッタ層、51……エミッタ層、
52,53……エミッタグレーディング層、６……エミッタ
キャップ層、71……コレクタ電極、72……ベース電極、
73……エミッタ電極。
ランジスタの例を示す図、第２図は実施例をエネルギー
バンド構造で説明する図である。 １……基板、２……サブコレクタ層、３……コレクタ
層、31……第１コレクタ層、32……第２コレクタ層、４
……ベース層、５……エミッタ層、51……エミッタ層、
52,53……エミッタグレーディング層、６……エミッタ
キャップ層、71……コレクタ電極、72……ベース電極、
73……エミッタ電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/73
Claims (1)
- 【請求項１】基板上に第１導電型のサブコレクタ層およ
びコレクタ層、第２導電型のベース層並びに第１導電型
のエミッタ層を順次に積層して形成されたヘテロ接合バ
イポーラトランジスタにおいて、 前記コレクタ層は前記ベース層側の第１コレクタ層と前
記サブコレクタ層側の第２コレクタ層とを含み、 前記第１コレクタ層はその禁制帯幅が前記第２コレクタ
層側に向って増加しており、前記第２コレクタ層はその
禁制帯幅が前記サブコレクタ層側に向って減少している
ことを特徴とするヘテロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010255A JP2855629B2 (ja) | 1989-01-19 | 1989-01-19 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010255A JP2855629B2 (ja) | 1989-01-19 | 1989-01-19 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191338A JPH02191338A (ja) | 1990-07-27 |
| JP2855629B2 true JP2855629B2 (ja) | 1999-02-10 |
Family
ID=11745211
Family Applications (1)
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|---|---|---|---|---|
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110159A (ja) * | 1983-11-21 | 1985-06-15 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
-
1989
- 1989-01-19 JP JP1010255A patent/JP2855629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191338A (ja) | 1990-07-27 |
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