JPH02191338A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH02191338A JPH02191338A JP1025589A JP1025589A JPH02191338A JP H02191338 A JPH02191338 A JP H02191338A JP 1025589 A JP1025589 A JP 1025589A JP 1025589 A JP1025589 A JP 1025589A JP H02191338 A JPH02191338 A JP H02191338A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタ（ｌｌｅｔ
ｅｒｏｊｕｎｃｔｉｏｎ Ｂｌｐｏｌａｒ Ｔｒａｎｓ
ｌｓｔｏｒ ； ＨＢ Ｔ ）に関するものである。
ｅｒｏｊｕｎｃｔｉｏｎ Ｂｌｐｏｌａｒ Ｔｒａｎｓ
ｌｓｔｏｒ ； ＨＢ Ｔ ）に関するものである。
■−Ｖ族化合物半導体、特にＡｔ Ｇａ Ａｓ ／にａ
Ａｓ系の半導体におけるエピタキシャル成長技術の進
歩に伴い、従来は作製できなかったヘテロ接合を有する
半導体素子が実現されている。その−例が高電子移動度
トランジスタ（ＨＥ ＭＴ）であり、また他の例が本発
明に係るヘテロ接合バイポーラトランジスタ（ＨＢ Ｔ
）である。
Ａｓ系の半導体におけるエピタキシャル成長技術の進
歩に伴い、従来は作製できなかったヘテロ接合を有する
半導体素子が実現されている。その−例が高電子移動度
トランジスタ（ＨＥ ＭＴ）であり、また他の例が本発
明に係るヘテロ接合バイポーラトランジスタ（ＨＢ Ｔ
）である。
ヘテロ接合バイポーラトランジスタでは、半絶縁性基板
上に禁制帯幅の異なる材料系を成長することで素子を作
製するために設計の自由度が大きく、それによってより
高速動作が可能な素子の実現が期待される。一般には、
エミッタ層に少なくともベース層より禁制帯幅の大きな
半導体を用いることで、エミッタ層・ベース層のへテロ
接合部において、ベース層中の多数キャリアがエミッタ
層中へ流れ込むことを阻止する。そして、その阻止能力
が増大した分だけベース層中の多数キャリアを増すこと
によって、ベース層が低抵抗化されて高性能化が実現さ
れている。
上に禁制帯幅の異なる材料系を成長することで素子を作
製するために設計の自由度が大きく、それによってより
高速動作が可能な素子の実現が期待される。一般には、
エミッタ層に少なくともベース層より禁制帯幅の大きな
半導体を用いることで、エミッタ層・ベース層のへテロ
接合部において、ベース層中の多数キャリアがエミッタ
層中へ流れ込むことを阻止する。そして、その阻止能力
が増大した分だけベース層中の多数キャリアを増すこと
によって、ベース層が低抵抗化されて高性能化が実現さ
れている。
ヘテロ接合バイポーラトランジスタのより一層の高性能
化（特に信号処理能力の向上）のためには、デバイス中
をキャリアが横切る走行時間の短縮を図らねばならない
。キャリアの走行時間としては、大別してエミッタ、ベ
ース、コレクタ空乏層及びサブコレクタ層の走行時間に
分けられる。
化（特に信号処理能力の向上）のためには、デバイス中
をキャリアが横切る走行時間の短縮を図らねばならない
。キャリアの走行時間としては、大別してエミッタ、ベ
ース、コレクタ空乏層及びサブコレクタ層の走行時間に
分けられる。
ヘテロ接合バイポーラトランジスタでは、その中でも特
にコレクタ空乏層の走行時間が全体の走行時間中で占め
る割合が大きく、これを短縮することが高性能化の指標
となる。
にコレクタ空乏層の走行時間が全体の走行時間中で占め
る割合が大きく、これを短縮することが高性能化の指標
となる。
そのため、従来から数種の工夫がコレクタのバンド設計
に対して試みられている。
に対して試みられている。
従来例の第１としては、コレクタにＧａ Ａｓを用い、
不純物添加のないｉ型層（厚さ２００ＯＡ）と、不純物
密度が２ Ｘ １０１８ｃｌ１１−３程度のｐ 型層（
厚さ２０ＯＡ）を組合せる方法が示されている（ ＩＢ
ＥＥ Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｌｃｅｓ
、ｖｏｌ、２４．Ｎｏ、１４゜ｐ、８７２（１９８ｇ）
）。従来例の第２としては、コレクタにＡＩ Ｇａ
ＩｎＡｓを用い、不純物添加のｘ １−Ｘ ないｉ型層（厚さ２００ＯＡ）においてベース付近で組
成比Ｘを０、サブコレクタ付近で組成比Ｘを０．７とす
る方法が採られている（ＥｌｅｃｔｒｏｎｌｃｓＬｅｔ
ｔｅｒｓ、ｖｏｌ、２４．Ｎｏ、１４．ｐ、８７２（１
９８８））。
不純物添加のないｉ型層（厚さ２００ＯＡ）と、不純物
密度が２ Ｘ １０１８ｃｌ１１−３程度のｐ 型層（
厚さ２０ＯＡ）を組合せる方法が示されている（ ＩＢ
ＥＥ Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｌｃｅｓ
、ｖｏｌ、２４．Ｎｏ、１４゜ｐ、８７２（１９８ｇ）
）。従来例の第２としては、コレクタにＡＩ Ｇａ
ＩｎＡｓを用い、不純物添加のｘ １−Ｘ ないｉ型層（厚さ２００ＯＡ）においてベース付近で組
成比Ｘを０、サブコレクタ付近で組成比Ｘを０．７とす
る方法が採られている（ＥｌｅｃｔｒｏｎｌｃｓＬｅｔ
ｔｅｒｓ、ｖｏｌ、２４．Ｎｏ、１４．ｐ、８７２（１
９８８））。
第１の従来例の装置では、コレクタのバンド構造におい
て伝導帯の傾斜を制御するためにｐ 型層を用いている
が、この構造はカーク効果を引き起こし易いのみならず
、ベースψコレクタ間の耐圧も一般的構造に比べて低く
なる。また、第２の従来例の装置では、グレーデッド構
造を採用することでコレクタの伝導帯の傾斜を緩くする
ことにより、高エネルギーを持つ電子のｒ−Ｌ間遷移を
抑制している。しかしながら、コレクタ中を充分弾道的
（パリスティック）に伝導させるためには、コレクタ層
厚が電子の平均自由行程より大きいため、充分な走行時
間の短縮は得られない。また、この点を改善しようとし
てコレクタ層の薄膜化を図ると、ベース・コレクタ間の
耐圧が小さくなるという問題点がある。
て伝導帯の傾斜を制御するためにｐ 型層を用いている
が、この構造はカーク効果を引き起こし易いのみならず
、ベースψコレクタ間の耐圧も一般的構造に比べて低く
なる。また、第２の従来例の装置では、グレーデッド構
造を採用することでコレクタの伝導帯の傾斜を緩くする
ことにより、高エネルギーを持つ電子のｒ−Ｌ間遷移を
抑制している。しかしながら、コレクタ中を充分弾道的
（パリスティック）に伝導させるためには、コレクタ層
厚が電子の平均自由行程より大きいため、充分な走行時
間の短縮は得られない。また、この点を改善しようとし
てコレクタ層の薄膜化を図ると、ベース・コレクタ間の
耐圧が小さくなるという問題点がある。
ソコで本発明は、ベースφコレクタ間の耐圧を高く維持
しながら、しかも高速動作が可能なヘテロ接合バイポー
ラトランジスタを提供することを目的とする。
しながら、しかも高速動作が可能なヘテロ接合バイポー
ラトランジスタを提供することを目的とする。
本発明に係るヘテロ接合バイポーラトランジスタは、基
板上に第１導電型のサブコレクタ層およびコレクタ層、
第２導電型のベース層並びに第１導電型のエミッタ層を
順次に積層して形成された構造において、コレクタ層は
ベース層側の第１コレクタ層とサブコレクタ層側の第２
コレクタ層とを含み、第１コレクタ層はその禁制帯幅が
第２コレクタ層側に向って増加傾向となり、第２コレク
タ層はその禁制帯幅がサブコレクタ層側に向って減少傾
向となっていることを特徴とする。ここで、第１、第２
コレクタ層のいずれか一方は、その禁制帯幅がほぼ一定
であるようにしてもよい。
板上に第１導電型のサブコレクタ層およびコレクタ層、
第２導電型のベース層並びに第１導電型のエミッタ層を
順次に積層して形成された構造において、コレクタ層は
ベース層側の第１コレクタ層とサブコレクタ層側の第２
コレクタ層とを含み、第１コレクタ層はその禁制帯幅が
第２コレクタ層側に向って増加傾向となり、第２コレク
タ層はその禁制帯幅がサブコレクタ層側に向って減少傾
向となっていることを特徴とする。ここで、第１、第２
コレクタ層のいずれか一方は、その禁制帯幅がほぼ一定
であるようにしてもよい。
本発明によれば、まず第１コレクタ層においては、ベー
ス層側から第２コレクタ層の方向に向かって禁制帯幅が
徐々に大となる（増加傾向となる）ことで、ベース層中
から高エネルギーを持って飛び出した電子が、Ｌ点へ遷
移することなしに弾道的に横切る。一方、第２コレクタ
層においては、第１コレクタ層から高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とする（減少傾向と
する）ことにより、第１コレクタ層を走行してエネルギ
ーを失った電子を再加速させ、高不純物濃度のサブコレ
クタ層へ導く役目を果す。従って、上記２つの役割を持
つコレクタ層を形成することにより、デバイス中のキャ
リア走行時間の大きな部分を占めるコレクタ層における
走行時間が大幅に短縮され、従来例にはない高速動作が
可能なヘテロ接合バイポーラトランジスタを実現できる
。
ス層側から第２コレクタ層の方向に向かって禁制帯幅が
徐々に大となる（増加傾向となる）ことで、ベース層中
から高エネルギーを持って飛び出した電子が、Ｌ点へ遷
移することなしに弾道的に横切る。一方、第２コレクタ
層においては、第１コレクタ層から高不純物濃度のサブ
コレクタ層に向かって禁制帯幅を小とする（減少傾向と
する）ことにより、第１コレクタ層を走行してエネルギ
ーを失った電子を再加速させ、高不純物濃度のサブコレ
クタ層へ導く役目を果す。従って、上記２つの役割を持
つコレクタ層を形成することにより、デバイス中のキャ
リア走行時間の大きな部分を占めるコレクタ層における
走行時間が大幅に短縮され、従来例にはない高速動作が
可能なヘテロ接合バイポーラトランジスタを実現できる
。
以下、添付図面を参照して、本発明の詳細な説明する。
第１図は本発明の実施例に係るヘテロ接合バイポーラト
ランジスタを示し、同図（ａ）は素子断面図、同図（ｂ
）〜（ｄ）は各態様の実施例における組成比Ｘを示す図
である。同図（ａ）に示す通り、例えば半絶縁性のＧａ
Ａｓ等からなる基板１の上には、例えばｎ型のＧａ
Ａｓからなるサブコレクタ層２が積層され、その上には
例えばｉ型のＡＩ Ｇａ Ａｓからなるコレクタ
層３が積ｘ １．−Ｘ 層されている。ここで、本発明において特徴的なことは
、コレクタ層３が同図（ａ）のように第１゜第２コレク
タ層３１，３２からなり、その組成比Ｘが同図（ｂ）〜
（ｄ）のように設定されていることである。すなわち、
上側の第１コレクタ層３１はＡＩ Ｇａ Ａｓか
らなり、組成比Ｘはｘ ｌ−Ｘ 第２コレクタ層３２に向って増加傾向（ｘ−０→ａ、ａ
＜０．３）となり（同図（ｂ）、（ｃ）図示）、もしく
は一定（ｘ−ａ、ａ＜０．３）となっている（同図（ｄ
）図示）。下側の第２コレクタ層３２もＡＩ Ｇａ
Ａｓからなり、組成比Ｘ １−Ｘ Ｘはサブコレクタ層２に向って減少傾向（Ｘ−ａ−Ｑ、
ａｇｏ、３）となり（同図（ｂ）、（ｄ）図示）、もし
くは一定（Ｘ＝Ｏ）となっている（同図（ｃ）図示）。
ランジスタを示し、同図（ａ）は素子断面図、同図（ｂ
）〜（ｄ）は各態様の実施例における組成比Ｘを示す図
である。同図（ａ）に示す通り、例えば半絶縁性のＧａ
Ａｓ等からなる基板１の上には、例えばｎ型のＧａ
Ａｓからなるサブコレクタ層２が積層され、その上には
例えばｉ型のＡＩ Ｇａ Ａｓからなるコレクタ
層３が積ｘ １．−Ｘ 層されている。ここで、本発明において特徴的なことは
、コレクタ層３が同図（ａ）のように第１゜第２コレク
タ層３１，３２からなり、その組成比Ｘが同図（ｂ）〜
（ｄ）のように設定されていることである。すなわち、
上側の第１コレクタ層３１はＡＩ Ｇａ Ａｓか
らなり、組成比Ｘはｘ ｌ−Ｘ 第２コレクタ層３２に向って増加傾向（ｘ−０→ａ、ａ
＜０．３）となり（同図（ｂ）、（ｃ）図示）、もしく
は一定（ｘ−ａ、ａ＜０．３）となっている（同図（ｄ
）図示）。下側の第２コレクタ層３２もＡＩ Ｇａ
Ａｓからなり、組成比Ｘ １−Ｘ Ｘはサブコレクタ層２に向って減少傾向（Ｘ−ａ−Ｑ、
ａｇｏ、３）となり（同図（ｂ）、（ｄ）図示）、もし
くは一定（Ｘ＝Ｏ）となっている（同図（ｃ）図示）。
コレクタ層３の上に設けられるベース層４は例えばｐ型
のＡｔ Ｇａ Ａｓで形成されるが、ｘ
ｌ−ｘ このベース層４の組成比Ｘは同図（ｂ）〜（ｄ）の実線
のようにグレーディングを持たせてもよいが、同図（ｂ
）〜（ｄ）の点線のようにグレーディングを持たせなく
てもよい。ベース層４の上に積層されるｎ型ＡＩ Ｇ
ａ Ａｓからなるエミｘ ｌ−ｘ ツタ層５は、中央のエミッタ層５１と、上側のエミッタ
グレーディング層５２と、下側のエミッタグレーディン
グ層５３からなり、エミッタ層５１の組成比Ｘはｘ＝０
．３、エミッタグレーディング層５２の組成比Ｘはエミ
ッタ層５１側に向って増加傾向（ｘ−０→０．３）、エ
ミッタグレーディング層５３の組成比Ｘはベース層４側
に向って減少傾向（ｘ＝０．３→ｂ）となっている。更
に、エミッタグレーディング層５２の上には、例えばｎ
型Ｇａ Ａｓからなるエミッタキャップ層６が設けられ
ている。上記の構造において、コレクタ電極７１はサブ
コレクタ層２の上にオーミック接触して設けられ、ベー
ス電極７２はベース層４の上にオーミック接触して設け
られ、エミッタ電極７３はエミッタキャップ層６の上に
オーミック接触して設けられている。
のＡｔ Ｇａ Ａｓで形成されるが、ｘ
ｌ−ｘ このベース層４の組成比Ｘは同図（ｂ）〜（ｄ）の実線
のようにグレーディングを持たせてもよいが、同図（ｂ
）〜（ｄ）の点線のようにグレーディングを持たせなく
てもよい。ベース層４の上に積層されるｎ型ＡＩ Ｇ
ａ Ａｓからなるエミｘ ｌ−ｘ ツタ層５は、中央のエミッタ層５１と、上側のエミッタ
グレーディング層５２と、下側のエミッタグレーディン
グ層５３からなり、エミッタ層５１の組成比Ｘはｘ＝０
．３、エミッタグレーディング層５２の組成比Ｘはエミ
ッタ層５１側に向って増加傾向（ｘ−０→０．３）、エ
ミッタグレーディング層５３の組成比Ｘはベース層４側
に向って減少傾向（ｘ＝０．３→ｂ）となっている。更
に、エミッタグレーディング層５２の上には、例えばｎ
型Ｇａ Ａｓからなるエミッタキャップ層６が設けられ
ている。上記の構造において、コレクタ電極７１はサブ
コレクタ層２の上にオーミック接触して設けられ、ベー
ス電極７２はベース層４の上にオーミック接触して設け
られ、エミッタ電極７３はエミッタキャップ層６の上に
オーミック接触して設けられている。
次に、上記実施例の作用を第１図により説明する。
同図（ｂ）の組成比を有する実施例では、第１コレクタ
層３１と第２コレクタ層３２が共にグレーディング構造
をなしており、本発明の効果が最もよく発揮される。す
なわち、本発明によれば、まずＴＳ１コレクタ層３１に
おいては、ベース層４側から第２コレクタ層３２の方向
に向かって禁制帯幅が徐々に大となることで、ベース層
４中から高エネルギーを持って飛び出した電子が、Ｌ点
へ遷移することなしに弾道的に横切る。一方、第２コレ
クタ層３２においては、第１コレクタ層３１側から高不
純物濃度のサブコレクタ層２の方向に向かって禁制帯幅
を小とすることにより、第１コレクタ層３１を走行して
エネルギーを失った電子を再加速させ、高不純物濃度の
サブコレクタ層２へ導く役目を果す。従って、上記２つ
の役割を持つコレクタ層３１，３２を形成することによ
り、デバイス中のキャリア走行時間の大きな部分を占め
るコレクタ層における走行時間が大幅に短縮され、従来
にない高速へテロ接合バイポーラトランジスタ回路を実
現できる。
層３１と第２コレクタ層３２が共にグレーディング構造
をなしており、本発明の効果が最もよく発揮される。す
なわち、本発明によれば、まずＴＳ１コレクタ層３１に
おいては、ベース層４側から第２コレクタ層３２の方向
に向かって禁制帯幅が徐々に大となることで、ベース層
４中から高エネルギーを持って飛び出した電子が、Ｌ点
へ遷移することなしに弾道的に横切る。一方、第２コレ
クタ層３２においては、第１コレクタ層３１側から高不
純物濃度のサブコレクタ層２の方向に向かって禁制帯幅
を小とすることにより、第１コレクタ層３１を走行して
エネルギーを失った電子を再加速させ、高不純物濃度の
サブコレクタ層２へ導く役目を果す。従って、上記２つ
の役割を持つコレクタ層３１，３２を形成することによ
り、デバイス中のキャリア走行時間の大きな部分を占め
るコレクタ層における走行時間が大幅に短縮され、従来
にない高速へテロ接合バイポーラトランジスタ回路を実
現できる。
第１図（Ｃ）の組成比を有する実施例は、第１、ＴＳ２
コレクタ層３１，３２の接合部を階段接合とすることで
、第１コレクタ層３１を通りぬけてきた電子に加速を与
える方法である。同図（ｄ）の組成比を有する実施例は
、第１コレクタ層３１においてグレーディング部を設け
ずに、一般的なベース・コレクタ接合を用い、通常のベ
ース層中及びベース・コレクタ接合界面での速度上昇効
果を期待したものである。このことにより、電子は第１
コレクタ層３１中をある程度の高速度で乗り越え、第２
コレクタ層３２中に入ったところでグレーディングの電
界により、電子が加速される。
コレクタ層３１，３２の接合部を階段接合とすることで
、第１コレクタ層３１を通りぬけてきた電子に加速を与
える方法である。同図（ｄ）の組成比を有する実施例は
、第１コレクタ層３１においてグレーディング部を設け
ずに、一般的なベース・コレクタ接合を用い、通常のベ
ース層中及びベース・コレクタ接合界面での速度上昇効
果を期待したものである。このことにより、電子は第１
コレクタ層３１中をある程度の高速度で乗り越え、第２
コレクタ層３２中に入ったところでグレーディングの電
界により、電子が加速される。
次に、第１図（ｂ）に点線で示す組成比Ｘを採用したと
きの本発明の具体例を、第２図により説明する。第２図
（ａ）は第１図（ｂ）の点線に対応し、同図（ｂ）は第
１図（ａ）に対応し、同図（Ｃ）はそのバンド構造図を
示している。同図（Ｃ）において、本発明の特徴的な点
は、第１および第２コレクタ層３１，３２の境界におい
て、「くびれ」が形成されている点である。この「くび
れ」の左側の第１コレクタ層３１は、−膜内なヘテロ接
合バイポーラトランジスタに比べて伝導帯の傾きが緩や
かになっている。また、「くびれ」の右方にある第２コ
レクタ層３２は禁制帯幅減少の効果により、−膜内なヘ
テロ接合バイポーラトランジスタに比べて伝導帯の傾き
が急峻となっている。
きの本発明の具体例を、第２図により説明する。第２図
（ａ）は第１図（ｂ）の点線に対応し、同図（ｂ）は第
１図（ａ）に対応し、同図（Ｃ）はそのバンド構造図を
示している。同図（Ｃ）において、本発明の特徴的な点
は、第１および第２コレクタ層３１，３２の境界におい
て、「くびれ」が形成されている点である。この「くび
れ」の左側の第１コレクタ層３１は、−膜内なヘテロ接
合バイポーラトランジスタに比べて伝導帯の傾きが緩や
かになっている。また、「くびれ」の右方にある第２コ
レクタ層３２は禁制帯幅減少の効果により、−膜内なヘ
テロ接合バイポーラトランジスタに比べて伝導帯の傾き
が急峻となっている。
次に、第２図の構造を具体的に示す。まず、半絶縁性の
ｎ型Ｇａ Ａｓからなる基板１の上には、１．５Ｘ１０
’輻１３程度のキャリア密度（Ｓｌ ドープ）のＧａ
Ａｓからなるサブコレクタ層２を、７０００Ａ程度の
厚さで設ける。次に、サブコレクタ層２の上にはｎ型ま
たはＩ Ｘ １０１６ｃｍ−３程度のキャリア密度を有
するｎ型のＡＪ２ Ｇａ１−エＡｓ （ｘ−ａ→ｏ、
ａ＜０．３）からなる第２コレクタ層３２を２００ＯＡ
程度の厚さで形成し、その上にｎ型またはＩ Ｘ １０
ｌＢａｍ−３程度のキャリア密度を有するｎ型のＡｊ
ｌ Ｇａ Ａｓ（ｘ −ｘ １−ｘ Ｏ→＠、ａｇｏ、３）からなる第１コレクタ層３１を１
５０ＯＡ程度の厚さで形成する。
ｎ型Ｇａ Ａｓからなる基板１の上には、１．５Ｘ１０
’輻１３程度のキャリア密度（Ｓｌ ドープ）のＧａ
Ａｓからなるサブコレクタ層２を、７０００Ａ程度の
厚さで設ける。次に、サブコレクタ層２の上にはｎ型ま
たはＩ Ｘ １０１６ｃｍ−３程度のキャリア密度を有
するｎ型のＡＪ２ Ｇａ１−エＡｓ （ｘ−ａ→ｏ、
ａ＜０．３）からなる第２コレクタ層３２を２００ＯＡ
程度の厚さで形成し、その上にｎ型またはＩ Ｘ １０
ｌＢａｍ−３程度のキャリア密度を有するｎ型のＡｊ
ｌ Ｇａ Ａｓ（ｘ −ｘ １−ｘ Ｏ→＠、ａｇｏ、３）からなる第１コレクタ層３１を１
５０ＯＡ程度の厚さで形成する。
第１コレクタ層３１の上には１ｘ１０１９ＣＩＩ＋″″
３程度のキャリア密度（Ｚｎ ドープ）を有するｐ型の
Ｇａ Ａｓからなるベース層４を１００ＯＡ程度の厚さ
で形成し、ベース層４の上には５ Ｘ １０１７０１１
１−３程度のキャリア密度（Ｓｌ ドープ）を有する
ｎ型のＡｌｌ Ｇａ Ａｓ （ｘ−０，３−＋
０）かｘ １−ｘ らなる下側エミッタグレーディング層５３を３００Ａ程
度の厚さで形成する。エミッタグレーディング層５３の
上には５ Ｘ １０１７ｃｍ−３程度のキャリア密度（
Ｓｌ ドープ）を有するｎ型のＡＩ Ｇａ
Ａｓからなるエミッタ層５１を０．３ ０．７ １０００Ａの厚さで形成し、このエミッタ層５１の上に
は５ Ｘ １０ ’ｃｍ−３程度のキャリア密度（Ｓｌ
ドープ）を有するｎ型のＡｌｌ Ｇａ、−。
３程度のキャリア密度（Ｚｎ ドープ）を有するｐ型の
Ｇａ Ａｓからなるベース層４を１００ＯＡ程度の厚さ
で形成し、ベース層４の上には５ Ｘ １０１７０１１
１−３程度のキャリア密度（Ｓｌ ドープ）を有する
ｎ型のＡｌｌ Ｇａ Ａｓ （ｘ−０，３−＋
０）かｘ １−ｘ らなる下側エミッタグレーディング層５３を３００Ａ程
度の厚さで形成する。エミッタグレーディング層５３の
上には５ Ｘ １０１７ｃｍ−３程度のキャリア密度（
Ｓｌ ドープ）を有するｎ型のＡＩ Ｇａ
Ａｓからなるエミッタ層５１を０．３ ０．７ １０００Ａの厚さで形成し、このエミッタ層５１の上に
は５ Ｘ １０ ’ｃｍ−３程度のキャリア密度（Ｓｌ
ドープ）を有するｎ型のＡｌｌ Ｇａ、−。
Ａｓ （ｘｓｗｏ→０．３）からなる上側エミッタグ
レーディング層５２を３００Ａ程度の厚さで形成する。
レーディング層５２を３００Ａ程度の厚さで形成する。
そして、エミッタグレーディング層５２の上に１． ５
ｘ １０１８ｃｍ−３程度のキャリア密度（Ｓｌ ド
ープ）を有するｎ型のＧａ Ａｓからなるエミッタキャ
ップ層６を１００ＯＡ程度の厚さで形成し、図示のコレ
クタ電極７１．ベース電極７２およびエミッタ電極７３
を形成する。ここで、コレクタ電極７１およびエミッタ
電極７３についてはＡｕ Ｇｅ ／Ｎｌ ／Ａｕを、ベ
ース電極７２についてはＡｕ Ｚｎ又はＡｕＭｎを用い
ることかできる。
ｘ １０１８ｃｍ−３程度のキャリア密度（Ｓｌ ド
ープ）を有するｎ型のＧａ Ａｓからなるエミッタキャ
ップ層６を１００ＯＡ程度の厚さで形成し、図示のコレ
クタ電極７１．ベース電極７２およびエミッタ電極７３
を形成する。ここで、コレクタ電極７１およびエミッタ
電極７３についてはＡｕ Ｇｅ ／Ｎｌ ／Ａｕを、ベ
ース電極７２についてはＡｕ Ｚｎ又はＡｕＭｎを用い
ることかできる。
本発明については、種々の変形が可能である。
例えば、実施例ではへテロ接合バイポーラトランジスタ
をｎ−ｐ−ｎ型としたが、導電型を逆にしてｐ−ｎ−ｐ
型とすることも可能である。また、実施例では半導体材
料としてＡｊｌ Ｇａ Ａｓｘ １．−ｘ を用いてその組成比Ｘを変えることで禁制帯幅を制御し
ているが、これとは異なる化合物半導体材料に置換する
ことも可能である。
をｎ−ｐ−ｎ型としたが、導電型を逆にしてｐ−ｎ−ｐ
型とすることも可能である。また、実施例では半導体材
料としてＡｊｌ Ｇａ Ａｓｘ １．−ｘ を用いてその組成比Ｘを変えることで禁制帯幅を制御し
ているが、これとは異なる化合物半導体材料に置換する
ことも可能である。
以上、詳細に説明した通り本発明では、まず第１コレク
タ層では第２コレクタ層に向かって禁制帯幅が徐々に大
となることで、ベース層中から高エネルギーを持って飛
び出した電子が、Ｌ点へ遷移することなしに弾道的に横
切る。一方、第２コレクタ層では高不純物濃度のサブコ
レクタ層に向かって禁制帯幅を小とすることにより、第
１コレクタ層を走行してエネルギーを失った電子を再加
速させてサブコレクタ層へ導く役目を果す。従って、上
記２つの役割の少なくとも一方を持っコレクタ層を形成
することにより、デバイス中のキャリア走行時間の大き
な部分を占めるコレクタ層における走行時間が大幅に短
縮される。このため、ベース・コレクタ間の耐圧を高く
維持しながら、しかも高速動作が可能なヘテロ接合バイ
ポーラトランジスタを提供することができる。
タ層では第２コレクタ層に向かって禁制帯幅が徐々に大
となることで、ベース層中から高エネルギーを持って飛
び出した電子が、Ｌ点へ遷移することなしに弾道的に横
切る。一方、第２コレクタ層では高不純物濃度のサブコ
レクタ層に向かって禁制帯幅を小とすることにより、第
１コレクタ層を走行してエネルギーを失った電子を再加
速させてサブコレクタ層へ導く役目を果す。従って、上
記２つの役割の少なくとも一方を持っコレクタ層を形成
することにより、デバイス中のキャリア走行時間の大き
な部分を占めるコレクタ層における走行時間が大幅に短
縮される。このため、ベース・コレクタ間の耐圧を高く
維持しながら、しかも高速動作が可能なヘテロ接合バイ
ポーラトランジスタを提供することができる。
第１図は本発明の実施例に係るヘテロ接合バイポーラト
ランジスタのいくつかの例を示す図、第２図は実施例を
エネルギーバンド構造で説明する図である。 １・・・基板、２・・・サブコレクタ層、３・・・コレ
クタ層、３１・・・第１コレクタ層、３２・・・第２コ
レクタ層、４・・・ベース層、５・・・エミッタ層、５
１・・・エミッタ層、５２．５３・・・エミッタグレー
ディング層、６・・・エミッタキャップ層、７１・・・
コレクタ電極、７２・・・ベース電極、７３・・・エミ
ッタ電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹手 続 補正書 平成 年１０月 日 事件の表示 平成１ 年 特許願 第１０２５５号 発明の名称 ヘテロ接合バイポーラトランジスタ 補正をする者 事件との関係
ランジスタのいくつかの例を示す図、第２図は実施例を
エネルギーバンド構造で説明する図である。 １・・・基板、２・・・サブコレクタ層、３・・・コレ
クタ層、３１・・・第１コレクタ層、３２・・・第２コ
レクタ層、４・・・ベース層、５・・・エミッタ層、５
１・・・エミッタ層、５２．５３・・・エミッタグレー
ディング層、６・・・エミッタキャップ層、７１・・・
コレクタ電極、７２・・・ベース電極、７３・・・エミ
ッタ電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹手 続 補正書 平成 年１０月 日 事件の表示 平成１ 年 特許願 第１０２５５号 発明の名称 ヘテロ接合バイポーラトランジスタ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 １、基板上に第１導電型のサブコレクタ層およびコレク
タ層、第２導電型のベース層並びに第１導電型のエミッ
タ層を順次に積層して形成されたヘテロ接合バイポーラ
トランジスタにおいて、前記コレクタ層は前記ベース層
側の第１コレクタ層と前記サブコレクタ層側の第２コレ
クタ層とを含み、 前記第１コレクタ層はその禁制帯幅が前記第２コレクタ
層側に向って増加傾向となり、前記第２コレクタ層はそ
の禁制帯幅が前記サブコレクタ層側に向って減少傾向と
なっていることを特徴とするヘテロ接合バイポーラトラ
ンジスタ。 ２、前記第１、第２コレクタ層のいずれか一方は、その
禁制帯幅がほぼ一定である請求項１記載のヘテロ接合バ
イポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010255A JP2855629B2 (ja) | 1989-01-19 | 1989-01-19 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010255A JP2855629B2 (ja) | 1989-01-19 | 1989-01-19 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191338A true JPH02191338A (ja) | 1990-07-27 |
| JP2855629B2 JP2855629B2 (ja) | 1999-02-10 |
Family
ID=11745211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010255A Expired - Fee Related JP2855629B2 (ja) | 1989-01-19 | 1989-01-19 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855629B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110159A (ja) * | 1983-11-21 | 1985-06-15 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
-
1989
- 1989-01-19 JP JP1010255A patent/JP2855629B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110159A (ja) * | 1983-11-21 | 1985-06-15 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176099B2 (en) | 2003-06-30 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2855629B2 (ja) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |