JP2004014922A

JP2004014922A - ヘテロ接合バイポーラトランジスタ

Info

Publication number: JP2004014922A
Application number: JP2002168528A
Authority: JP
Inventors: Kenji Kurishima; 栗島　賢二; Minoru Ida; 井田　実
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2004-01-15

Abstract

【課題】混晶半導体を用いて傾斜べース構造を構築する場合、その組成変化量の「許容値」に対して、内蔵電界の効果を最大限に活用する。
【解決手段】１は半絶縁性のＩｎＰ基板、２はｎ^＋−ＩｎＰのサブコレクタ層、３はｎ⁻−Ｇａ_ｘＩｎ_１−ｘＡｓのコレクタ層、４はｐ^＋−Ｇａ_ｘＩｎ_１−ｘＡｓのべース層、５はｎ−ＩｎＰのエミッタ層、６はｎ^＋−Ｇａ_ｘＩｎ_１−ｘＡｓのエミッタキャップ層、７はコレクタ電極、８はべース電極、９はエミッタ電極、４１はべース層領域Ａ、４２はべース層領域Ｂである。これらの領域はベース層４内に存在し、かつその内蔵電界の大きさが異なり、エミッタ端に近い領域ほど大きい。例ではＧａ_ｘＩｎ_１−ｘＡｓをべース材料に用いており、ＧａＡｓ組成比の増加量をエミッタ端に近い領域のみ過剰に大きくしている。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特に、ＩｎＰ基板上に積層されたヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと略す）に関する。
【０００２】
【従来の技術】
ＨＢＴは高速基本素子として期待されているトランジスタであるが、その動作速度をより一層向上させるためには、トランジスタの寄生抵抗や寄生容量の低減が必要不可欠となる。その中でも、べース抵抗の低減は、ＨＢＴの動作速度を向上させる上で重要な課題の一つとなっている。
【０００３】
図６は、ＩｎＰ基板上に形成されたＨＢＴ構造の断面図の一例を示す。同図において、１は半絶縁性のＩｎＰ基板、２はｎ^＋−ＩｎＰのサブコレクタ層、３はｎ^―−Ｇａ_０．４７Ｉｎ_０．５３Ａｓのコレクタ層、４はｐ^＋−Ｇａ_０．４７Ｉｎ_０．５３Ａｓのべース層、５はｎ−ＩｎＰのエミッタ層、６はｎ^＋−Ｇａ_０．４７Ｉｎ_０．５３Ａｓのエミッタキャップ層であり、７はｎ^＋−ＩｎＰのサブコレクタ層２の上に形成されたコレクタ電極、８はｐ^＋−Ｇａ_０．４７Ｉｎ_０．５３Ａｓのべース層４の上に形成されたべース電極、９はｎ^＋−Ｇａ_０．４７Ｉｎ_０．５３Ａｓのエミッタキャップ層６の上に形成されたエミッタ電極である。
【０００４】
図７は、従来の均一べース構造を有するＨＢＴの伝導帯端ポテンシャル分布図を示す。同図からも分かるように、べース層においては、均一なポテンシャル分布が形成されている。このような構造を、「均一ベース」構造という。
上記ＨＢＴのべース抵抗を削減するためには、べース層の不純物濃度やべース層巾を増加させる必要がある。しかしながら、このような手法を用いると、ＨＢＴの電流利得が減少してしまうという問題が生じる。
【０００５】
ＨＢＴを搭載した集積回路を正しく動作させるためには、ある一定以上の電流利得が必要となり、それゆえ、上記べース抵抗の削減法には限界が生じる。
ＨＢＴの電流利得は、一般に、エミッタ層からべース層へと注入された少数電子のべース走行時間と、この少数電子とべース層内に存在している多数正孔との再結合時間とに依存して決定される。電流利得を改善させるためには、少数電子のべース走行時間を低減させるか、あるいは、少数電子と多数正孔との再結合時間を増加させればよいことが知られている。
【０００６】
少数電子のべース走行時間を低減させる手法として、べース層内の伝導帯端ポテンシャル分布に傾きをもたせることによって、いわゆる「内蔵電界」をべース層内に形成させる、というものがある。このような構造を用いると、内蔵電界によるドリフト効果によって少数電子速度が増加し、その結果べース走行時間を短縮させることが可能となる。このような構造を、一般に、「傾斜べース」構造という。図８に、この傾斜べース構造を有するＨＢＴの伝導帯端ポテンシャル分布を示す。
【０００７】
上記傾斜べース構造を実現する方法は幾つかあるが、特に、べース層が混晶半導体で構成された場合には、その混晶組成比を一様に変化させる手法がとられることが多い。このようにすると、べース層内のバンドギャップが場所によって変化し、その結果、べース層内の伝導帯端ポテンシャル分布にある一定の傾きを生じさせることが可能となる。
【０００８】
ＩｎＰ基板上に積層されたＨＢＴを例にとると、べース層材料にＩｎＰに擬似格子整合するＧａ_ｘＩｎ_１−ｘＡｓを用いて、そのＧａＡｓ組成比（ｘ）をコレクタ端からエミッタ端に向かって増加させる、という方法がとられる。
同様な方法として、べース層材料にＩｎＰに格子整合する（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓを用いて、ＡｌＡｓ組成比（ｘ）をコレクタ端からエミッタ端に向かって増加させるという方法もある。
【０００９】
べース層内におけるポテンシャル分布の傾きを大きくすれば、少数電子の速度も増加し、原理的に、電流利得の改善効果をより一層大きくすることが可能となる。
これを実現するためには、Ｇａ_ｘＩｎ_１−ｘＡｓを用いた場合にはＧａＡｓ組成比の増加量を、また、（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓを用いた場合にはＡｌＡｓ組成比の増加量を大きくすればよい。
【００１０】
【発明が解決しようとする課題】
しかしながら、Ｇａ_ｘＩｎ_１−ｘＡｓのＧａＡｓ組成比を大きくすると、ＩｎＰに対する格子不整合が大きくなり、その結果、べース層内における格子欠陥が増殖し結晶品質が低下してしまう、という問題が生じる。
また、（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２ＡｓのＡｌＡｓ組成比を大きくすると、結晶成長中に酸素などの不純物の混入量が増加し、これもまた結晶品質の劣化を引き起こす。
【００１１】
これらは、少数電子と多数正孔との再結合時間を減少させ、少数電子速度の増加による電流利得の改善効果を打ち消してしまうような働きをする。従って、混晶半導体を用いて傾斜べース構造を構築する場合、その組成変化量には、一定の制限が課せられることが多い。
【００１２】
本発明は、従来の傾斜べース構造の問題点を改善するために提案されたものであり、与えられた組成変化量の「許容値」に対して、内蔵電界の効果を最大限に活用したヘテロ接合バイポーラトランジスタを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明のヘテロ接合バイポーラトランジスタは、半導体基板上に、コレクタ層、混晶半導体からなるべース層、およびエミッタ層が順次積層され、前記混晶半導体の組成傾斜によりベース層内に少数キャリアに対する内蔵電界が形成されたヘテロ接合バイポーラトランジスタであって、前記ベース層内において、内蔵電界の大きさが異なる領域が二つ以上存在し、かつその内蔵電界の大きさがエミッタ端に近い領域ほど大きいことに特徴を有している。
【００１４】
また、本発明のヘテロ接合バイポーラトランジスタは、べース層材料として、ｐ型のＧａ_ｘＩｎ_１−ｘＡｓが用いられており、そのＧａＡｓ組成比（ｘ）がコレクタ端からエミッタ端に向かって増加し、かつ、その組成増加率がエミッタ端に近い領域ほど大きいことに特徴を有している。
【００１５】
さらに、本発明のヘテロ接合バイポーラトランジスタは、べース層材料として、ｐ型の（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓが用いられており、そのＡｌＡｓ組成比（ｘ）がコレクタ端からエミッタ端に向かって増加し、かつ、その組成増加率がエミッタ端に近い領域ほど大きいことに特徴を有している。
【００１６】
また、本発明のヘテロ接合バイポーラトランジスタは、半導体基板がＩｎＰ基板であることに特徴を有している。
【００１７】
【発明の実施の形態】
本発明は、従来の傾斜べース構造における与えられた組成変化量の「許容値」に対して、内蔵電界の効果を最大限に活用するものである。このため、べース層を二つ以上の領域に分け、コレクタ端に近い領域では少数キャリアに対する内蔵電界を比較的小さく保ち、逆に、エミッタ端に近い領域では内蔵電界を大きくした傾斜べース構造である。
【００１８】
これを実現させる具体的な方法としては、Ｇａ_ｘＩｎ_１−ｘＡｓをべース材料に用いた場合には、ＧａＡｓ組成比の増加量を、エミッタ端に近い領域のみ過剰に大きくする。
【００１９】
また、（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓをべース材料に用いた場合には、ＡｌＡｓ組成比の増加量を、エミッタ端に近い領域のみ過剰に大きくする。
【００２０】
一般に、ベース層内における少数電子の濃度分布はエミッタ端に近いほど大きく、逆に、コレクタ端に近いほど少ない。これは、エミッタ端に近い領域ほど、少数電子の拡散速度が小さくなっているためである。
従って、少数電子のベース走行時間は、このエミッタ端に近い領域に存在する速度の遅い多量の少数電子によって律則されていることになる。
【００２１】
以上のことを解析的に説明すると以下のようになる。問題の本質を簡便に理解するために、ベース層を二つの領域に分け、エミッタ端に近い領域をベース層領域Ａ、コレクタ端に近い領域をベース層領域Ｂとする。
【００２２】
ベース層領域Ａにおける少数電子濃度と少数電子速度を、各々、Ｎ１とＶ１とおき、同様に、ベース層領域Ｂにおける少数電子濃度と少数電子速度を、各々、Ｎ２とＶ２とおく。また、ベース層領域Ａとベース層領域Ｂの層厚を、各々、Ｗ１とＷ２とおく。すると、ベース層４全体に蓄積された少数電子Ｑは、
Ｑ＝ｑ（Ｎ１Ｗ１＋Ｎ２Ｗ２）
とおける。ここで、ｑは電荷素量である。一方、ベース層４を流れる電流Ｊは、
Ｊ＝ｑＮ１Ｖ１＝ｑＮ２Ｖ２
となる。従って、少数電子のベース走行時間τは、
τ＝Ｑ／Ｊ＝Ｗ１／Ｖ１＋Ｗ２／Ｖ２
と計算される。
【００２３】
上式から容易に推察されるように、Ｖ１＜＜Ｖ２となる場合には、少数電子のベース走行時間は、ベース層領域Ａにおける小数電子速度によって律則されることになる。
【００２４】
上記の説明は、少数電子のベース輸送特性を極めて簡便に示したものであり、当然、実際の輸送特性を正確に議論する場合には、さらに複雑な仮定と計算が必要になることを注意しておく。しかしながら、上記説明は、事の本質を端的に捉えた結果といえる。
【００２５】
本発明は、少数電子のベース走行時間をより効率よく短縮させるためには、特に、エミッタ端に近いベース層領域Ａにおける電子速度を集中的に改善すれば良いことに着目したものである。これにより、ベース層４全体に渡る組成変化量を抑制した状態で、内蔵電界のドリフト効果を効率よく利用することが可能となる。
【００２６】
【実施例】
（第１実施例）
以下、本発明の一実施例を図面に基づいて説明する。図１は、本発明の第１実施例に係わるＩｎＰ基板上に積層されたＨＢＴ構造の断面図の一例である。図において、１は半絶縁性のＩｎＰ基板、２はｎ^＋−ＩｎＰのサブコレクタ層、３はｎ⁻−Ｇａ_ｘＩｎ_１−ｘＡｓのコレクタ層、４はｐ^＋−Ｇａ_ｘＩｎ_１−ｘＡｓのべース層、５はｎ−ＩｎＰのエミッタ層、６はｎ^＋−Ｇａ_ｘＩｎ_１−ｘＡｓのエミッ
タキャップ層、７はコレクタ電極、８はべース電極、９はエミッタ電極、４１はべース層領域Ａ、４２はべース層領域Ｂである。これらの領域はベース層４内に存在し、かつその内蔵電界の大きさが異なり、エミッタ端に近い領域ほど大きい。例では、Ｇａ_ｘＩｎ_１−ｘＡｓをべース材料に用いており、ＧａＡｓ組成比の増加量をエミッタ端に近い領域のみ過剰に大きくしている。
【００２７】
（第２実施例）
図２は、本発明の第２実施例に係わるＩｎＰ基板上に積層されたＨＢＴ構造の断面図の一例である。図において、１は半絶縁性のＩｎＰ基板、２はｎ^＋−ＩｎＰのサブコレクタ層、３はｎ⁻−（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓのコレクタ層、４はｐ^＋−（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓのべース層、５はｎ−ＩｎＰのエミッタ層、６はｎ^＋−（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓのエミッタキャップ層、７はコレクタ電極、８はべース電極、９はエミッタ電極、４１はべース層領域Ａ、４２はべース層領域Ｂである。これらの領域はベース層４内に存在し、かつその内蔵電界の大きさが異なり、エミッタ端に近い領域ほど大きい。例では、（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓをべース材料に用いており、ＡｌＡｓ組成比の増加量をエミッタ端に近い領域のみ過剰に大きくしている。
【００２８】
図３は、本発明に係わる傾斜べース構造を有するＨＢＴの伝導帯端ポテンシャル分布の一実施形態を示す図である。ベース層４内において、内蔵電界の大きさが異なるベース層領域Ａ４１とベース層領域ＢＡ４２とが存在し、かつ、その内蔵電界の大きさがエミッタ端に近い領域ほど大きいことから、図に示されているように、エミッタ層に近い箇所のベース層で伝導帯端ポテンシャルの傾斜が急に大きくなっていることが分かる。
【００２９】
図４は、本発明による傾斜べース構造における、エミッタ・ベース界面からの距離に対するＧａＡｓ組成分布特性表である。ここで、ＨＢＴはＩｎＰ基板上に形成されていることを前提としており、べース層の混晶材料としては、Ｇａ_ｘＩｎ_１−ｘＡｓが用いられている。図は、そのＧａＡｓ組成比を、エミッタ・べース界面からの距離の関数としてプロットしたものである。
【００３０】
同図からも分かるように、５０ｎｍのべース層は、コレクタ端に近い３５ｎｍの領域とエミッタ端に近い１５ｎｍの領域の二つに分けられており、３５ｎｍの領域ではＧａＡｓ組成比をエミッタ端に向かって０．４７から０．５１へ、また１５ｎｍの領域ではＧａＡｓ組成比をエミッタ端に向かって０．５１から０．６０まで増加させている。これによって生じる内蔵電界強度は、コレクタ端に近い領域では６ｋＶ／ｃｍ、エミッタ端に近い領域では３３ｋＶ／ｃｍ程度となる。
【００３１】
図には、比較のために、従来傾斜べース構造のＧａＡｓ組成分布も破線で示している。ここで、ＧａＡｓ組成比は０．４７から０．５５へと増加しており、べース層全体に渡る組成変化量の積算値が、本発明による傾斜べース構造と同じ値となるように設計されている。このとき、従来傾斜べースの内蔵電界は、高々９ｋＶ／ｃｍ程度である。
【００３２】
図５は、本発明に係わるＨＢＴ構造のべースシート抵抗に対する電流利得特性表である。ちなみに、均一べース構造を用いると、電流利得がべースシート抵抗の２乗に比例して増加することが理論的にも実験的にも知られている。このことは、同図からも読み取ることができる。なお、各ＨＢＴのエミッタ巾は１μｍであり、電流利得として、電流注入量が５０ｋＡ／ｃｍ^２のときの値をプロットしている。
【００３３】
本発明による傾斜べース構造の有効性を確認するために、傾斜べース構造を有する二種類のＨＢＴを実際に試作し、その特性を評価した。
傾斜べース構造を用いたときに期待される電流利得の改善効果は、同一のべースシート抵抗を有する均一べース構造の電流利得と比較することによって正しく判断される。
図からも見積もれるように、本発明による傾斜べース構造ではべースシート抵抗として３１０Ωが、従来型の傾斜べース構造では３２０Ωが得られている。
同じべースシート抵抗を有する均一べース構造のＨＢＴと比較すると、従来傾斜べース構造では１．４倍程度の電流利得が得られているのに対して、本発明による傾斜べース構造では２倍以上の電流利得が得られていることが分かる。
【００３４】
なお本発明では、高速回路を実現する上で有望なｎｐｎ形ＩｎＰ系ＨＢＴについて詳細に述べたが、同様な効果はＧａＡｓ系ＨＢＴやＳｉ系ＨＢＴに対しても期待することができる。また、いうまでもないことであるが、ｐｎｐ型のＨＢＴについても同様である。
【００３５】
【発明の効果】
以上の結果から、内蔵電界強度をエミッタ端側の領域に集中させた、本発明による傾斜べース構造の効果は明らかである。本発明を用いることによって、混晶材料の組成変化量を抑制した状態で、少数電子に対する内蔵電界のドリフト効果を有効に活用することが可能となる。その結果、従来べース構造に比べて、べース抵抗と電流利得とのトレードオフを、より一層緩和させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係わるＩｎＰ基板上に積層されたＨＢＴ構造の断面図の一例を示す図である。
【図２】本発明の第２実施例に係わるＩｎＰ基板上に積層されたＨＢＴ構造の断面図の一例を示す図である。
【図３】本発明に係わる傾斜べース構造を有するＨＢＴの伝導帯端ポテンシャル分布の一実施形態を示す図である。
【図４】本発明に係わるＨＢＴ構造のエミッタ・ベース界面からの距離に対するＧａＡｓ組成分布特性表である。
【図５】本発明に係わるＨＢＴ構造のべースシート抵抗に対する電流利得特性表である。
【図６】従来例のＩｎＰ基板上に積層されたＨＢＴ構造の断面図の一例を示す図である。
【図７】従来の均一べース構造を有するＨＢＴの伝導帯端ポテンシャル分布図である。
【図８】従来の傾斜べース構造を有するＨＢＴの伝導帯端ポテンシャル分布図である。
【符号の説明】
１　ＩｎＰ基板
２　サブコレクタ層
３　コレクタ層
４　べース層
４１　べース層領域Ａ
４２　べース層領域Ｂ
５　エミッタ層
６　エミッタキャップ層
７　コレクタ電極
８　べース電極
９　エミッタ電極

Claims

半導体基板上に、コレクタ層、混晶半導体からなるべース層、およびエミッタ層が順次積層され、前記混晶半導体の組成傾斜によりベース層内に少数キャリアに対する内蔵電界が形成されたヘテロ接合バイポーラトランジスタであって、
前記ベース層内において、内蔵電界の大きさが異なる領域が二つ以上存在し、かつ、その内蔵電界の大きさがエミッタ端に近い領域ほど大きいことを特徴とするヘテロ接合バイポーラトランジスタ。
請求項１記載のヘテロ接合バイポーラトランジスタのべース層材料として、ｐ型のＧａ_ｘＩｎ_１−ｘＡｓが用いられており、そのＧａＡｓ組成比（ｘ）がコレクタ端からエミッタ端に向かって増加し、かつ、その組成増加率がエミッタ端に近い領域ほど大きいことを特徴とするヘテロ接合バイポーラトランジスタ。
請求項１記載のヘテロ接合バイポーラトランジスタのべース層材料として、ｐ型の（Ａｌ_ｘＧａ_１−ｘ）_０．４８Ｉｎ_０．５２Ａｓが用いられており、そのＡｌＡｓ組成比（ｘ）がコレクタ端からエミッタ端に向かって増加し、かつ、その組成増加率がエミッタ端に近い領域ほど大きいことを特徴とするヘテロ接合バイポーラトランジスタ。
前記半導体基板がＩｎＰ基板であることを特徴とする請求項１〜請求項３のいずれかに記載のヘテロ接合バイポーラトランジスタ。