JP2019075424A - ヘテロ接合バイポーラトランジスタ - Google Patents

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康成 梅本
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茂樹 小屋
大部　功
Isao Obe
功 大部
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Abstract

【課題】ＨＢＴの入出力特性の線形性低下を抑制することが可能なＨＢＴを提供する。【解決手段】基板の上にコレクタ層、ベース層、及びエミッタ層が積層されている。コレクタ層は、ベース層に近い側から遠い側に向けて電子親和力が大きくなる傾斜型半導体層を含む。ベース層の、コレクタ層に近い側の界面における電子親和力が、傾斜型半導体層の、ベース層に近い側の界面における電子親和力と等しい。【選択図】図１

Description

本発明は、ヘテロ接合バイポーラトランジスタに関する。
携帯端末のパワーアンプモジュールを構成するトランジスタとして、主にヘテロ接合バイポーラトランジスタ（ＨＢＴ）が使用されている。ＨＢＴに要求される特性として、高周波領域において高効率、高利得、高出力、高耐圧、低歪み等の諸項目が挙げられる。とりわけ最近では、高出力で動作するＨＢＴにおいて低歪みで、かつ高性能（高効率、高利得）であることが求められている。
特許文献１に、高効率を達成することを目的としたＨＢＴが開示されている。このＨＢＴは、エミッタ層、ベース層、コレクタ層、及びサブコレクタ層を順に備えている。コレクタ層は、隣接した複数のサブ領域を含んでいる。サブ領域の各々の中では、エネルギバンドギャップは一定であるかまたは線形に変化する。サブ領域の間では、コレクタ中のキャリアの走行するエネルギバンドエッジは連続している。サブ領域間の電子親和力とエネルギバンドギャップの相違により生じた疑似電場を補償するように、各サブ領域間の界面に２次元または疑似２次元の電荷層が形成されている。
コレクタ層の１つのサブ領域は、ベース層からサブコレクタ層に向けて電子親和力が徐々に大きくなる傾斜型半導体で形成される。このサブ領域（傾斜型半導体層）とベース層との間に、ベース層からサブコレクタ層に向けて電子親和力が徐々に小さくなる逆傾斜型半導体からなるサブ領域（逆傾斜型半導体層）が配置されている。傾斜型半導体層と逆傾斜型半導体層との界面に、２次元電荷層（デルタドープ層）が配置されている。ここで、傾斜型半導体層は、ベース層からサブコレクタ層に向かって電子親和力が徐々に大きくなるように混晶半導体の構成元素の混晶比が変化している半導体層を意味する。逆傾斜型半導体層は、ベース層からサブコレクタ層に向かって電子親和力が徐々に小さくなるように混晶半導体の構成元素の混晶比が変化している半導体層を意味する。
このＨＢＴは、コレクタ層とベース層とがヘテロ接合しており、いわゆるダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）の範疇にはいる。ＤＨＢＴでは、オフセット電圧の低減を通して、パワーアンプの効率向上が期待される。
ＤＨＢＴにおいては、オフセット電圧の低減を通して効率向上が期待できるが、逆傾斜型半導体層と傾斜型半導体層との界面に形成されるエネルギ障壁により、電子輸送に、ブロッキング効果と呼ばれる障害が生じる。このブロッキング効果によって、ＤＨＢＴの効率向上の効果を有効に引き出せない場合がある。特許文献１に開示されたＤＨＢＴにおいては、逆傾斜型半導体層と傾斜型半導体層との界面にデルタドープ層を配置してエネルギ障壁を低くすることにより、効率向上が図られている。
特開２０００−３３２０２３号公報
本願の発明者らの考察により、特許文献１に開示されたＤＨＢＴの構造では、高出力時において入出力特性の線形性が低下する（歪みが増加する）ことが判明した。高出力時に入出力特性の線形性が低下する理由は以下の通りである。
特許文献１に開示されたＨＢＴにおいては、デルタドープ層を配置することにより、ベース層近傍のコレクタ層に高濃度の領域が存在することになる。この高濃度の領域は、ベースコレクタ間容量の電圧依存性（Ｃｂｃ−Ｖｂｃ特性）の線形性を低下させる要因になる。Ｃｂｃ−Ｖｂｃ特性の線形性の低下は、パワーアンプの歪みを表す一指標である隣接チャネルリーク電力比（ＡＣＬＲ）の悪化を招く。
本発明の目的は、ＨＢＴの入出力特性の線形性低下を抑制することが可能なＨＢＴを提供することである。
本発明の第１の観点によるヘテロ接合バイポーラトランジスタは、
基板の上に積層されたコレクタ層、ベース層、及びエミッタ層を有し、
前記コレクタ層は、前記ベース層に近い側から遠い側に向けて電子親和力が大きくなる傾斜型半導体層を含み、
前記ベース層の、前記コレクタ層に近い側の界面における電子親和力が、前記傾斜型半導体層の、前記ベース層に近い側の界面における電子親和力と等しい。
ベース層とコレクタ層との界面に、電子に対するエネルギ障壁が形成されない。コレクタ層の傾斜型半導体層内も、電子に対するエネルギ障壁は形成されない。このため、ブロッキング効果による遮断周波数の低下を抑制することができる。さらに、ベース層に近い側のコレクタ層内にデルタドープ層等の高濃度層を配置する必要がない。このため、入出力特性の線形性の低下を抑制することができる。
本発明の第２の観点によるヘテロ接合バイポーラトランジスタは、第１の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記ベース層の電子親和力は、前記エミッタ層に近い側の界面から前記コレクタ層に近い側の界面に向かって大きくなっているという特徴を有する。
ベース層内に発生する有効電場によって電子がドリフトされるため、高周波性能やＡＣＬＲをさらに改善することができる。
本発明の第３の観点によるヘテロ接合バイポーラトランジスタは、第２の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記ベース層はＡｌＧａＡｓで形成され、前記エミッタ層に近い側の界面から前記コレクタ層に近い側の界面に向かって前記ベース層のＡｌＡｓ混晶比が低下しているという特徴を有する。
ＡｌＡｓ混晶比をこのように変化させると、前記ベース層の電子親和力が、エミッタ層に近い側の界面からコレクタ層に近い側の界面に向かって大きくなる。
本発明の第４の観点によるヘテロ接合バイポーラトランジスタは、第１から第３までのいずれかの観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記コレクタ層のうち前記ベース層に近い側の一部分である第１の部分のドーピング濃度が、前記ベース層から遠い側の残りの部分である第２の部分のドーピング濃度より低いという特徴を有する。
コレクタ電圧の増加に伴って、ベースコレクタ界面からコレクタ層に向かって空乏層が急速に拡大する。空乏層が第１の部分と第２の部分との界面まで達すると、コレクタ電圧の増加に対して空乏層の拡大が抑制される。空乏層の拡大が抑制されたコレクタ電圧領域において、ベースエミッタ間容量のコレクタ電圧依存性が低下するため、入出力特性の線形性を高めることができる。
本発明の第５の観点によるヘテロ接合バイポーラトランジスタは、第４の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記第１の部分は、ドーピング濃度が３×１０１５ｃｍ−３以下のｎ型半導体、ドーピング濃度が１×１０１５ｃｍ−３以下のｐ型半導体、及び真性半導体からなる群より選択された少なくとも１つの半導体で形成されているという特徴を有する。
コレクタ電圧の増加に伴って、ベースコレクタ界面からコレクタ層に向かって拡大する空乏層が、より急速に第１の部分と第２の部分との界面まで達する。
本発明の第６の観点によるヘテロ接合バイポーラトランジスタは、第４または第５の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記第２の部分のうち前記第１の部分に近い側の一部分である第３の部分のドーピング濃度が、前記第１の部分より遠い側の残りの部分である第４の部分のドーピング濃度より低いという特徴を有する。
第１の部分と第３の部分とが、第４の部分より低濃度にされることにより、ベースコレクタ間及びエミッタコレクタ間の耐圧を高めることができる。これにより、ヘテロ接合バイポーラトランジスタを用いたパワーアンプの高出力化を図ることができる。
本発明の第７の観点によるヘテロ接合バイポーラトランジスタは、第６５の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
さらに、前記基板の上に配置され、前記コレクタ層に電流を流す経路として機能するｎ型半導体からなるサブコレクタ層を有し、
前記コレクタ層が前記サブコレクタ層の上に配置されており、前記第１の部分及び前記第３の部分のドーピング濃度が、前記サブコレクタ層のドーピング濃度の１／１０以下であるという特徴を有する。
ベースコレクタ間及びエミッタコレクタ間の耐圧を高める十分な効果が得られる。
本発明の第８の観点によるヘテロ接合バイポーラトランジスタは、第７の観点によるヘテロ接合バイポーラトランジスタの構成に加えて、
前記第４の部分のドーピング濃度が、前記サブコレクタ層のドーピング濃度の０．５倍以上、１．５倍以下であるという特徴を有する。
コレクタ抵抗を低減させることができる。その結果、ヘテロ接合バイポーラトランジスタを用いたパワーアンプの高出力化及び効率の向上を図ることが可能になる。
ベース層とコレクタ層との界面に、電子に対するエネルギ障壁が形成されない。コレクタ層の傾斜型半導体層内も、電子に対するエネルギ障壁は形成されない。このため、ブロッキング効果による遮断周波数の低下を抑制することができる。さらに、ベース層に近い側のコレクタ層内にデルタドープ層等の高濃度層を配置する必要がない。このため、入出力特性の線形性の低下を抑制することができる。
図１は、第１実施例によるＨＢＴの断面図である。 図２は、特許文献１に開示されたＨＢＴの構造に類似した比較例によるＨＢＴの断面図である。 図３Ａは、遮断周波数ｆｔのコレクタ電流依存性（ｆｔ−Ｉｃ特性）のシミュレーション結果を示すグラフであり、図３Ｂは、エミッタ電圧を０Ｖ、ベース電圧及びコレクタ電圧を１．３ＶとしたときのＨＢＴの伝導帯下端の電子のエネルギのシミュレーション結果を示すグラフである。 図４は、第２実施例によるＨＢＴの断面図である。 図５は、第２実施例によるＨＢＴのコレクタ層の厚さ方向に関するＡｌＡｓ混晶比ｘ及びドーピング濃度の分布を示すグラフである。 図６は、製造途中段階における第２実施例によるＨＢＴの断面図である。 図７は、製造途中段階における第２実施例によるＨＢＴの断面図である。 図８は、製造途中段階における第２実施例によるＨＢＴの断面図である。 図９は、第２実施例の変形例によるＨＢＴのコレクタ層内のＡｌＡｓ混晶比ｘの分布、及びドーピング濃度の分布を示すグラフである。 図１０は、第３実施例によるＨＢＴの断面図である。 図１１は、第４実施例によるＨＢＴの断面図である。 図１２は、第４実施例によるＨＢＴのコレクタ層の組成分布及びドーピング濃度分布を示すグラフである。 図１３は、第５実施例によるＨＢＴの断面図である。 図１４は、第５実施例によるＨＢＴのコレクタ層の組成分布及びドーピング濃度分布を示すグラフである。
［第１実施例］
図１から図３Ｂまでの図面を参照して、第１実施例によるＨＢＴについて説明する。
図１は、第１実施例によるＨＢＴの断面図である。半絶縁性のＧａＡｓからなる基板２０の上に、ｎ型ＧａＡｓからなるサブコレクタ層２１が配置されている。サブコレクタ層２１の一部の領域の上に、コレクタ層２２及びベース層２３が積層されている。
コレクタ層２２は、サブコレクタ層２１に近い側に配置された下側コレクタ層２２０と、その上に配置された上側コレクタ層２２１との２層を含む。下側コレクタ層２２０はｎ型ＧａＡｓで形成されている。上側コレクタ層２２１はｎ型ＡｌｘＧａ１−ｘＡｓで形成されている。上側コレクタ層２２１のＡｌＡｓ混晶比ｘは、ベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．１から０に線形に変化している傾斜型半導体層とされている。傾斜型半導体層内において、ベース層２３に近い側から遠い側に向けて電子親和力が徐々に大きくなっている。
ベース層２３は、ｐ型ＡｌｘＧａ１−ｘＡｓで形成されている。ベース層２３のＡｌＡｓ混晶比ｘは０．１である。ベース層２３の電子親和力は、上側コレクタ層２２１のベース側の界面における電子親和力と等しい。なお、電子親和力に、常温における電子のエネルギである２６ｍｅＶ程度の差が生じている場合でも、このような電子親和力の関係は、実質的に「電子親和力が等しい」範疇に入る。
ベース層２３の一部の領域の上に、エミッタ層２４、エミッタキャップ層２５、及びエミッタコンタクト層２６が積層されている。エミッタ層２４はｎ型ＩｎＧａＰで形成されている。エミッタキャップ層２５は、ｎ型ＧａＡｓで形成されている。エミッタコンタクト層２６は、ｎ型ＩｎＧａＡｓで形成されている。
サブコレクタ層２１の上にコレクタ電極３１が配置され、ベース層２３の上にベース電極３２が配置され、エミッタコンタクト層２６の上にエミッタ電極３３が配置されている。コレクタ電極３１はサブコレクタ層２１にオーミックに接続されている。ベース電極３２はベース層２３にオーミックに接続されている。エミッタ電極３３はエミッタコンタクト層２６及びエミッタキャップ層２５を介してエミッタ層２４にオーミックに接続されている。サブコレクタ層２１は、コレクタ層２２に電流を流す経路として機能する。
図２は、特許文献１に開示されたＨＢＴの構造に類似した比較例によるＨＢＴの断面図である。以下、図１に示した第１実施例によるＨＢＴとの相違点について説明する。
本比較例では、ベース層２３がＧａＡｓで形成されている。ベース層２３とコレクタ層２２との界面において伝導帯下端のポテンシャルの不連続を回避するために、上側コレクタ層２２１とベース層２３との間に、逆傾斜型半導体層２２１ａが配置されている。逆傾斜型半導体層２２１ａはｎ型ＡｌｘＧａ１−ｘＡｓで形成されている。逆傾斜型半導体層２２１ａのＡｌＡｓ混晶比ｘは、ベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０から０．１まで線形に変化している。逆傾斜型半導体層２２１ａと上側コレクタ層２２１との界面にデルタドープ層は配置されていない。デルタドープ層を配置しないのは、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性が低下することを抑制するためである。
図１に示した第１実施例によるＨＢＴと、図２に示した比較例によるＨＢＴとの遮断周波数ｆｔのコレクタ電流依存性をシミュレーションにより求めた。
図３Ａは、遮断周波数ｆｔのコレクタ電流依存性（ｆｔ−Ｉｃ特性）のシミュレーション結果を示すグラフである。横軸はコレクタ電流Ｉｃを単位「ｍＡ」で表し、縦軸は遮断周波数ｆｔを単位「ＧＨｚ」で表す。図３Ａ中の太い実線及び細い実線が、それぞれ第１実施例（図１）及び比較例（図２）によるＨＢＴの遮断周波数ｆｔを示している。例えば、コレクタ電流Ｉｃの使用範囲は、８０ｍＡ以下である。
比較例の場合には、通常のコレクタ電流Ｉｃの使用範囲において、コレクタ電流Ｉｃの増加に伴って遮断周波数ｆｔが上昇して一旦ピーク（極大値）を示し、その後低下する。比較例では、上述したように、逆傾斜型半導体層２２１ａと上側コレクタ層２２１との界面にデルタドープ層を配置しないことにより、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性低下を抑制し、ＡＣＬＲの向上を図っている。ところが、高出力動作時においてｆｔ−Ｉｃ特性の平坦性が損なわれるため、ＡＣＬＲ向上の効果が減殺されてしまう。
第１実施例によるＨＢＴの場合には、コレクタ電流Ｉｃが１６ｍＡ以上８０Ａ以下の範囲においてｆｔ−Ｉｃ特性がほぼ平坦である。このため、高出力動作時においてもＡＣＬＲ向上の効果が減殺されることがない。
次に、図３Ｂを参照して、比較例によるＨＢＴのｆｔ−Ｉｃ特性の平坦性が損なわれる理由について説明する。
図３Ｂは、エミッタ電圧を０Ｖ、ベース電圧及びコレクタ電圧を１．３ＶとしたときのＨＢＴの伝導帯下端の電子のエネルギのシミュレーション結果を示すグラフである。横軸はＨＢＴの厚さ方向の位置を単位「μｍ」で表し、縦軸は伝導帯下端の電子のエネルギを単位「ｅＶ」で表す。図３Ｂのグラフ中の太い実線及び細い実線は、それぞれ第１実施例によるＨＢＴ（図１）及び比較例によるＨＢＴ（図２）の伝導帯下端の電子のエネルギを示す。
比較例の場合、逆傾斜型半導体層２２１ａと上側コレクタ層２２１との界面に伝導帯下端の電子に対するエネルギ障壁が形成されている。ベース電圧Ｖｂｅを高くしてコレクタ電流Ｉｃを増加させると、ベースコレクタ界面からサブコレクタ層２１（図２）に向かって移動する電子に対するエネルギ障壁が相対的に高くなる。その結果、ブロッキング効果が顕著になり、逆傾斜型半導体層２２１ａ内の電子の蓄積量が増加する。コレクタ電流Ｉｃの増加とともに電子の蓄積量が増加するため、コレクタ電流Ｉｃの増加とともに遮断周波数ｆｔが徐々に低下する。
第１実施例の場合には、コレクタ層２２が逆傾斜型半導体層２２１ａを含まず、傾斜型半導体層である上側コレクタ層２２１（図１）がベース層２３に接触している。ベースコレクタ界面の両側において、ベース層２３の電子親和力とコレクタ層２２の電子親和力とが等しく、電子に対するエネルギ障壁が形成されない。さらに、コレクタ層２２内に逆傾斜型半導体層２２１ａが含まれていないため、コレクタ層２２内にも、電子に対するエネルギ障壁が形成されない。このため、ブロッキング効果が発生しない。これにより、高電流領域における遮断周波数ｆｔの低下が回避され、ｆｔ−Ｉｃ特性がほぼ平坦になる。
次に、第１実施例によるＨＢＴの持つ優れた効果について説明する。第１実施例によるＨＢＴでは、コレクタ層２２内に、逆傾斜型半導体層と傾斜型半導体層との界面が存在しない。このため、逆傾斜型半導体層と傾斜型半導体層との界面に形成されるエネルギ障壁を低下させるためのデルタドープ層を配置する必要がない。ベースコレクタ界面の近傍にデルタドープ層等の高濃度層が配置されないため、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性を確保することができる。その結果、ＡＣＬＲの向上を図ることができる。
さらに、第１実施例によるＨＢＴではブロッキング効果が生じないため、ｆｔ−Ｉｃ特性の平坦性を確保することができる。その結果、ＡＣＬＲを向上させる効果の減殺を回避することができる。
第１実施例では、ＡＣＬＲの向上を図ることができ、かつＡＣＬＲ向上の効果の減殺を回避することができるため、高出力動作時においてＡＣＬＲを改善することができる。ＡＣＬＲを固定した場合には、ＨＢＴの効率の向上を図ることができる。
［第２実施例］
次に、図４から図８までの図面を参照して、第２実施例によるＨＢＴについて説明する。以下、第１実施例によるＨＢＴ（図１）と共通の構成については説明を省略する。
図４は、第２実施例によるＨＢＴの断面図である。サブコレクタ層２１がＳｉ濃度２×１０１８ｃｍ−３以上６×１０１８ｃｍ−３以下のｎ型ＧａＡｓで形成されており、その厚さは０．３μｍ以上、１．０μｍ以下である。
コレクタ層２２が、サブコレクタ層２１からベース層２３に向かって順番に、第１コレクタ層２２４、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７が積層された４層で構成される。第１コレクタ層２２４から第４コレクタ層２２７までの各層の厚さ、材料、ドーピング濃度については、後に図５を参照して説明する。
ベース層２３は、例えば、Ｃ濃度２×１０１９ｃｍ−３以上、５×１０１９ｃｍ−３以下、ＡｌＡｓ混晶比ｘが０．０５のｐ型ＡｌｘＧａ１−ｘＡｓで形成されている。ベース層２３の厚さは、例えば５０ｎｍ以上、１５０ｎｍ以下である。
エミッタ層２４が、ベース層２３の全域の上に配置されている。エミッタ層２４は、例えば、Ｓｉ濃度２×１０１７ｃｍ−３以上、５×１０１７ｃｍ−３以下、ＩｎＰ混晶比ｘが０．５のｎ型ＩｎｘＧａ１−ｘＰで形成されている。
エミッタ層２４の一部の領域の上に、例えば、Ｓｉ濃度２×１０１８ｃｍ−３以上、４×１０１８ｃｍ−３以下のｎ型ＧａＡｓからなるエミッタキャップ層２５が配置されている。エミッタキャップ層２５の厚さは、例えば５０ｎｍ以上、１５０ｎｍ以下である。
エミッタキャップ層２５の上に、例えば、Ｓｉ濃度１×１０１９ｃｍ−３以上、３×１０１９ｃｍ−３以下のｎ型ＩｎｘＧａ１−ｘＡｓからなるエミッタコンタクト層２６が配置されている。エミッタコンタクト層２６は、下側エミッタコンタクト層２６０と、その上に配置された上側エミッタコンタクト層２６１との２層を含む。下側エミッタコンタクト層２６０は、例えば、ベース層２３に近い側の界面から遠い側の界面に向かってＩｎＡｓ混晶比ｘが０から０．５に線形に変化している。上側エミッタコンタクト層２６１のＩｎＡｓの混晶比ｘは、例えば０．５である。下側エミッタコンタクト層２６０及び上側エミッタコンタクト層２６１の各々の厚さは、例えば、３０ｎｍ以上、７０ｎｍ以下である。
エミッタ層２４の厚さ及びドーピング濃度は、平面視において、エミッタキャップ層２５が配置されていない領域のエミッタ層２４が空乏化するように設定されている。
コレクタ電極３１がサブコレクタ層２１の上に配置されている。コレクタ電極３１とサブコレクタ層２１との界面が合金化されることにより、コレクタ電極３１がサブコレクタ層２１にオーミックに接続されている。コレクタ電極３１は、例えば、厚さ６０ｎｍのＡｕＧｅ膜、厚さ１０ｎｍのＮｉ膜、厚さ２００ｎｍのＡｕ膜、厚さ１０ｎｍのＭｏ膜、及び厚さ１μｍのＡｕ膜が積層された多層構造を有する。
ベース電極３２が、エミッタ層２４に設けられた開口内のベース層２３の上に配置されている。ベース電極３２とベース層２３との界面が合金化されることにより、ベース電極３２がベース層２３にオーミックに接続されている。ベース電極３２は、例えば、厚さ５０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｔ膜、厚さ２００ｎｍのＡｕ膜が積層された多層構造を有する。
エミッタ電極３３がエミッタコンタクト層２６の上に配置されており、エミッタコンタクト層２６及びエミッタキャップ層２５を介してエミッタ層２４にオーミックに接続されている。エミッタ電極３３は、例えば、厚さ５０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｔ膜、厚さ２００ｎｍのＡｕ膜が積層された多層構造を有する。
サブコレクタ層２１からエミッタコンタクト層２６までの半導体層、コレクタ電極３１、ベース電極３２、及びエミッタ電極３３を、保護膜３５が覆う。保護膜３５は、例えばＳｉＮで形成される。保護膜３５の上に、金属配線が形成される。
図５は、コレクタ層２２の厚さ方向に関するＡｌＡｓ混晶比ｘ及びドーピング濃度の分布を示すグラフである。第１コレクタ層２２４、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７の厚さは、例えば、それぞれ５００ｎｍ、２００ｎｍ、２２０ｎｍ、及び４００ｎｍである。
第１コレクタ層２２４から第３コレクタ層２２６までの各層はｎ型ＧａＡｓで形成されている。第４コレクタ層２２７はｎ型ＡｌｘＧａ１−ｘＡｓで形成されている。第４コレクタ層２２７のＡｌＡｓ混晶比ｘは、ベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．０５から０に線形に変化している傾斜型半導体層である。
ベース層２３はｐ型ＡｌｘＧａ１−ｘＡｓで形成されており、ベース層２３のＡｌＡｓ混晶比ｘは、第４コレクタ層２２７のベース側界面におけるＡｌＡｓの混晶比ｘと等しい。このため、ベースコレクタ界面において、ベース層２３の電子親和力が、コレクタ層２２のベース側界面における電子親和力に一致する。
第１コレクタ層２２４、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７のＳｉ濃度は、例えば、それぞれ３×１０１８ｃｍ−３、５×１０１６ｃｍ−３、１．５×１０１６ｃｍ−３、及び３×１０１５ｃｍ−３である。このように、コレクタ層２２は、最も低濃度の第４コレクタ層２２７からなる第１の部分と、それより高濃度の第１コレクタ層２２４、第２コレクタ層２２５、第３コレクタ層２２６からなる第２の部分とを含む。さらに、第２の部分は、相対的に低濃度の第２コレクタ層２２５及び第３コレクタ層２２６からなる第３の部分と、最も高濃度の第１コレクタ層２２４からなる第４の部分とを含む。
次に、図６から図８までの図面を参照して、第２実施例によるＨＢＴの製造方法について説明する。図６、図７、及び図８は、製造途中段階におけるＨＢＴの断面図である。
図６に示すように、半絶縁性のＧａＡｓからなる基板２０の上に、サブコレクタ層２１からエミッタコンタクト層２６までの各半導体層をエピタキシャル成長させる。この成長には、例えば有機金属化学気相成長（ＭＯＣＶＤ）法等を用いることができる。
図７に示すように、エミッタコンタクト層２６の一部の領域の上に、エミッタ電極３３を形成する。エミッタ電極３３の形成には、例えば、真空蒸着法及びリフトオフ法を用いることができる。
エミッタ電極３３を形成した後、所定パターンのホトレジスト膜（図示せず）をエッチングマスクとして、エミッタコンタクト層２６及びエミッタキャップ層２５の不要な部分をエッチング除去する。このエッチングには、ＩｎＧａＰからなるエミッタ層２４に対して、ＩｎＧａＡｓからなるエミッタコンタクト層２６及びＧａＡｓからなるエミッタキャップ層２５を選択的にエッチングするエッチャントを用いるとよい。エッチング後、エッチングマスクとして利用したホトレジスト膜を除去する。ここまでの工程で、エミッタキャップ層２５及びエミッタコンタクト層２６からなるメサ構造が形成される。
図８に示すように、所定パターンのホトレジスト膜（図示せず）をエッチングマスクとして、エミッタ層２４、ベース層２３、及びコレクタ層２２の不要な部分をエッチング除去する。これにより、コレクタ層２２、ベース層２３、及びエミッタ層２４からなるメサ構造が形成される。メサ構造の周囲に、サブコレクタ層２１が露出する。このエッチングの停止は、時間制御により行う。エッチング後、エッチングマスクとして利用したホトレジスト膜を除去する。
ベース電極３２を形成すべき領域に開口が設けられたホトレジスト膜（図示せず）をエッチングマスクとして、エミッタ層２４をエッチングして開口を形成し、開口内にベース層２３を露出させる。この開口内のベース層２３の上にベース電極３２を形成する。ホトレジスト膜の上にも、ベース電極材料が堆積する。ベース電極３２の形成には、真空蒸着法を用いることができる。ホトレジスト膜を、その上に堆積しているベース電極材料とともに除去（リフトオフ）する。その後、アロイ処理を行うことにより、ベース電極３２をベース層２３にオーミック接続させる。
図４に示したように、サブコレクタ層２１の上にコレクタ電極３１を形成する。コレクタ電極３１の形成には、真空蒸着法及びリフトオフ法を用いることができる。その後、アロイ処理を行うことにより、コレクタ電極３１をサブコレクタ層２１にオーミック接続させる。アロイ処理後、ＳｉＮ等からなる保護膜３５を形成する。
次に、第２実施例によるＨＢＴの持つ優れた効果について説明する。
第２実施例においても、第１実施例と同様に、コレクタ層２２が逆傾斜型半導体層を含まず、傾斜型半導体層である第４コレクタ層２２７のベース側界面における電子親和力と、ベース層２３の電子親和力とが等しい。このため、コレクタ層２２内に、電子に対するエネルギ障壁が形成されない。その結果、ブロッキング効果が発生しなくなるため、ｆｔ−Ｉｃ特性が平坦になる。さらに、ベース層２３の近傍のコレクタ層２２に、デルタドープ層等の高濃度層が配置されないため、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性を確保することができる。
上記２つの要因により、第２実施例によるＨＢＴを用いた高周波パワーアンプにおいて、高出力動作時のＡＣＬＲや、高周波特性の改善が可能となる。ＡＣＬＲを固定した場合には、パワーアンプの効率を高めることができる。
次に、コレクタ層２２のドーピング濃度を図５に示した分布とすることの効果について説明する。第２実施例では、第４コレクタ層２２７のドーピング濃度が３×１０１５ｃｍ−３であり、通常のドーピング濃度に比べて十分低い。さらに、ベース層２３のドーピング濃度より、４桁程度低い。このため、コレクタ電圧Ｖｃｅを大きくすると、ベースコレクタ間の空乏層がコレクタ層２２内に向かって急速に拡大する。コレクタ電圧Ｖｃｅが、ＨＢＴの飽和動作領域内のコレクタ飽和電圧まで達した時点で、空乏層は、ほぼ第３コレクタ層２２６と第４コレクタ層２２７との界面まで達する。
さらに、第２実施例においては、第３コレクタ層２２６のドーピング濃度が、第４コレクタ層２２７のドーピング濃度の５倍である。第３コレクタ層２２６のドーピング濃度が第４コレクタ層２２７のドーピング濃度より十分高いため、空乏層が第３コレクタ層２２６と第４コレクタ層２２７との界面まで達すると、それ以上の空乏層の拡大が抑制される。このため、コレクタ電圧Ｖｃｅがコレクタ飽和電圧より高い領域（活性動作領域）の範囲内でコレクタ電圧Ｖｃｅが上昇しても、空乏層の拡大は抑制される。その結果、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性が改善される。
ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性を改善する十分な効果を得るために、第４コレクタ層２２７のドーピング濃度を３×１０１５ｃｍ−３以下にすることが好ましい。なお、第４コレクタ層２２７をドーピング濃度１×１０１５ｃｍ−３以下のｐ型ＡｌＧａＡｓ、またはアンドープのＡｌＧａＡｓで形成してもよい。このように、第４コレクタ層２２７は、ドーピング濃度を３×１０１５ｃｍ−３以下のｎ型半導体、ドーピング濃度１×１０１５ｃｍ−３以下のｐ型半導体、及び真性半導体からなる群より選択された少なくとも１つの半導体で形成するとよい。さらに、第３コレクタ層２２６及び第２コレクタ層２２５のドーピング濃度を、１×１０１６ｃｍ−３以上、７×１０１６ｃｍ−３以下とすることが好ましい。このドーピング濃度の範囲内において、第２コレクタ層２２５のドーピング濃度を第３コレクタ層２２６のドーピング濃度以上にすることが好ましい。
さらに、第２実施例では、最も低濃度の第４コレクタ層２２７が傾斜型半導体層で構成される。このように、傾斜型半導体層である第４コレクタ層２２７が低濃度領域に含まれる構成の場合、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性の改善効果がより顕著になる。
また、低濃度領域がベース層２３に近い側に存在すると、カーク効果により低濃度領域内の電界が弱まるため、電子速度が低下してしまうことが懸念される。電子速度の低下は、遮断周波数ｆｔの低下の要因になる。第２実施例では、低濃度の第４コレクタ層２２７が傾斜型半導体層とされているため、第４コレクタ層２２７内に有効電界が発生する。この有効電界によって電子がドリフトされるため、カーク効果による遮断周波数ｆｔの低下を補償することができる。このように、低濃度の第４コレクタ層２２７を傾斜型半導体層とすることにより、パワーアンプの高周波特性改善、及びＡＣＬＲ改善の効果が増強される。
また、第２実施例では、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７のドーピング濃度が、第１コレクタ層２２４のドーピング濃度及びサブコレクタ層２１のドーピング濃度の１／１０以下である。これにより、ベースコレクタ間耐圧、及びエミッタコレクタ間耐圧を高めることができる。耐圧を高めるために、第２コレクタ層２２５の厚さを１００ｎｍ以上、３００ｎｍ以下の範囲内とし、ドーピング濃度を３×１０１６ｃｍ−３以上、７×１０１６ｃｍ−３以下の範囲内とするとよい。さらに、第３コレクタ層２２６の厚さを１００ｎｍ以上、３００ｎｍ以下の範囲内とし、ドーピング濃度を１×１０１６ｃｍ−３以上、４×１０１６ｃｍ−３以下の範囲内とするとよい。さらに、第４コレクタ層２２７の厚さを３００ｎｍ以上、５００ｎｍ以下の範囲内とし、ドーピング濃度を３×１０１５ｃｍ−３以下とするとよい。
第１コレクタ層２２４は、サブコレクタ層２１とともに、コレクタ電流Ｉｃを面内方向に流す並列抵抗を構成する。ＨＢＴのコレクタ抵抗を低減させるために、第１コレクタ層２２４のドーピング濃度をサブコレクタ層２１のドーピング濃度と同程度、例えば０．５倍以上、１．５倍以下にするとよい。例えば、第１コレクタ層２２４のドーピング濃度を１×１０１８ｃｍ−３以上、５×１０１８ｃｍ−３以下の範囲内とするとよい。第１コレクタ層２２４の厚さは、サブコレクタ層２１の厚さと同程度にするとよい。コレクタ抵抗を低減させることにより、パワーアンプの高出力化、及び効率向上を図ることができる。
［第２実施例の変形例］
次に、第２実施例の変形例について説明する。
第２実施例では、ｐ型ＡｌｘＧａ１−ｘＡｓからなるベース層２３（図４）のＡｌＡｓ混晶比ｘを厚さ方向に関して一定にしたが、厚さ方向に変化を持たせてもよい。この場合、エミッタ層２４からコレクタ層２２に向けて電子親和力を徐々に大きくするとよい。例えば、ベース層２３のＡｌＡｓ混晶比ｘをエミッタ層２４からコレクタ層２２に向けて０．０７から０．０５に線形に変化させるとよい。電子親和力にこのような分布を持たせることにより、ベース層２３内で電子をドリフトさせることができる。その結果、遮断周波数ｆｔの向上を図ることができる。
また、第２実施例では、ＡｌＧａＡｓからなる傾斜型半導体層とＧａＡｓからなる組成均一層との界面を、ドーピング濃度が不連続に変化する界面（第３コレクタ層２２６と第４コレクタ層２２７との界面）に一致させたが、両者を必ずしも一致させる必要はない。
図９は、第２実施例の変形例によるＨＢＴのコレクタ層２２内のＡｌＡｓ混晶比ｘの分布、及びドーピング濃度の分布を示すグラフである。図９の破線ＤＬ１で示すように、傾斜型半導体層（ＡｌＧａＡｓ層）とＧａＡｓ層との界面（ＡｌＡｓ混晶比ｘが０となる位置）を、ＨＢＴの活性動作中に空乏化する低濃度領域（第４コレクタ層２２７）内に配置してもよい。この場合には、ＨＢＴの活性動作中に空乏化する領域が傾斜型半導体層とＧａＡｓ層との界面を超えて、ＧａＡｓ層まで拡大する。その逆に、図９の破線ＤＬ２で示すように、傾斜型半導体層とＧａＡｓ層との界面を第３コレクタ層２２６内に配置してもよい。この場合には、ＨＢＴの活性動作中に空乏化する領域が傾斜型半導体層内に留まり、傾斜型半導体層の一部に空乏化しない領域が残る。
図９に破線ＤＬ１またはＤＬ２で示した変形例のように、傾斜型半導体層の厚さを第４コレクタ層２２７の厚さに制約されることなく独立に選択することにより、電子のドリフト速度を最大化することが可能になり得る。また、傾斜型半導体層の厚さのみならずＡｌＡｓ混晶比ｘを最適化することにより、電子のドリフト速度を最大化することが可能になり得る。
図９に示した破線ＤＬ１、破線ＤＬ２のいずれの構成においても、傾斜型半導体層とＧａＡｓ層との界面に、電子に対するエネルギ障壁は形成されない。
第２実施例では、エミッタコンタクト層２６のドーパントとしてＳｉを用いたが、より高濃度化を図るためにｎ型ドーパントとしてＳｅ及びＴｅの少なくとも一方を用いてもよい。
第２実施例では、エミッタ層２４、ベース層２３、及びベース層２３側の一部のコレクタ層２２を、それぞれＩｎＧａＰ、ＡｌＧａＡｓ、及びＡｌＧａＡｓで形成したが、その他の化合物半導体で形成してもよい。例えば、エミッタ層２４、ベース層２３、及びベース層２３側の一部のコレクタ層２２の化合物半導体の組み合わせとして、ＩｎＧａＰとＧａＡｓとＧａＩｎＡｓＮとの組み合わせ、混晶比の異なるＡｌＧａＡｓとＡｌＧａＡｓとＡｌＧａＡｓとの組み合わせ、ＡｌＧａＡｓとＧａＡｓとＧａＩｎＡｓＮとの組み合わせ、ＩｎＧａＰとＩｎＧａＡｓとＧａＩｎＡｓＮとの組み合わせ、ＩｎＧａＰとＧａＡｓＳｂとＡｌＧａＡｓとの組み合わせ、ＩｎＧａＰとＧａＡｓＳｂとＧａＩｎＡｓＮとの組み合わせ、ＩｎＧａＰとＡｌＧａＡｓとＧａＩｎＡｓＮとの組み合わせ、またはＩｎＧａＰとＧａＩｎＡｓＮとＧａＩｎＡｓＮとの組み合わせにしてもよい。
第２実施例によるＨＢＴの第１コレクタ層２２４を省略し、コレクタ層２２を、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７の３層で構成してもよい。この構成でも、ベースコレクタ間容量Ｃｂｃの電圧依存性の線形性の改善効果、及び遮断周波数ｆｔの低下を抑制する効果が得られる。
［第３実施例］
次に、図１０を参照して第３実施例によるＨＢＴについて説明する。以下、第２実施例によるＨＢＴ（図４等）と共通の構成については説明を省略する。
図１０は、第３実施例によるＨＢＴの断面図である。第３実施例では、コレクタ層２２とベース層２３との間に、ＩＩＩ族元素としてＡｌを含まない化合物半導体からなる中間層２７が配置されている。中間層２７は、例えばＳｉ濃度３×１０１５ｃｍ−３のｎ型ＧａＡｓで形成される。中間層２７の厚さは、例えば３ｎｍ以上、１０ｎｍ以下の範囲内である。
第３実施例においては、コレクタ層２２をエピタキシャル成長させた後、中間層２７を成長させながら成長温度を低下させる。ベース層２３は、コレクタ層２２の成長温度より低い温度で成長させる。ベース層２３の成長温度を低くすることにより、ベース層２３に高濃度にドーパントをドープすることができる。ベース層２３のドーピング濃度を高くすることにより、ベース抵抗を低減させることができる。ベース抵抗の低減により、パワーアンプの利得を向上させることができる。
次に、第３実施例によるＨＢＴの持つ優れた効果について説明する。
第４コレクタ層２２７に含まれるＡｌは酸化されやすい性質を有する。第３実施例では、第４コレクタ層２２７を成長させた後、連続的に、Ａｌを含まない中間層２７を成長させるため、基板温度が低下するまで第４コレクタ層２２７の表面が露出した状態が維持されることがない。このため、Ａｌの酸化を抑制することができる。これにより、コレクタ層２２とベース層２３との界面の結晶品質の低下を抑制することができる。
［第４実施例］
次に、図１１及び図１２を参照して、第４実施例によるＨＢＴについて説明する。以下、第２実施例によるＨＢＴ（図４等）と共通の構成については説明を省略する。第４実施例においては、コレクタ層２２及びベース層２３の構成が、第２実施例によるこれらの構成と異なる。
図１１は、第４実施例によるＨＢＴの断面図である。第４実施例では、ベース層２３がＣ濃度２×１０１９ｃｍ−３以上、５×１０１９ｃｍ−３以下のｐ型ＧａＡｓで形成される。ベース層２３の厚さは、５０ｎｍ以上、１５０ｎｍ以下の範囲内である。
第４実施例では、コレクタ層２２が、サブコレクタ層２１から上方に向かって第１コレクタ層２２４、第５コレクタ層２２８、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７が積層された５層構造を有する。
図１２は、コレクタ層２２の組成分布及びドーピング濃度分布を示すグラフである。第１コレクタ層２２４、第５コレクタ層２２８、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７の厚さは、例えば、それぞれ５００ｎｍ、５０ｎｍ、２００ｎｍ、２００ｎｍ、及び４００ｎｍである。第５コレクタ層２２８から第４コレクタ層２２７までの各層はＧａ１−ｘＩｎｘＡｓ１−ｙＮｙで形成されており、第１コレクタ層２２４はＧａＡｓで形成されている。
第４コレクタ層２２７の混晶比ｘはベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０から０．０１５に線形に変化し、混晶比ｙは０から０．００５に線形に変化している。第３コレクタ層２２６の混晶比ｘはベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．０１５から０．０２２５に線形に変化し、混晶比ｙは０．００５から０．００７５に線形に変化している。第２コレクタ層２２５の混晶比ｘはベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．０２２５から０．０３に線形に変化し、混晶比ｙは０．００７５から０．０１に線形に変化している。第５コレクタ層２２８の混晶比ｘはベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．０３から０に線形に変化し、混晶比ｙは０．０１から０に線形に変化している。このように、混晶比ｘ及び混晶比ｙは、第４コレクタ層２２７から第２コレクタ層２２５にかけて線形に変化している。これらの半導体層は、ＧａＡｓからなる基板２０に格子整合している。
第４コレクタ層２２７のドーピング濃度は３×１０１５ｃｍ−３である。第３コレクタ層２２６及び第２コレクタ層２２５のドーピング濃度は、共に５×１０１６ｃｍ−３である。第５コレクタ層２２８及び第１コレクタ層２２４のドーピング濃度は、共に３×１０１８ｃｍ−３である。
第４実施例においては、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７が傾斜型半導体層である。第５コレクタ層２２８は逆傾斜型半導体層である。
第４実施例においても、第２実施例と同様の効果が得られる。第４実施例においては、第５コレクタ層２２８と第１コレクタ層２２４との界面に、電子に対するエネルギ障壁が形成される。ただし、第５コレクタ層２２８及び第１コレクタ層２２４が共に高濃度にドープされているため、電子の輸送に対するブロッキング効果を大幅に低減させることができる。これにより、高出力動作時における遮断周波数ｆｔの低下を抑制することができる。
［第５実施例］
次に、図１３及び図１４を参照して、第５実施例によるＨＢＴについて説明する。以下、第２実施例によるＨＢＴ（図４等）と共通の構成については説明を省略する。第２実施例では基板２０としてＧａＡｓ基板を用いたが、第５実施例では基板２０として半絶縁性のＩｎＰ基板を用いる。基板２０の上に成長される半導体層は、ＩｎＰに格子整合する。
図１３は、第５実施例によるＨＢＴの断面図である。基板２０とサブコレクタ層２１との間に、アンドープのＩｎＰからなる厚さ１０ｎｍのバッファ層２８が配置されている。サブコレクタ層２１は、Ｓｉ濃度５×１０１８ｃｍ−３のｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓで形成される。サブコレクタ層２１の厚さは、例えば５００ｎｍである。
コレクタ層２２は、第２実施例と同様に第１コレクタ層２２４から第４コレクタ層２２７までの４層を含む。コレクタ層２２を構成する各層の組成、ドーピング濃度、及び厚さについては、後に図１４を参照して説明する。
ベース層２３は、例えばｐ型ドーパントの濃度が２×１０１９ｃｍ−３のｐ型Ｉｎ０．８７Ｇａ０．１３Ａｓ０．２９Ｐ０．７１で形成されている。ｐ型ドーパントとして、Ｃ、Ｚｎ、またはＢｅが用いられる。ベース層２３の厚さは、例えば５０ｎｍである。
ベース層２３とエミッタ層２４との間に、アンドープのＩｎ０．８７Ｇａ０．１３Ａｓ０．２９Ｐ０．７１からなるスペーサ層２９が配置されている。スペーサ層２９の厚さは、例えば５ｎｍである。
エミッタ層２４は、例えばＳｉ濃度３×１０１７ｃｍ−３のｎ型ＩｎＰで形成される。エミッタ層２４の厚さは、例えば５０ｎｍである。
エミッタ層２４の上にエミッタコンタクト層２６が配置されている。第５実施例では、エミッタキャップ層２５（図４）は配置されない。エミッタコンタクト層２６は、例えばＳｉ濃度２×１０１９ｃｍ−３のｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓで形成される。エミッタコンタクト層２６の厚さは、例えば１００ｎｍである。
図１４は、コレクタ層２２の組成分布及びドーピング濃度分布を示すグラフである。第１コレクタ層２２４、第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７の厚さは、例えば、それぞれ５００ｎｍ、２００ｎｍ、２２０ｎｍ、及び４００ｎｍである。
第１コレクタ層２２４はｎ型Ｉｎ１−ｘＧａｘＡｓで形成されている。ＧａＡｓ混晶比ｘは０．４７である。第２コレクタ層２２５、第３コレクタ層２２６、及び第４コレクタ層２２７は、ｎ型Ｉｎ１−ｘＧａｘＡｓｙＰ１−ｙで形成されている。第２コレクタ層２２５及び第３コレクタ層２２６の混晶比ｘは０．２８であり、混晶比ｙは０．６１である。第４コレクタ層２２７の混晶比ｘは、ベース層２３に近い側の界面からサブコレクタ層２１に近い側の界面に向かって０．１３から０．２８まで線形に変化し、混晶比ｙは０．２９から０．６１まで線形に変化している。第４コレクタ層２２７は傾斜型半導体層である。
第１コレクタ層２２４のＳｉ濃度は３×１０１８ｃｍ−３である。第２コレクタ層２２５のＳｉ濃度は５×１０１６ｃｍ−３である。第３コレクタ層２２６のＳｉ濃度は１．５×１０１６ｃｍ−３である。第４コレクタ層２２７のＳｉ濃度は３×１０１５ｃｍ−３である。
第５実施例においても、コレクタ層２２内の電子親和力の分布、ドーピング濃度の分布が、第２実施例の場合と同様であるため、第２実施例によるＨＢＴと同様の効果が得られる。第１コレクタ層２２４のドーピング濃度及び厚さは、コレクタ抵抗低減のために、サブコレクタ層２１のドーピング濃度及び厚さと同程度にするとよい。例えば、第１コレクタ層２２４のドーピング濃度は１×１０１８ｃｍ−３以上、５×１０１８ｃｍ−３以下の範囲内に設定し、厚さは２００ｎｍ以上、９００ｎｍ以下の範囲内に設定するとよい。
第２実施例と同様の効果を得るために、第２コレクタ層２２５の厚さを１００ｎｍ以上、３００ｎｍ以下の範囲内に設定し、ドーピング濃度を３×１０１６ｃｍ−３以上、７×１０１６ｃｍ−３以下の範囲内に設定するとよい。さらに、第３コレクタ層２２６の厚さを１００ｎｍ以上、３００ｎｍ以下の範囲内に設定し、ドーピング濃度を１×１０１６ｃｍ−３以上、４×１０１６ｃｍ−３以下の範囲内に設定するとよい。さらに、第４コレクタ層２２７の厚さを３００ｎｍ以上、５００ｎｍ以下の範囲内に設定し、ドーピング濃度を３×１０１５ｃｍ−３以下にするとよい。その他に、第４コレクタ層２２７を、ｐ型ドーパント濃度１×１０１５ｃｍ−３以下のｐ型ＩｎＧａＡｓＰまたはアンドープのＩｎＧａＡｓＰで形成してもよい。
第５実施例によるＨＢＴでは、電子飽和速度の大きいＩｎＰ系の半導体が用いられているため、第２実施例によるＨＢＴと比較して、高周波特性の向上を図ることができる。例えば、遮断周波数ｆｔの向上を図ることができる。
［第５実施例の変形例］
次に、第５実施例の変形例によるＨＢＴについて説明する。
第５実施例では、ＩｎＧａＡｓＰからなる傾斜型半導体層とＩｎＧａＡｓＰからなる組成均一層との界面を、ドーピング濃度が不連続に変化する界面（第３コレクタ層２２６と第４コレクタ層２２７との界面）に一致させたが、両者を必ずしも一致させる必要はない。図１４において破線ＤＬ１で示すように、傾斜型半導体層と組成均一層との界面を第４コレクタ層２２７の内部に配置してもよい。または、破線ＤＬ２で示すように、傾斜型半導体層と組成均一層との界面を第３コレクタ層２２６の内部に配置してもよい。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 基板
２１ サブコレクタ層
２２ コレクタ層
２３ ベース層
２４ エミッタ層
２５ エミッタキャップ層
２６ エミッタコンタクト層
２７ 中間層
２８ バッファ層
２９ スペーサ層
３１ コレクタ電極
３２ ベース電極
３３ エミッタ電極
３５ 保護膜
２２０ 下側コレクタ層
２２１ 上側コレクタ層
２２４ 第１コレクタ層
２２５ 第２コレクタ層
２２６ 第３コレクタ層
２２７ 第４コレクタ層
２２８ 第５コレクタ層
２６０ 下側エミッタコンタクト層
２６１ 上側エミッタコンタクト層
第１実施例によるＨＢＴの場合には、コレクタ電流Ｉｃが１６ｍＡ以上８０ｍＡ以下の範囲においてｆｔ−Ｉｃ特性がほぼ平坦である。このため、高出力動作時においてもＡＣＬＲ向上の効果が減殺されることがない。

Claims (8)

  1. 基板の上に積層されたコレクタ層、ベース層、及びエミッタ層を有し、
    前記コレクタ層は、前記ベース層に近い側から遠い側に向けて電子親和力が大きくなる傾斜型半導体層を含み、
    前記ベース層の、前記コレクタ層に近い側の界面における電子親和力が、前記傾斜型半導体層の、前記ベース層に近い側の界面における電子親和力と等しいヘテロ接合バイポーラトランジスタ。
  2. 前記ベース層の電子親和力は、前記エミッタ層に近い側の界面から前記コレクタ層に近い側の界面に向かって大きくなっている請求項１に記載のヘテロ接合バイポーラトランジスタ。
  3. 前記ベース層はＡｌＧａＡｓで形成され、前記エミッタ層に近い側の界面から前記コレクタ層に近い側の界面に向かって前記ベース層のＡｌＡｓ混晶比が低下している請求項２に記載のヘテロ接合バイポーラトランジスタ。
  4. 前記コレクタ層のうち前記ベース層に近い側の一部分である第１の部分のドーピング濃度が、前記ベース層から遠い側の残りの部分である第２の部分のドーピング濃度より低い請求項１乃至３のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
  5. 前記第１の部分は、ドーピング濃度が３×１０１５ｃｍ−３以下のｎ型半導体、ドーピング濃度が１×１０１５ｃｍ−３以下のｐ型半導体、及び真性半導体からなる群より選択された少なくとも１つの半導体で形成されている請求項４に記載のヘテロ接合バイポーラトランジスタ。
  6. 前記第２の部分のうち前記第１の部分に近い側の一部分である第３の部分のドーピング濃度が、前記第１の部分より遠い側の残りの部分である第４の部分のドーピング濃度より低い請求項４または５に記載のヘテロ接合バイポーラトランジスタ。
  7. さらに、前記基板の上に配置され、前記コレクタ層に電流を流す経路として機能するｎ型半導体からなるサブコレクタ層を有し、
    前記コレクタ層が前記サブコレクタ層の上に配置されており、前記第１の部分及び前記第３の部分のドーピング濃度が、前記サブコレクタ層のドーピング濃度の１／１０以下である請求項６に記載のヘテロ接合バイポーラトランジスタ。
  8. 前記第４の部分のドーピング濃度が、前記サブコレクタ層のドーピング濃度の０．５倍以上、１．５倍以下である請求項７に記載のヘテロ接合バイポーラトランジスタ。
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