JP2021048250A - 半導体装置 - Google Patents

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Kenji Sasaki
健次 佐々木
梅本　康成
Yasunari Umemoto
康成 梅本
茂樹 小屋
Shigeki Koya
茂樹 小屋
新之助 高橋
Shinnosuke Takahashi
新之助 高橋
将夫 近藤
Masao Kondo
将夫 近藤
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Abstract

【課題】ＳＯＡの拡大、及び破壊耐圧の向上を図ることが可能な半導体装置を提供する。【解決手段】基板の表層部に、導電性を有するサブコレクタ層が設けられている。平面視においてサブコレクタ層の内部に、コレクタ層、ベース層、及びエミッタ層が配置されている。コレクタ層がサブコレクタ層に接続されている。平面視において第１方向に長い形状を持つエミッタ電極が、エミッタ層と重なる位置に配置されている。平面視において第１方向に長い形状を持つベース電極が、エミッタ電極に対して、第１方向と直交する第２方向に間隔を隔てて配置されている。平面視において、エミッタ電極から見て第２方向の一方の側にコレクタ電極が配置されており、他方の側には配置されていない。ベース電極の長さ方向の両端以外の箇所においてベース配線がベース電極に接続されている。【選択図】図１

Description

本発明は、バイポーラトランジスタを含む半導体装置に関する。
携帯端末等の高周波無線通信を利用する機器において、送信用の電力増幅回路の増幅素子として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が使用されている。下記の特許文献１に、大出力電力に対応した電力増幅用ＨＢＴが開示されている。
特許文献１に開示されたＨＢＴにおいては、エミッタの長辺方向に対して直交する方向に、コレクタ電極、ベース電極、エミッタ電極、ベース電極、エミッタ電極、ベース電極、及びコレクタ電極がこの順番に並んで配置されている。
特開２００７−２４２７２７号公報
ＨＢＴ等のバイポーラトランジスタにおいて、安全動作領域（ＳＯＡ）の拡大、及び破壊耐圧の向上を図る種々の提案がなされているが、ＳＯＡをより拡大し、破壊耐圧をより向上させることが望まれている。本発明の目的は、ＳＯＡの拡大、及び破壊耐圧の向上を図ることが可能な半導体装置を提供することである。
本発明の一観点によると、
基板の表層部に設けられ、導電性を有しており、平面視において絶縁性の領域に囲まれている少なくとも１つのサブコレクタ層と、
平面視において前記サブコレクタ層の各々の内部に配置されており、コレクタ層、ベース層、及びエミッタ層を含み、前記コレクタ層が前記サブコレクタ層に接続されているバイポーラトランジスタと、
平面視において第１方向に長い形状を持ち、前記エミッタ層と重なる位置に配置され、前記エミッタ層に電気的に接続されたエミッタ電極と、
平面視において前記第１方向に長い形状を持ち、前記エミッタ電極に対して、前記第１方向と直交する第２方向に間隔を隔てて配置され、前記ベース層に電気的に接続されたベース電極と、
平面視において、前記エミッタ電極から見て前記第２方向の一方の側に配置されており、他方の側には配置されておらず、前記サブコレクタ層を介して前記コレクタ層に電気的に接続されたコレクタ電極と、
前記ベース電極の長さ方向の両端以外の箇所において前記ベース電極に接続されたベース配線と
を有する半導体装置が提供される。
エミッタ電極とコレクタ電極との位置関係を上述のように設定し、ベース電極とベース配線との接続箇所を上述のように設定することにより、ＳＯＡの拡大、及び破壊耐圧の向上を図ることが可能になる。
図１は、第１実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２Ａ及び図２Ｂは、それぞれ図１の一点鎖線２Ａ−２Ａにおける断面図、及び一点鎖線２Ｂ−２Ｂにおける断面図である。 図３は、第１実施例及び比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４Ａは、第１実施例の他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。 図５Ａは、第１実施例のさらに他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ−５Ｂにおける断面図である。 図６は、試料Ｓ０、Ｓ４、Ｓ５のＳＯＡ境界の遷移電圧と破壊境界の電圧との関係の測定結果を示すグラフである。 図７は、第１実施例のさらに他の変形例による半導体装置の断面図である。 図８は、第１実施例のさらに他の変形例による半導体装置の断面図である。 図９は、第２実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１０は、図９の一点鎖線１０−１０における断面図である。 図１１は、第２実施例の変形例による半導体装置の断面図である。 図１２は、第３実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１３は、図１２の一点鎖線１３−１３における断面図である。 図１４は、第４実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１５は、第５実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１６は、図１５の一点鎖線１６−１６における断面図である。 図１７は、第６実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１８は、第７実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１９は、図１８の一点鎖線１９−１９における断面図である。 図２０は、第８実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２１は、第９実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２２は、第９実施例の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２３は、第９実施例の他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２４は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２５は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２６は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２７は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２８は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２９は、第１０実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図３０は、第１実施例及び第１０実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３１は、第１１実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３２は、第１１実施例による半導体装置の等価回路図である。 図３３は、第１２実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３４は、第１３実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３５は、図３４の一点鎖線３５−３５における断面図である。 図３６は、第１３実施例による半導体装置の等価回路図である。 図３７は、第１４実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３８は、第１４実施例による半導体装置の等価回路図である。 図３９は、第１５実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４０は、第１５実施例による半導体装置の等価回路図である。 図４１は、第１６実施例による半導体装置の等価回路図である。 図４２は、第１６実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４３Ａは、第１６実施例の変形例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図であり、図４３Ｂ及び図４３Ｃは、比較例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図であり、図４３Ｄは、第１６実施例の他の変形例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図である。 図４４Ａ及び図４４Ｂは、第１６実施例の変形例による半導体装置の等価回路図である。 図４５Ａは、第１７実施例による増幅器モジュールのブロック図であり、図４５Ｂは、第１７実施例による増幅器モジュールのモジュール基板に実装された半導体装置の回路レイアウトを示す図である。 第１７実施例による増幅器モジュールの図４６は、モジュール基板及び半導体装置の断面図である。
［第１実施例］
図１から図６までの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。図２Ａ及び図２Ｂは、それぞれ図１の一点鎖線２Ａ−２Ａにおける断面図、及び一点鎖線２Ｂ−２Ｂにおける断面図である。なお、図２Ａ及び図２Ｂに示した断面図においては、複数の構成要素を高さ方向の位置関係に着目して示しており、横方向の位置関係については必ずしも図１に示したレイアウトに一致していない。
第１実施例による半導体装置には、（１００）ＧａＡｓ基板７０が用いられる。基板７０の表層部に、絶縁性の領域７１で取り囲まれた導電性のサブコレクタ層５０が設けられている。サブコレクタ層５０は、例えば基板７０の上にエピタキシャル成長されたｎ型ＧａＡｓで形成される。サブコレクタ層５０の周囲の絶縁性の領域７１は、ｎ型ＧａＡｓ層に水素イオン（プロトン）を注入することによって形成される。平面視において、サブコレクタ層５０の内部にメサ状のコレクタメサ５１及びコレクタ電極Ｃ０が配置されている。
コレクタメサ５１及びコレクタ電極Ｃ０は、平面視において基板の［０１−１］方向に長い形状を有し、［０１１］方向に相互に間隔を隔てて配置されている。ここで、ミラー指数に付されたマイナス符号は、ミラー指数のオーバーバーを意味する。コレクタメサ５１及びコレクタ電極Ｃ０の長さ方向を第１方向Ｄ１ということとする。基板の表面内で第１方向Ｄ１に対して直交する方向を第２方向Ｄ２ということとする。
コレクタメサ５１の内部にメサ状のベースメサ５２が配置されている。コレクタメサ５１はコレクタ層ＣＬを含み、ベースメサ５２は、コレクタ層ＣＬの上に配置されたベース層ＢＬを含む。コレクタメサ５１は、平面視においてサブコレクタ層５０の内部で、第２方向Ｄ２の一方の側に偏って配置されている。
平面視においてベースメサ５２の内部にエミッタ電極Ｅ０及びベース電極Ｂ０が配置されている。エミッタ電極Ｅ０及びベース電極Ｂ０は、平面視において第１方向Ｄ１に長い形状を有し、第２方向Ｄ２に相互に間隔を隔てて配置されている。エミッタ電極Ｅ０とベース層ＢＬとの間に、平面視においてエミッタ電極Ｅ０とほぼ重なる形状のエミッタ層ＥＬが配置されている。図１においてエミッタ層ＥＬは明示されていない。コレクタ層ＣＬ及びベース層ＢＬは、例えば、それぞれｎ型ＧａＡｓ及びｐ型ＧａＡｓで形成される。エミッタ層ＥＬは、例えばｎ型ＩｎＧａＰ層と、その上に配置されたエミッタキャップ層及びコンタクト層を含む。エミッタキャップ層及びコンタクト層は、例えば、それぞれエミッタ層ＥＬより高濃度のｎ型ＧａＡｓ及びｎ型ＩｎＧａＡｓで形成される。コレクタ層ＣＬ、ベース層ＢＬ、及びエミッタ層ＥＬを基板７０の厚さ方向に、基板７０側からこの順番で備えたヘテロ接合バイポーラトランジスタ（ＨＢＴ）が構成される。
ベース電極Ｂ０は、第１方向Ｄ１に延びる等幅の主部Ｂ０ａと、主部Ｂ０ａの中央部から第２方向Ｄ２の片側（図１において右側）に向かって突出した接続部Ｂ０ｂ（図１）とを含む。ベースメサ５２、コレクタメサ５１、及びサブコレクタ層５０も、ベース電極Ｂ０の平面視における形状を反映しており、ベース電極Ｂ０の接続部Ｂ０ｂに対応する突出部を含む。
コレクタ電極Ｃ０は、サブコレクタ層５０を介してコレクタ層ＣＬに電気的に接続されている。ベース電極Ｂ０は、ベース層ＢＬに電気的に接続されている。エミッタ電極Ｅ０は、エミッタ層ＥＬに電気的に接続されている。コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０は、第２方向Ｄ２にこの順番に並んで配置されている。すなわち、平面視において、コレクタ電極Ｃ０は、エミッタ電極Ｅ０から見て第２方向Ｄ２の一方の側に配置されており、他方の側には配置されていない。
コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０が絶縁膜（図示せず）で覆われており、この絶縁膜の上に１層目のコレクタ配線Ｃ１、エミッタ配線Ｅ１、及びベース配線Ｂ１が配置されている。図１において、コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０に、相対的に密度の高い右上がりのハッチングを付し、１層目のコレクタ配線Ｃ１、エミッタ配線Ｅ１、及びベース配線Ｂ１に、相対的に密度の低い右下がりのハッチングを付している。
１層目のコレクタ配線Ｃ１は、その下の絶縁膜に設けられた開口ＣＶ１を通ってコレクタ電極Ｃ０に電気的に接続されている。１層目のエミッタ配線Ｅ１は、その下の絶縁膜に設けられた開口ＥＶ１を通ってエミッタ電極Ｅ０に電気的に接続されている。１層目のベース配線Ｂ１は、その下の絶縁膜に設けられた開口ＢＶ１を通ってベース電極Ｂ０の接続部Ｂ０ｂに電気的に接続されている。１層目のベース配線Ｂ１は、平面視においてベース電極Ｂ０の接続部Ｂ０ｂと重なる領域からサブコレクタ層５０の外部まで第２方向Ｄ２に引き出された後、直角に曲がって第１方向Ｄ１に延びる。
１層目のコレクタ配線Ｃ１、ベース配線Ｂ１、及びエミッタ配線Ｅ１を、２層目の絶縁膜（図示せず）が覆う。この絶縁膜の上に、２層目のエミッタ配線Ｅ２（図２Ａ、図２Ｂ）が配置されている。２層目のエミッタ配線Ｅ２は、その下の絶縁膜に設けられた開口ＥＶ２を通って１層目のエミッタ配線Ｅ１に電気的に接続されている。図１において、開口ＥＶ２を破線で示している。２層目のエミッタ配線Ｅ２の上に保護膜（図示せず）が配置されており、この保護膜に、バンプ用の開口ＥＶ３が設けられている。この開口ＥＶ３内の２層目のエミッタ配線Ｅ２の上にエミッタバンプＥ３が配置されている。エミッタバンプＥ３は、平面視において開口ＥＶ３よりやや外側まではみ出して配置されている。
次に、図３から図６までの図面を参照して、第１実施例の優れた効果について説明する。
図３は、第１実施例及び比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。図３において、左側に第１実施例による半導体装置を示し、右側に比較例による半導体装置を示す。第１実施例による半導体装置においては、第１方向Ｄ１に関してベース電極Ｂ０の中央に接続部Ｂ０ｂが配置されている。すなわち、１層目のベース配線Ｂ１は、ベース電極Ｂ０の長さ方向の中央においてベース電極Ｂ０に接続されている。これに対し、比較例による半導体装置においては、ベース電極Ｂ０の一方の端部（図３において上端）に接続部Ｂ０ｂが配置されている。すなわち、１層目のベース配線Ｂ１は、ベース電極Ｂ０の長さ方向の端部においてベース電極Ｂ０に接続されている。
平面視においてエミッタ電極Ｅ０を包含するように２層目のエミッタ配線Ｅ２が配置されている。さらに、平面視においてエミッタバンプＥ３が２層目のエミッタ配線Ｅ２に包含されるように配置されている。エミッタバンプＥ３は開口ＥＶ３を通って２層目のエミッタ配線Ｅ２に接続されている。エミッタ電極Ｅ０、１層目のエミッタ配線Ｅ１、２層目のエミッタ配線Ｅ２、開口ＥＶ３、及びエミッタバンプＥ３は、第１方向Ｄ１に関してほぼ対称の位置関係を有する。
トランジスタの動作時に、コレクタ電極Ｃ０からサブコレクタ層５０、コレクタ層ＣＬ、ベース層ＢＬ、エミッタ層ＥＬを通ってエミッタ電極Ｅ０に動作電流ｉ０（図２Ａ、図２Ｂ）が流れる。エミッタ電極Ｅ０の直下のエミッタ層ＥＬ、ベース層ＢＬ、及びコレクタ層ＣＬ（図２Ａ、図２Ｂ）を厚さ方向に流れる動作電流によって発熱が生じる。発生した熱は、エミッタ電極Ｅ０、１層目のエミッタ配線Ｅ１、２層目のエミッタ配線Ｅ２、及びエミッタバンプＥ３を介して外部に放熱される。
ベースエミッタ接合界面を流れる動作電流は、ベース抵抗が相対的に小さい箇所で相対的に大きくなる。ベース抵抗は、ベース電極Ｂ０のうち接続部Ｂ０ｂの位置で最も小さく、接続部Ｂ０ｂから第１方向Ｄ１に遠ざかるに従って大きくなる。このため、第１実施例による半導体装置においては、エミッタ電極Ｅ０の長さ方向の中央で動作電流が最も大きくなり、発熱量も大きくなる。図３において、発熱量が相対的に大きな領域に、相対的に密度の高いハッチングを付している。比較例による半導体装置においては、エミッタ電極Ｅ０の上端の近傍で動作電流が最も大きくなり、発熱量も大きくなる。
発熱領域からエミッタバンプＥ３の上面までの放熱経路の熱抵抗は、第１方向Ｄ１に関してエミッタバンプＥ３の中央近傍で最も低く、両端に近づくに従って高くなる。第１実施例では、第１方向Ｄ１に関して発熱量が相対的に大きな領域において、熱抵抗が相対的に低い。このため、第１方向Ｄ１に関して、温度分布の平準化が図られる。これに対し、比較例では、第１方向Ｄ１に関して発熱量が相対的に大きな上端近傍における熱抵抗が、中央近傍の熱抵抗より高い。このため、温度分布のばらつきが生じやすい。
図４Ａは、他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。本比較例では、第２方向に関してエミッタ電極Ｅ０の両側にベース電極Ｂ０が配置されている。エミッタ電極Ｅ０の両側のベース電極Ｂ０が、一方の端部において接続部Ｂ０ｂによって相互に接続されている。この接続部Ｂ０ｂに、１層目のベース配線Ｂ１が接続されている。さらに、第２方向Ｄ２に関してコレクタメサ５１の両側にそれぞれコレクタ電極Ｃ０が配置されている。
コレクタ電極Ｃ０の各々に１層目のコレクタ配線Ｃ１が接続されており、エミッタ電極Ｅ０に１層目のエミッタ配線Ｅ１が接続されている。１層目のエミッタ配線Ｅ１に２層目のエミッタ配線Ｅ２が接続されており、その上にエミッタバンプＥ３が配置されている。
トランジスタの動作時には、図４Ｂに矢印で示すように、左側及び右側のコレクタ電極Ｃ０から、それぞれサブコレクタ層５０、コレクタ層ＣＬ、ベース層ＢＬ、及びエミッタ層ＥＬを通ってエミッタ電極Ｅ０の左端及び右端まで動作電流ｉ１が流れる。さらに、左側のコレクタ電極Ｃ０からエミッタ電極Ｅ０の右端に向かう動作電流ｉ２、及び右側のコレクタ電極Ｃ０からエミッタ電極Ｅ０の左端に向かう動作電流ｉ３が流れる。電気的特性及び熱的特性が完全に左右対称であれば、動作電流ｉ２とｉ３とが打ち消し合う。左右のバランスが崩れると、動作電流ｉ２とｉ３とが打ち消し合わなくなり、エミッタ電極Ｅ０の直下の発熱領域において、左右の発熱量のバランスが崩れてしまう。
図５Ａは、さらに他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ−５Ｂにおける断面図である。本比較例では、２つのエミッタ電極Ｅ０が第２方向Ｄ２に間隔を隔てて配置されている。２つのエミッタ電極Ｅ０の間にベース電極Ｂ０が配置されている。また、第２方向Ｄ２に関してコレクタメサ５１の両側にそれぞれコレクタ電極Ｃ０が配置されている。
トランジスタの動作時には、図５Ｂに矢印で示すように、左側及び右側のコレクタ電極Ｃ０から、それぞれサブコレクタ層５０、コレクタ層ＣＬ、ベース層ＢＬ、及びエミッタ層ＥＬを通って左側及び右側のエミッタ電極Ｅ０まで動作電流ｉ１が流れる。さらに、左側のコレクタ電極Ｃ０から右側のエミッタ電極Ｅ０に向かう動作電流ｉ２、及び右側のコレクタ電極Ｃ０から左側のエミッタ電極Ｅ０に向かう動作電流ｉ３が流れる。電気的特性及び熱的特性が完全に左右対称であれば、動作電流ｉ２とｉ３とが打ち消し合う。左右のバランスが崩れると、動作電流ｉ２とｉ３とが打ち消し合わなくなり、左右のエミッタ電極Ｅ０の直下の発熱領域での発熱量のバランスが崩れてしまう。
図４Ａから図５Ｂまでの図面に示した比較例によるトランジスタにおいて、左右で発熱量のバランスが崩れると、相対的に高温の領域にますます動作電流が集中する。消費電力が増加すると、最終的には破壊に至る場合がある。このような発熱量のバランスの崩れは、動作電流が第２方向Ｄ２に関して左右双方向に流れることによって生じる。
これらの比較例に対し、第１実施例による半導体装置（図２Ａ、図２Ｂ）においては、コレクタ電極Ｃ０からエミッタ電極Ｅ０に向かう動作電流ｉ０は、第２方向Ｄ２に関して片方向（図２Ａ、図２Ｂにおいて左から右向き）にしか流れない。第２方向Ｄ２に関して双方向に流れる動作電流のバランスを保つ必要がないため、発熱量のバランスの崩れも生じない。その結果、発熱が特定箇所に集中することによる破壊耐圧の低下が抑制されるという効果が得られる。
第１実施例による半導体装置（試料Ｓ０）、図４Ａ、図４Ｂに示した比較例による半導体装置（試料Ｓ４）、及び図５Ａ、図５Ｂに示した比較例による半導体装置（試料Ｓ５）を作製し、これらの試料のＳＯＡ境界の遷移電圧及び破壊境界の電圧を測定した。ここで、ＳＯＡは、トランジスタが自己損傷なく安定した動作を行うことが可能なコレクタ電圧及びコレクタ電流の範囲を意味する。遷移電圧は、コレクタ電圧とコレクタ電流との関係を示すグラフにおいて、コレクタ電圧を増加させていったときにＳＯＡの境界であるＳＯＡラインが急激に低下するときのコレクタ電圧と定義される。破壊境界は、トランジスタが破壊（ショート状態またはオープン状態）に至らないコレクタ電圧及びコレクタ電流の範囲の境界を意味する。
図６は、試料Ｓ０、Ｓ４、Ｓ５のＳＯＡ境界の遷移電圧と破壊境界の電圧との関係の測定結果を示すグラフである。横軸はＳＯＡ境界の遷移電圧を単位「Ｖ」で表し、縦軸は破壊境界の電圧を単位「Ｖ」で表す。第１実施例による半導体装置（試料Ｓ０）は、図４Ａ、図４Ｂに示した比較例による半導体装置（試料Ｓ４）、及び図５Ａ、図５Ｂに示した比較例による半導体装置（試料Ｓ５）と比べて、ＳＯＡ境界の遷移電圧及び破壊境界の電圧のいずれも高いことが確認された。このように、第１実施例による半導体装置は、図４Ａから図５Ｂまでの図面に示した比較例による半導体装置と比べて、ＳＯＡが拡大され、かつ破壊耐圧が高いという優れた効果を有する。
次に、図７を参照して、第１実施例の変形例による半導体装置について説明する。
図７は、第１実施例の変形例による半導体装置の断面図である。第１実施例による半導体装置（図２Ａ、図２Ｂ）では、プロトン注入によって絶縁性の領域７１を形成することにより、サブコレクタ層５０の外周線を画定している。これに対し、図７に示した変形例では、サブコレクタ層５０となるｎ形ＧａＡｓ層及び基板７０の表層部をエッチングすることにより、サブコレクタ層５０の外周線を画定している。エッチングされて形成された凹部７２には絶縁膜が充填される。エッチングされた凹部７２に埋め込まれた絶縁膜が、平面視においてサブコレクタ層５０を取り囲む絶縁性の領域として機能する。
次に、図８を参照して、第１実施例の他の変形例による半導体装置について説明する。
図８は、第１実施例の本変形例による半導体装置の断面図である。第１実施例による半導体装置（図２Ａ、図２Ｂ）では、コレクタ層ＣＬとなるｎ形ＧａＡｓのうち不要な部分をエッチングしてコレクタメサ５１を形成することにより、コレクタ層ＣＬの外周線を画定している。これに対し図８に示した変形例では、コレクタ層ＣＬとなるｎ型ＧａＡｓ層のうち不要な部分にプロトンを注入して絶縁性の領域７３を形成することにより、コレクタ層ＣＬの外周線の一部を画定している。サブコレクタ層５０の外周線も、絶縁性の領域７３によって画定される。
コレクタ層ＣＬとなるｎ形ＧａＡｓのうちコレクタ電極Ｃ０を配置すべき領域をエッチングして凹部７４が形成されている。凹部７４はサブコレクタ層５０まで達する。コレクタ電極Ｃ０は、凹部７４内のサブコレクタ層５０の上に配置される。コレクタ層ＣＬの外周線の一部分は、凹部７４によって画定される。本変形例では、絶縁性の領域７３及び凹部７４によって外周線を画定されたコレクタ層ＣＬが、第１実施例のコレクタメサ５１（図１、図２Ａ、図２Ｂ）に相当する。
次に、第１実施例のさらに他の変形例について説明する。
第１実施例（図１）では、ベース電極Ｂ０の接続部Ｂ０ｂを、第１方向Ｄ１に関して主部Ｂ０ａの中央に配置しているが、必ずしも中央に配置する必要はなく、主部Ｂ０ａの端部以外の箇所に配置すればよい。すなわち、ベース電極Ｂ０の長さ方向の両端以外の箇所において、ベース配線Ｂ１をベース電極Ｂ０に接続すればよい。この場合でも、図３に示した比較例のように、主部Ｂ０ａの端部に接続部Ｂ０ｂを設ける場合と比べて、発熱領域の温度の平準化を図ることが可能である。温度の平準化の十分な効果を得るために、ベース電極Ｂ０の第１方向Ｄ１に関する中心点から接続部Ｂ０ｂ（ベース電極Ｂ０とベース配線Ｂ１との接続箇所）までの、第１方向Ｄ１に関する距離を、ベース電極Ｂ０の長さの１／４以下にすることが好ましい。
第１実施例では、コレクタ層ＣＬにｎ型ＧａＡｓを用い、ベース層ＢＬにｐ型ＧａＡｓを用い、エミッタ層ＥＬにｎ型ＩｎＧａＰ等を用いたが、他の化合物半導体を用いてもよい。なお、第１実施例による半導体装置の構造は、ヘテロ接合バイポーラトランジスタに限らず、通常のバイポーラトランジスタに適用してもよい。第１実施例では、半導体装置に含まれる１つのヘテロ接合バイポーラトランジスタについて説明したが、図１、図２Ａ、及び図２Ｂに示したヘテロ接合バイポーラトランジスタを同一基板上に複数個配置し、相互に並列に接続することにより、出力段の増幅回路を構成してもよい。このとき、複数のヘテロ接合バイポーラトランジスタを第２方向Ｄ２に並べて配置するとよい。
第１実施例では、平面視（図１）においてベースメサ５２をコレクタメサ５１より小さくし、コレクタメサ５１の内部に配置している。断面図（図２Ａ、図２Ｂ）においては、ベースメサ５２の縁に段差が形成されている。この構成に代えて、平面視においてベースメサ５２とコレクタメサ５１とを一致させてもよい。この場合、ベース層ＢＬとコレクタ層ＣＬとが、１回のエッチング工程でパターニングされ、ベース層ＢＬの側面とコレクタ層ＣＬの側面とが連続的に繋がる。
［第２実施例］
次に、図９及び図１０を参照して、第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１、図２Ａ、図２Ｂ）と共通の構成については説明を省略する。
図９は、第２実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。図１０は、図９の一点鎖線１０−１０における断面図である。
第１実施例（図１）では、１層目のエミッタ配線Ｅ１が平面視においてベースメサ５２の内部に収まっている。これに対し第２実施例では、１層目のエミッタ配線Ｅ１が、エミッタ電極Ｅ０の位置から、コレクタ電極Ｃ０が配置された側とは反対側に広がり、ベース電極Ｂ０の主部Ｂ０ａの上方を通過して、ベースメサ５２及びコレクタメサ５１の外側まで第２方向Ｄ２にはみ出している。１層目のエミッタ配線Ｅ１と２層目のエミッタ配線Ｅ２とを接続するための開口ＥＶ２も、平面視においてコレクタメサ５１の外側まではみ出している。ベース電極Ｂ０の接続部Ｂ０ｂが配置された位置においては、１層目のエミッタ配線Ｅ１とベース配線Ｂ１との干渉を回避するために、１層目のエミッタ配線Ｅ１が第２方向Ｄ２に広がっておらず、ベースメサ５２の内部に収まっている。
次に、第２実施例の優れた効果について説明する。第２実施例においても、第１実施例と同様に、ＳＯＡが拡大され、かつ破壊耐圧が高いという優れた効果が得られる。さらに、第２実施例では、１層目のエミッタ配線Ｅ１と２層目のエミッタ配線Ｅ２とを接続するための開口ＥＶ２の平面視における面積が、第１実施例の場合より広い。このため、バイポーラトランジスタの発熱領域からエミッタバンプＥ３までの放熱経路の断面積が広くなり、その結果、放熱経路の熱抵抗が低下する。これにより、発熱領域からの放熱効率を高めることができる。
次に図１１を参照して、第２実施例の変形例について説明する。
図１１は、第２実施例の変形例による半導体装置の断面図である。本変形例では、図８に示した第１実施例の変形例と同様に、コレクタ層ＣＬとなるｎ型ＧａＡｓ層の不要な部分にプロトンを注入することにより絶縁性の領域７３が形成されている。１層目のエミッタ配線Ｅ１は、平面視においてベースメサ５２の外側まではみ出しているが、コレクタ層ＣＬの内部に収まっている。本変形例においても、第２実施例の場合と同様の優れた効果が得られる。なお、絶縁性の領域７３を広げてベースメサ５２に近付けることにより、１層目のエミッタ配線Ｅ１が平面視においてコレクタ層ＣＬの外側まではみ出る構成としてもよい。
［第３実施例］
次に、図１２及び図１３を参照して、第３実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１、図２Ａ、図２Ｂ）と共通の構成については説明を省略する。
図１２は、第３実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。図１３は、図１２の一点鎖線１３−１３における断面図である。
第１実施例では、エミッタ電極Ｅ０（図１）がベースメサ５２の第１方向Ｄ１の一端から他端まで連続している。これに対し第３実施例では、ベースメサ５２の第１方向Ｄ１のほぼ中央において、エミッタ電極Ｅ０が２つの部分に分離されている。また、第１実施例では、ベース電極Ｂ０の接続部Ｂ０ｂ（図１）が、主部Ｂ０ａから、コレクタ電極Ｃ０が配置された側とは反対側に向かって突出している。これに対し第３実施例では、ベース電極Ｂ０の接続部Ｂ０ｂが、主部Ｂ０ａから、コレクタ電極Ｃ０に向かって突出している。接続部Ｂ０ｂは、分離されたエミッタ電極Ｅ０の２つの部分の間に配置されている。接続部Ｂ０ｂに、１層目のベース配線Ｂ１が接続されている。
エミッタ電極Ｅ０が２つの部分に分離されたことに対応して、１層目のエミッタ配線Ｅ１も２つの部分に分離されている。１層目のエミッタ配線Ｅ１の２つの部分は、２層目のエミッタ配線Ｅ２（図１３）によって相互に接続される。
次に、第３実施例の優れた効果について説明する。第３実施例のようにエミッタ電極Ｅ０を２つの部分に分離しても、第１実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。
［第４実施例］
次に、図１４を参照して、第４実施例による半導体装置について説明する。以下、第３実施例による半導体装置（図１２、図１３）と共通の構成については説明を省略する。
図１４は、第４実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。第３実施例では、２つの部分に分離された１層目のエミッタ配線Ｅ１（図１２）が、平面視においてベースメサ５２の内部に収まっている。これに対し第４実施例では、第２実施例（図９）の場合と同様に、１層目のエミッタ配線Ｅ１の２つの部分が、エミッタ電極Ｅ０の位置から、コレクタ電極Ｃ０が配置された側とは反対側に広がり、ベース電極Ｂ０の主部Ｂ０ａの上方を通過して、ベースメサ５２及びコレクタメサ５１の外側まで第２方向Ｄ２にはみ出している。さらに、第４実施例では、１層目のエミッタ配線Ｅ１と２層目のエミッタ配線Ｅ２とを接続するための開口ＥＶ２も、平面視においてコレクタメサ５１の外側まではみ出している。
次に、第４実施例の優れた効果について説明する。第４実施例においても、第３実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。さらに、第２実施例の場合と同様に、発熱領域からの放熱効率を高めることができる。
［第５実施例］
次に、図１５及び図１６を参照して、第５実施例による半導体装置について説明する。以下、第３実施例による半導体装置（図１２、図１３）と共通の構成については説明を省略する。
図１５は、第５実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。図１６は、図１５の一点鎖線１６−１６における断面図である。第３実施例（図１２）では、第２方向Ｄ２に関して、エミッタ電極Ｅ０から見てベース電極Ｂ０がコレクタ電極Ｃ０とは反対側に配置されている。これに対し第５実施例では、第２方向Ｄ２に関して、ベース電極Ｂ０の主部Ｂ０ａがエミッタ電極Ｅ０とコレクタ電極Ｃ０との間に配置されている。
ベース電極Ｂ０の接続部Ｂ０ｂは、第１方向Ｄ１に関してベース電極Ｂ０の主部Ｂ０ａの中央に設けられている。また、接続部Ｂ０ｂは、主部Ｂ０ａから、コレクタ電極Ｃ０が配置されている側とは反対側に向かって突出している。エミッタ電極Ｅ０は、ベース電極Ｂ０の接続部Ｂ０ｂの位置において２つの部分に分離されている。１層目のエミッタ配線Ｅ１も、同様に２つの部分に分離されている。１層目のベース配線Ｂ１の一端が、１層目のエミッタ配線Ｅ１の２つの部分の間に配置されて、ベース電極Ｂ０の接続部Ｂ０ｂに接続されている。
次に、第５実施例の優れた効果について説明する。第５実施例においても、第１実施例の場合と同様に、コレクタ電極Ｃ０が、エミッタ電極Ｅ０から見て第２方向Ｄ２の一方の側に配置されており、他方の側には配置されていない。このため、コレクタ電極Ｃ０からエミッタ電極Ｅ０に向かう動作電流ｉ０は、第２方向Ｄ２に関して片方向にしか流れない。その結果、第１実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。
また、第１実施例（図１）では、第２方向Ｄ２に関して、コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０の主部Ｂ０ａを配置する領域に加えて、ベース電極Ｂ０の接続部Ｂ０ｂを配置する領域を確保しなければならない。これに対して第５実施例では、第２方向Ｄ２に関してベース電極Ｂ０の接続部Ｂ０ｂと、エミッタ電極Ｅ０とが同じ位置に配置される。このため、バイポーラトランジスタの第２方向Ｄ２の寸法を小さくすることが可能になる。
［第６実施例］
次に、図１７を参照して、第６実施例による半導体装置について説明する。以下、第５実施例による半導体装置（図１５、図１６）と共通の構成については説明を省略する。
図１７は、第６実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。第５実施例（図１５）では、平面視において１層目のエミッタ配線Ｅ１がベースメサ５２の内部に収まっている。これに対し第６実施例では、第４実施例（図１４）の場合と同様に、平面視において１層目のエミッタ配線Ｅ１がコレクタメサ５１の外側まではみ出している。１層目のエミッタ配線Ｅ１のはみ出しに対応して、開口ＥＶ２もコレクタメサ５１の外側まではみ出している。
次に、第６実施例の優れた効果について説明する。
第６実施例においても、第５実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。さらに、第４実施例の場合と同様に、発熱領域からの放熱効率を高めることができる。
［第７実施例］
次に、図１８及び図１９を参照して、第７実施例による半導体装置について説明する。以下、第３実施例による半導体装置（図１２、図１３）と共通の構成については説明を省略する。
図１８は、第７実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。図１９は、図１８の一点鎖線１９−１９における断面図である。
第３実施例（図１２）では、ベース電極Ｂ０の主部Ｂ０ａが、第２方向Ｄ２に関してエミッタ電極Ｅ０の片側にのみ配置されている。これに対して第７実施例では、ベース電極Ｂ０の主部Ｂ０ａがエミッタ電極Ｅ０の両側にそれぞれ配置されている。分割されたエミッタ電極Ｅ０の２つの部分の間にベース電極Ｂ０の接続部Ｂ０ｂが配置されており、接続部Ｂ０ｂが２本の主部Ｂ０ａを相互に接続している。このため、ベース電極Ｂ０は、平面視においてＨ型の形状を有する。
次に、第７実施例の優れた効果について説明する。
第７実施例では、第２方向に関して、エミッタ電極Ｅ０から見て両側にベース電極Ｂ０の主部Ｂ０ａが配置されているが、コレクタ電極Ｃ０は第３実施例（図１２）の場合と同様に片側のみに配置されている。このため、コレクタ電極Ｃ０からエミッタ電極Ｅ０に流れる動作電流ｉ０（図１９）は、第２方向Ｄ２に関して片方向に流れる。これにより、第３実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。
さらに、第７実施例においては、エミッタ電極Ｅ０の両側にベース電極Ｂ０の主部Ｂ０ａが配置されているため、第３実施例の場合と比べてベース抵抗が低下するという効果も得られる。
［第８実施例］
次に、図２０を参照して、第８実施例による半導体装置について説明する。以下、第７実施例による半導体装置（図１８、図１９）と共通の構成については説明を省略する。
図２０は、第８実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。第７実施例（図１８）では、１層目のエミッタ配線Ｅ１が、平面視においてベースメサ５２の内部に収まっている。これに対して第８実施例では、第４実施例（図１４）の場合と同様に、１層目のエミッタ配線Ｅ１が、平面視においてベースメサ５２及びコレクタメサ５１の外側まで広がっている。
次に、第８実施例の優れた効果について説明する。
第８実施例においても、第７実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。さらに第８実施例では、第４実施例の場合と同様に、発熱領域からの放熱効率を高めることができる。
［第９実施例］
次に、図２１を参照して、第９実施例による半導体装置について説明する。以下、第１実施例による半導体装置と共通の構成については説明を省略する。
図２１は、第９実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。コレクタ電極Ｃ０、エミッタ電極Ｅ０、ベース電極Ｂ０、１層目のコレクタ配線Ｃ１、エミッタ配線Ｅ１、及びベース配線Ｂ１の平面視における形状、及び相対的な位置関係は、第１実施例（図１）の場合と同一である。ただし、第１実施例（図１）では、第１方向Ｄ１、すなわちエミッタ電極Ｅ０の長さ方向が、単結晶ＧａＡｓからなる基板７０の［０１−１］方向と平行であるのに対し、第９実施例では、第１方向Ｄ１、すなわちエミッタ電極Ｅ０の長さ方向が基板７０の［０１１］方向と平行である。
第１実施例（図１）では、１層目のベース配線Ｂ１が、接続部Ｂ０ｂから第２方向Ｄ２に引き出された部分において、コレクタメサ５１の第１方向Ｄ１と平行な縁と交差している。これに対して第９実施例では、接続部Ｂ０ｂから第２方向Ｄ２に引き出された部分は、平面視においてコレクタメサ５１の内部に位置しており、コレクタメサ５１の内部でベース配線Ｂ１が直角に折り曲げられた後、第１方向Ｄ１に延びている。ベース配線Ｂ１は、第１方向Ｄ１に延びる部分において、コレクタメサ５１の第２方向Ｄ２と平行な縁と交差している。すなわち、第１実施例（図１）及び第９実施例のいずれにおいても、１層目のベース配線Ｂ１は、平面視においてコレクタメサ５１の［０１−１］方向に平行な縁と交差している。
次に、第９実施例の優れた効果について説明する。第９実施例においても、第１実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果が得られる。
コレクタ層ＣＬ（図２Ａ）を構成するＧａＡｓ層をウェットエッチングすると、エッチング速度の異方性により、コレクタメサ５１の側面が基板７０の上面に対して垂直にはならず、傾斜する。コレクタメサ５１の図２Ａに示した断面における側面、すなわち［０１−１］方向に延びる側面の傾斜角は９０°未満になる。このような側面を持つメサ形状を「順メサ形状」という。これに対し、コレクタメサ５１の［０１１］方向に延びる側面の傾斜角は９０°より大きくなる。このような側面を持つメサ形状を「逆メサ形状」という。
１層目のベース配線Ｂ１を、逆メサ形状の側面と交差させて配置すると、断線が生じやすくなる。断線の発生を生じにくくするために、１層目のベース配線Ｂ１は、コレクタメサ５１の順メサ形状の側面と交差させることが好ましい。第１実施例では、１層目のベース配線Ｂ１（図２Ｂ）が交差するコレクタメサ５１の側面は［０１−１］方向に延びており、順メサ形状である。第９実施例（図２１）においても、１層目のベース配線Ｂ１を、平面視においてコレクタメサ５１の内部で直角に折り曲げることにより、コレクタメサ５１の［０１−１］方向に延びる順メサ形状の側面と交差させている。このため、第９実施例においても、１層目のベース配線Ｂ１の断線の発生が生じにくくなる。
なお、平面視において、１層目のベース配線Ｂ１は、ベースメサ５２の逆メサ形状の側面と交差しているが、ベースメサ５２の側面の高さは、コレクタメサ５１の側面の高さに比べて十分低い。このため、１層目のベース配線Ｂ１が、ベースメサ５２の逆メサ形状の側面と交差していても、ベース配線Ｂ１の断線が生じやすくなることはない。
次に、図２２から図２８までの図面を参照して、第９実施例の変形例による半導体装置について説明する。図２２から図２８に示したいずれの変形例においても、第９実施例（図２１）の場合と同様に、エミッタ電極Ｅ０の長さ方向である第１方向Ｄ１が、基板７０の［０１１］方向と平行である。さらに、いずれの変形例においても、第９実施例の場合と同様に、１層目のベース配線Ｂ１が、コレクタメサ５１の第２方向Ｄ２（［０１−１］方向）に延びる側面と交差している。
図２２に示した変形例では、コレクタ電極Ｃ０、エミッタ電極Ｅ０、ベース電極Ｂ０、１層目のコレクタ配線Ｃ１、エミッタ配線Ｅ１、及びベース配線Ｂ１の平面視における形状及び位置関係が、第２実施例（図９）の場合と同一である。図２３に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第３実施例（図１２）の場合と同一である。図２４に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第４実施例（図１４）の場合と同一である。図２５に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第５実施例（図１５）の場合と同一である。図２６に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第６実施例（図１７）の場合と同一である。図２７に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第７実施例（図１８）の場合と同一である。図２８に示した変形例では、これらの構成要素の平面視における形状及び位置関係が、第８実施例（図２０）の場合と同一である。
これらの変形例においても、第９実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の上昇という優れた効果、及び１層目のベース配線Ｂ１の断線の発生が生じにくくなるという効果が得られる。さらに、これらの変形例においては、それぞれ第２実施例から第８実施例までの対応する実施例と同様の効果が得られる。
［第１０実施例］
次に、図２９及び図３０を参照して、第１０実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図９）と共通の構成については説明を省略する。
図２９は、第１０実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。第２実施例（図９）では、ベース電極Ｂ０が１つの接続部Ｂ０ｂを含んでおり、１層目のベース配線Ｂ１が、ベース電極Ｂ０に１箇所で接続されている。これに対し第１０実施例では、ベース電極Ｂ０が２つの接続部Ｂ０ｂを含んでおり、１層目のベース配線Ｂ１がベース電極Ｂ０に、第１方向Ｄ１の位置が異なる２箇所で接続されている。なお、２つの接続部Ｂ０ｂは、ベース電極Ｂ０の両端以外で、第１方向Ｄ１に関してベース電極Ｂ０の中央から等距離の位置に配置されている。
次に、第１０実施例の優れた効果について説明する。
第１０実施例では、第１方向Ｄ１に関するベース抵抗の分布が、第１実施例の場合と比べて平準化される。このため、第１方向Ｄ１に関するベース電流の分布も平準化され、その結果、バイポーラトランジスタの発熱領域における発熱量の分布も平準化される。
図３０は、第１実施例及び第１０実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。図３０において、左側に第１実施例による半導体装置を示し、右側に第１０実施例による半導体装置を示す。エミッタ電極Ｅ０、１層目のエミッタ配線Ｅ１、２層目のエミッタ配線Ｅ２、エミッタバンプＥ３、及び開口ＥＶ３の、第１方向Ｄ１に関する相対的な位置関係は、図３を参照して説明した通りである。図３０において、発熱量が相対的に大きな領域に、相対的に密度の高いハッチングを付している。
第１実施例及び第１０実施例のいずれにおいても、第１方向Ｄ１に関して、ベース電極Ｂ０の接続部Ｂ０ｂの位置において発熱量が最も大きい。ただし、第１０実施例の方が第１実施例に比べて発熱量の集中の程度が低い。
発熱領域からエミッタバンプＥ３の上面までの放熱経路の熱抵抗の第１方向Ｄ１に関する分布に応じて、第１実施例の構成を採用するか第１０実施例の構成を採用するかを決定するとよい。例えば、第１方向Ｄ１に関して、エミッタ電極Ｅ０の両端における熱抵抗と中央における熱抵抗との差に応じて、いずれの構成を採用するかを決定するとよい。
例えば、高周波性能（例えば２．５ＧＨｚにおける性能）及び破壊耐圧を考慮すると、エミッタ層ＥＬ及びエミッタ電極Ｅ０の、第１方向Ｄ１の長さを長くすることが好ましい。例えば、エミッタ層ＥＬ及びエミッタ電極Ｅ０の、第１方向Ｄ１の長さが１００μｍを超える場合がある。エミッタ層ＥＬ及びエミッタ電極Ｅ０が長くなることに対応して、ベース電極Ｂ０の第１方向Ｄ１の長さも長くなる。ベース電極Ｂ０が長くなると、ベース電極抵抗の第１方向Ｄ１に関するばらつきが大きくなりやすい。この場合には、第１０実施例のようにベース電極Ｂ０とベース配線Ｂ１との接続箇所を複数にし、ベース電極抵抗のばらつきを小さくすることが好ましい。逆に、ベース電極Ｂ０の第１方向Ｄ１の長さが１００μｍ以下であれば、ベース電極Ｂ０とベース配線Ｂ１との接続箇所を１箇所にしてもよい。
さらに、第１０実施例においては、ベース電極Ｂ０の２つの接続部Ｂ０ｂの配置を調整することにより、発熱量の分布を調整することができる。例えば、２つの接続部Ｂ０ｂの間隔を狭めると、発熱量の集中の程度が高まる。第１方向Ｄ１に関する接続部Ｂ０ｂの位置は、熱抵抗の分布に応じて決定するとよい。これにより、発熱領域の温度をより平準化することが可能になる。
次に、第１０実施例の変形例について説明する。
第１０実施例では、ベース電極Ｂ０に２個の接続部Ｂ０ｂを設けているが、接続部Ｂ０ｂを３個以上設けてもよい。接続部Ｂ０ｂの個数を増やすと、発熱量の分布の制御の自由度が高まる。
また、第１０実施例では、第１方向Ｄ１に関してベース電極Ｂ０の中央から等距離の位置に２つの接続部Ｂ０ｂを配置しているが、必ずしも等距離である必要はない。第１方向Ｄ１に関する熱抵抗の分布が非対称である場合には、熱抵抗の分布に応じて接続部Ｂ０ｂの配置も非対称にし、中央からの距離が異なる位置にそれぞれ接続部Ｂ０ｂを配置するとよい。
［第１１実施例］
次に、図３１及び図３２を参照して、第１１実施例による半導体装置について説明する。
図３１は、第１１実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。第１実施例から第１０実施例までの各実施例では、１つのバイポーラトランジスタの構成について説明した。第１１実施例による半導体装置は、共通の基板上に形成された複数のバイポーラトランジスタを含む。バイポーラトランジスタの各々は、第２実施例による半導体装置（図９）のバイポーラトランジスタと同様の構成を有する。１つのバイポーラトランジスタ、及びそれに接続されたコレクタ電極Ｃ０、ベース電極Ｂ０、及びエミッタ電極Ｅ０（図９）を「セル」ということとする。
複数のセル８０が、第２方向Ｄ２、即ちエミッタ電極Ｅ０の長さ方向に対して直交する方向に並んで配置されている。サブコレクタ層５０はセル８０ごとに配置されており、第２方向Ｄ２に隣り合う２つのサブコレクタ層５０は、絶縁性の領域７１（図１０）によって相互に分離されている。
複数のセル８０は、第１グループ８１と第２グループ８２とに区分されている。例えば、第１グループ８１及び第２グループ８２のそれぞれに、６個のセル８０が属している。同一グループ内のセル８０においては、コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０の、第２方向Ｄ２に関する並び順が同一である。また、同一グループ内では、複数のセル８０が等間隔に並んでいる。第１グループ８１のセル８０と、第２グループ８２のセル８０とは、第２方向Ｄ２に関して鏡像対称性を有する。
平面視において第１グループ８１に属する複数のセル８０の１層目のエミッタ配線Ｅ１と重なるように、２層目の１つのエミッタ配線Ｅ２が配置されている。同様に、平面視において第２グループ８２に属する複数のセル８０の１層目のエミッタ配線Ｅ１と重なるように、２層目の他のエミッタ配線Ｅ２が配置されている。２層目のエミッタ配線Ｅ２は、対応するグループに属するセル８０の１層目のエミッタ配線Ｅ１に接続されている。
平面視において２層目の２つのエミッタ配線Ｅ２の各々に包含されるようにエミッタバンプＥ３が配置されている。エミッタバンプＥ３は、平面視において第２方向Ｄ２に長い形状を有する。エミッタバンプＥ３は、その下の保護膜に設けられた開口ＥＶ３を通って２層目のエミッタ配線Ｅ２に接続されている。平面視においてエミッタバンプＥ３は、複数のセル８０のエミッタ電極Ｅ０に重なっている。なお、エミッタ電極Ｅ０の各々の一部分は、平面視においてエミッタバンプＥ３からはみ出していてもよい。
複数のセル８０の各々のコレクタ電極Ｃ０から、１層目のコレクタ配線Ｃ１が第１方向Ｄ１に引き出されている。複数のコレクタ配線Ｃ１は、第２方向Ｄ２に長い１層目のコレクタ共通配線Ｃ１ｃに連続している。平面視において、コレクタ共通配線Ｃ１ｃと、それに連続する複数のコレクタ配線Ｃ１とは、櫛歯状の形状を有する。
平面視においてコレクタ共通配線Ｃ１ｃに部分的に重なるように２層目のコレクタ配線Ｃ２が配置されている。２層目のコレクタ配線Ｃ２は、その下の絶縁膜に設けられた開口ＣＶ２を通って１層目のコレクタ共通配線Ｃ１ｃに接続されている。平面視において２層目のコレクタ配線Ｃ２の内部であって、かつ１層目のコレクタ共通配線Ｃ１ｃの外側に、コレクタバンプＣ３が配置されている。コレクタバンプＣ３は、平面視において第２方向Ｄ２に長い形状を有している。コレクタバンプＣ３の長さ方向と、エミッタバンプＥ３の長さ方向とは相互に平行である。平面視においてエミッタバンプＥ３の各々は、コレクタバンプＣ３より大きい。コレクタバンプＣ３は、その下の保護膜に設けられた開口ＣＶ３を通って２層目のコレクタ配線Ｃ２に接続されている。
複数のセル８０の各々のベース電極Ｂ０から、１層目のベース配線Ｂ１が第１方向Ｄ１に引き出されている。ベース配線Ｂ１が引き出される方向と、コレクタ配線Ｃ１が引き出される方向とは、相互に反対向きである。平面視において第２方向Ｄ２に延びる高周波信号入力配線ＲＦ２が、複数のベース配線Ｂ１の各々と交差している。高周波信号入力配線ＲＦ２は２層目の配線層に配置されており、１層目のベース配線Ｂ１と高周波信号入力配線ＲＦ２とが重なっている領域が、ベース配線Ｂ１と高周波信号入力配線ＲＦ２とを一対の電極とする入力容量素子８５として機能する。ベース配線Ｂ１と高周波信号入力配線ＲＦ２と重なっている領域において、ベース配線Ｂ１の幅が広げられており、必要なキャパシタンスが得られる。複数のセル８０に対応して配置された複数の入力容量素子８５は、第２方向Ｄ２に並んで配置されている。セル８０から引き出されたベース配線Ｂ１の各々は、高周波信号入力配線ＲＦ２と交差した後、バラスト抵抗素子８６を介してベース共通配線Ｂ１ｃに接続されている。
図３２は、第１１実施例による半導体装置の等価回路図である。第１グループ８１に属する複数のセル８０のバイポーラトランジスタのエミッタが、２層目のエミッタ配線Ｅ２を介してエミッタバンプＥ３に接続されている。同様に、第２グループ８２に属する複数のセル８０のエミッタ電極Ｅ０が、２層目の他のエミッタ配線Ｅ２を介して他のエミッタバンプＥ３に接続されている。エミッタバンプＥ３は、例えば実装基板のグランドに接続される。
複数のセル８０のバイポーラトランジスタのコレクタが、１本のコレクタ共通配線Ｃ１ｃを介してコレクタバンプＣ３に接続されている。複数のセル８０のバイポーラトランジスタのベースが、それぞれ入力容量素子８５を介して１本の高周波信号入力配線ＲＦ２に接続されている。高周波信号入力端子ＲＦｉｎから高周波信号入力配線ＲＦ２を介して複数のセル８０のバイポーラトランジスタのベースに高周波信号が入力される。複数のセル８０のバイポーラトランジスタのベースは、さらにバラスト抵抗素子８６を介してベース共通配線Ｂ１ｃに接続されている。ベースバイアス端子ＢＢからベース共通配線Ｂ１ｃを介して複数のセル８０のバイポーラトランジスタにベースバイアスが供給される。
図３１、図３２に示したように、第１１実施例では、複数のセル８０を相互に並列接続することによって電力増幅回路が構成されている。第１１実施例による半導体装置は、フェースダウン方式で実装基板にフリップチップ実装される。
次に、第１１実施例の優れた効果について説明する。
第１１実施例では、セル８０として第２実施例による半導体装置が用いられているため、第２実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の向上を図ることが可能である。さらに、エミッタバンプＥ３がコレクタバンプＣ３より大きくされていることにより、バイポーラトランジスタの放熱経路の熱抵抗が低下するという優れた効果が得られる。
次に、第１１実施例の変形例について説明する。第１１実施例では、半導体装置のセル８０として、第２実施例による半導体装置と同一構成のものを用いている。その他に、セル８０として、第１実施例、第３実施例から第１０実施例までのいずれかの実施例による半導体装置と同一の構成のものを用いてもよい。
［第１２実施例］
次に、図３３を参照して、第１２実施例による半導体装置について説明する。以下、第１１実施例による半導体装置（図３１、図３２）と共通の構成については説明を省略する。
図３３は、第１２実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。第１１実施例（図３１）では、同一グループ内の複数のセル８０では、コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０の、第２方向Ｄ２に関する並び順が同一である。これに対して第１２実施例では、複数のセル８０のうち相互に隣り合う２つのセル８０において、コレクタ電極Ｃ０、エミッタ電極Ｅ０、及びベース電極Ｂ０の第２方向Ｄ２に関する並び順が逆である。すなわち、第２方向Ｄ２に隣り合う２つのセル８０は、第２方向Ｄ２に関して鏡像対称性を有する。例えば、図３３の左から数えて奇数番目のセル８０においては、コレクタ電極Ｃ０、エミッタ電極Ｅ０、ベース電極Ｂ０が左から右に向かって並んでおり、偶数番目のセル８０においては、右から左に向かって並んでいる。
左から奇数番目のセル８０と、その右隣のセル８０とは、ベース電極Ｂ０同士が隣り合う構成を有する。左から偶数番目のセル８０と、その右隣のセル８０とは、コレクタ電極Ｃ０同士が隣り合う構成を有する。コレクタ電極Ｃ０に接続された１層目のコレクタ配線Ｃ１が、コレクタ電極Ｃ０同士が第２方向Ｄ２に隣り合って配置されている２つのセル８０で共用されている。
第１１実施例（図３１）では、第２方向Ｄ２に隣り合う２つのセル８０に対応するサブコレクタ層５０は、絶縁性の領域７１（図２Ａ、図２Ｂ）により相互に分離されている。これに対し、第１２実施例においては、コレクタ電極Ｃ０同士が第２方向Ｄ２に隣り合うように配置された２つのセル８０は、共通のサブコレクタ層５０の内部に配置されている。すなわち、コレクタ電極Ｃ０同士が第２方向Ｄ２に隣り合うように配置された２つのセル８０が、１つのサブコレクタ層５０を共用している。サブコレクタ層５０を共用した場合でも、サブコレクタ層５０内には、エミッタ電極Ｅ０から見て第２方向Ｄ２の片側のみにコレクタ電極Ｃ０が配置されるという条件が満たされる。ベース電極Ｂ０同士が第２方向Ｄ２に隣り合うように配置された２つのセル８０のサブコレクタ層５０は、絶縁性の領域７１（図２Ａ、図２Ｂ）により相互に分離されている。
次に、第１２実施例の優れた効果について説明する。
第１２実施例においても、第１１実施例の場合と同様に、ＳＯＡの拡大、及び破壊耐圧の向上を図ることが可能である。さらに、第１２実施例では、コレクタ電極Ｃ０同士が第２方向Ｄ２に隣り合う２つのセル８０で、サブコレクタ層５０及びコレクタ配線Ｃ１を共用しているため、第２方向Ｄ２に関する半導体装置の寸法を縮小することが可能である。
さらに第１２実施例では、複数のセル８０の各々について、１層目のベース配線Ｂ１と１層目のコレクタ配線Ｃ１との間にエミッタ配線Ｅ１が配置される。このエミッタ配線Ｅ１はグランドに接続される。従って、ベース配線Ｂ１とコレクタ配線Ｃ１との間における高周波信号の干渉を抑制することができる。
次に、第１２実施例の変形例について説明する。第１２実施例では、コレクタ電極Ｃ０同士が第２方向Ｄ２に隣り合う２つのセル８０でサブコレクタ層５０及びコレクタ配線Ｃ１を共用しているが、さらに、コレクタ電極Ｃ０を共用してもよい。
［第１３実施例］
次に、図３４、図３５及び図３６を参照して、第１３実施例による半導体装置について説明する。以下、第１２実施例による半導体装置（図３３）と共通の構成については説明を省略する。
図３４は、第１３実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。図３５は、図３４の一点鎖線３５−３５における断面図である。第１２実施例（図３３）では、外部接続用の端子として、エミッタバンプＥ３及びコレクタバンプＣ３が用いられる。これに対し、第１３実施例による半導体装置では、外部接続用の端子としてワイヤボンディング用のパッド等が用いられる。
以下、第１３実施例による半導体装置の具体的な構造について説明する。複数のセル８０のエミッタ電極Ｅ０を平面視において包含するように２層目のエミッタ配線Ｅ２が配置されている。複数のセル８０が並んだ列から見て第１方向Ｄ１の片側に１層目のグランド配線Ｇ１が配置されている。１層目のグランド配線Ｇ１と２層目のエミッタ配線Ｅ２とは、平面視において部分的に重なっており、重なり部分において相互に接続されている。
１層目のグランド配線Ｇ１と平面視において部分的に重なるように、２層目のコレクタ共通配線Ｃ２ｃが配置されている。２層目のコレクタ共通配線Ｃ２ｃは、１層目の複数のコレクタ配線Ｃ１の各々と平面視において部分的に重なっており、重なり部分においてコレクタ配線Ｃ１に接続されている。
平面視において１層目のグランド配線Ｇ１に包含されるように、複数のバイアホール８７が配置されている。バイアホール８７の各々は、グランド配線Ｇ１から基板７０（図３５）の裏面まで達する。グランド配線Ｇ１はバイアホール８７の底面に露出する。基板７０の裏面、バイアホール８７の側面及び底面に、メッキ法により導体膜が形成されている。この導体膜は、基板７０の裏面を覆うグランド導体Ｇ２、及びバイアホール８７の側面及び底面を覆う導体部分８８を含む。グランド導体Ｇ２はバイアホール８７内の導体部分８８を介してグランド配線Ｇ１に電気的に接続されている。裏面のグランド導体Ｇ２が実装基板のグランド端子にハンダ付けされることにより、半導体装置が実装基板に固定される。
２層目のコレクタ共通配線Ｃ２ｃを保護膜（図示せず）が覆う。この保護膜に開口が設けられており、開口内に露出したコレクタ共通配線Ｃ２ｃが、外部接続用のコレクタ端子（コレクタパッド）８９として利用される。
図３６は、第１３実施例による半導体装置の等価回路図である。複数のセル８０のバイポーラトランジスタのエミッタが、グランド配線Ｇ１に接続されている。グランド配線Ｇ１が、複数のバイアホール８７内の導体部分８８を介して裏面のグランド導体Ｇ２に接続されている。グランド導体Ｇ２は実装基板のグランドに接続される。複数のセル８０のバイポーラトランジスタのコレクタが、コレクタ共通配線Ｃ２ｃを介してコレクタ端子８９に接続されている。複数のセル８０のバイポーラトランジスタのベースに関する接続構成は、第１１実施例（図３２）の構成と同一である。
次に、第１３実施例の優れた効果について説明する。第１３実施例においても、第１２実施例と同様に、エミッタ電極Ｅ０から見て第２方向の片側のみにコレクタ電極Ｃ０が配置されているため、動作電流が第２方向に関して片方向にしか流れない。その結果、破壊耐圧が向上するという優れた効果が得られる。
次に、第１３実施例の変形例について説明する。第１３実施例では、第１２実施例と同様に、複数のセル８０の列の中央に、セル間の間隔が相対的に広い部分が設けられているが、中央部分の間隔を他の間隔と同一にしてもよい。
［第１４実施例］
次に、図３７及び図３８を参照して、第１４実施例による半導体装置について説明する。以下、第１２実施例による半導体装置（図３３）と共通の構成については説明を省略する。
図３７は、第１４実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。第１２実施例（図３３）では、ベース電極Ｂ０同士が隣り合うように配置された２つのセル８０に対して、それぞれ１層目のベース配線Ｂ１が設けられている。これに対して第１４実施例では、１層目のベース配線Ｂ１の一部分が、相互に隣り合う２つのセル８０で共用されている。より具体的には、コレクタ電極Ｃ０がベース電極Ｂ０よりも外側に位置するように配置された２つのセル８０で、ベース配線Ｂ１の一部分が供用されている。
以下、１層目のベース配線Ｂ１の構成について説明する。コレクタ電極Ｃ０がベース電極Ｂ０よりも外側に位置するように配置された２つのセル８０から、ベース配線Ｂ１が第２方向Ｄ２の相互に近付く向きに引き出されている。ベース配線Ｂ１のうち、第２方向Ｄ２に引き出された部分を第１部分ということとする。２つのセル８０から引き出されたベース配線Ｂ１の第１部分が相互に連続している。相互に連続した第１部分の中央から、ベース配線Ｂ１が、さらに第１方向Ｄ１に延びる。第１方向Ｄ１に延びる部分を第２部分ということとする。このように、ベース配線Ｂ１のうち第１方向Ｄ１に延びる第２部分が、両側のセル８０で共用されている。
ベース配線Ｂ１が２つのセル８０で共用されることにより、入力容量素子８５及びバラスト抵抗素子８６も、２つのセル８０で共用されている。
図３８は、第１４実施例による半導体装置の等価回路図である。隣り合う２つのセル８０のベースが相互に接続されており、２つのセル８０に対して１つの入力容量素子８５及び１つのバラスト抵抗素子８６が接続されている。
次に、第１４実施例の優れた効果について説明する。第１４実施例においても第１２実施例の場合と同様に、ＳＯＡの拡大及び破壊耐圧の向上を図ること、及びベース配線Ｂ１とコレクタ配線Ｃ１との間における高周波信号の干渉を抑制することができる。さらに、２つのセル８０で１層目のベース配線Ｂ１の第２部分が共用されているため、第２方向Ｄ２に関する半導体装置の寸法を縮小することができる。
［第１５実施例］
次に、図３９及び図４０を参照して、第１５実施例による半導体装置について説明する。以下、第１４実施例による半導体装置（図３７、図３８）と共通の構成については説明を省略する。
図３９は、第１５実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。第１４実施例（図３７）では、第１グループ８１に属する複数のセル８０に対応して２層目のエミッタ配線Ｅ２及びエミッタバンプＥ３が設けられており、第２グループ８２に属する複数のセル８０に対応して２層目の他のエミッタ配線Ｅ２及び他のエミッタバンプＥ３が設けられている。これに対して第１５実施例では、全てのセル８０に対して共通の２層目のエミッタ配線Ｅ２及びエミッタバンプＥ３が設けられている。コレクタ電極Ｃ０同士が隣り合うように配置された中央の２つのセル８０の間隔は、コレクタ電極Ｃ０同士が隣り合うように配置された他の２つのセル８０の間隔と同一である。
図４０は、第１５実施例による半導体装置の等価回路図である。複数のセル８０のバイポーラトランジスタのエミッタが、共通のエミッタ配線Ｅ２に接続されている。エミッタ配線Ｅ２に１つのエミッタバンプＥ３が接続されている。
次に、第１５実施例の優れた効果について説明する。第１５実施例においても第１４実施例の場合と同様に、ＳＯＡの拡大及び破壊耐圧の向上を図ること、及びベース配線Ｂ１とコレクタ配線Ｃ１との間における高周波信号の干渉を抑制することができる。さらに第１５実施例では、全てのセル８０を１つのエミッタバンプＥ３に接続することにより、半導体装置の第２方向Ｄ２の寸法を縮小することができる。なお、エミッタバンプＥ３の第２方向Ｄ２の寸法が大きくなり過ぎると、エミッタバンプＥ３の上面を平坦化することが困難になる場合がある。エミッタバンプＥ３の上面の平坦性が低下すると、実装基板に半導体装置を実装する工程の歩留まりの低下が懸念される。平坦性の低下が顕著に現れるような場合には、第１４実施例（図３７）のようにエミッタバンプＥ３を分割することが好ましい。
［第１６実施例］
次に、図４１及び図４２を参照して、第１６実施例による半導体装置について説明する。以下、第１１実施例による半導体装置（図３１、図３２）と共通の構成については説明を省略する。
図４１は、第１６実施例による半導体装置の等価回路図である。第１６実施例では、第１１実施例による半導体装置の等価回路図（図３２）にバイアス回路９０が追加されている。第１１実施例の場合と同様に、複数のセル８０が相互に並列に接続されている。複数のセル８０のバイポーラトランジスタのコレクタ及びエミッタが、それぞれコレクタバンプＣ３及びエミッタバンプＥ３に接続されている。複数のセル８０のバイポーラトランジスタのベースが、入力容量素子８５を介して高周波信号入力端子ＲＦｉｎに接続されている。さらに、バイポーラトランジスタのベースは、バラスト抵抗素子８６を介してベースバイアス端子ＢＢに接続されている。バイアス回路９０がベースバイアス端子ＢＢにベースバイアス電圧または電流を供給する。
次に、バイアス回路９０の構成について説明する。バイアス回路９０は、セル８０にベースバイアス電圧及び電流を供給するエミッタフォロワトランジスタとして動作するトランジスタＱ２を含む。トランジスタＱ２には、例えばＨＢＴが用いられる。トランジスタＱ２のエミッタが、抵抗素子Ｒ２を介してベースバイアス端子ＢＢに接続されている。トランジスタＱ２のコレクタが、バイアス電圧端子Ｖｂａｔｔに接続されている。
トランジスタＱ３とトランジスタＱ４とが直列に接続されて温度特性補償素子Ｓ１を構成する。トランジスタＱ３、Ｑ４には、例えばＨＢＴが用いられる。トランジスタＱ３、Ｑ４の各々はダイオード接続されておりダイオードとして機能する。具体的には、トランジスタＱ３、Ｑ４の各々において、コレクタとベースとが短絡されている。トランジスタＱ４のベースとトランジスタＱ２のベースとが接続されており、カレントミラーが構成されている。温度特性補償素子Ｓ１は、セル８０のバイポーラトランジスタの温度変化の影響を受ける程度に、セル８０に近い位置に配置されている。
バイアス制御端子Ｖｂｉａｓが、抵抗素子Ｒ７及び温度特性補償素子Ｓ１を介してグランドに接続されている。バイアス制御端子Ｖｂｉａｓに印加された電圧が、抵抗素子Ｒ７と温度特性補償素子Ｓ１とで分圧されてトランジスタＱ２のベースに印加される。トランジスタＱ２のベースは、バイパス容量素子ＣＡを介してグランドに接続されている。
次に、バイアス回路９０の動作について説明する。トランジスタＱ３またはＱ４の温度が変化すると、温度特性補償素子Ｓ１の抵抗値が変化する。その結果、トランジスタＱ２のベースに印加される電圧が変化する。具体的には、温度特性補償素子Ｓ１は、自己の温度の上昇に伴って、トランジスタＱ２のベースに印加される電圧を低下させる。トランジスタＱ２のベースに印加される電圧が低下すると、セル８０のバイポーラトランジスタのベースに供給される電流が減少する。すなわち、セル８０のバイポーラトランジスタの温度上昇によってコレクタ電流（動作電流）が増加すると、温度特性補償素子Ｓ１の温度上昇によって、セル８０のバイポーラトランジスタのベース電流が減少する。ベース電流の減少によって、コレクタ電流の増加が抑制される。このように、温度特性補償素子Ｓ１は、セル８０のバイポーラトランジスタの温度特性を補償する機能を持つ。
図４２は、第１６実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、第１４実施例による半導体装置（図３７）の構成要素のレイアウトと同一である。第１グループ８１に属する複数のセル８０の列と、第２グループに属する複数のセル８０の列との間に、同一グループ内の隣り合うセル８０の間隔より広い間隔が確保されている。温度特性補償素子Ｓ１（図４１）は、なるべくセル８０の近くに配置することが好ましい。
セル８０の各々に対して第１方向Ｄ１に隣り合う領域には、１層目のコレクタ配線Ｃ１または１層目のベース配線Ｂ１が配置されている。このため、これらの領域に温度特性補償素子Ｓ１を配置することは困難である。また、同一グループ内の隣り合うセル８０の間には、温度特性補償素子Ｓ１を配置するのに必要なスペースは確保されていない。従って、温度特性補償素子Ｓ１は、複数のセル８０の列の両端の近傍の領域Ａ１、Ａ２、または第１グループ８１に属するセル８０の列と、第２グループ８２に属する複数のセル８０の列との間の領域Ａ３のうちいずれかの領域に配置される。
次に、第１６実施例の優れた効果について説明する。第１６実施例では、温度特性補償素子Ｓ１がセル８０の近傍に配置されているため、セル８０のバイポーラトランジスタの発熱領域の温度変化が、温度特性補償素子Ｓ１の温度に効率的に反映される。これにより、温度特性補償効果を高めることができる。
次に、図４３Ａから図４３Ｄまでの図面を参照して、第１６実施例の変形例について説明する。
図４３Ａは、第１６実施例の変形例による半導体装置の複数のセル８０、バイアス回路９０の温度特性補償素子Ｓ１、及びトランジスタＱ２の平面的な位置関係を模式的に示す図である。温度特性補償素子Ｓ１と、それに最も近い位置に配置されたセル８０とが、他の電子素子及び配線を介在させることなく隣り合って配置されている。例えば、セル８０と温度特性補償素子Ｓ１とを平面視において最短距離で接続する直線ＳＬが、セル８０及び温度特性補償素子Ｓ１のいずれにも直接接続されていない配線（以下、「非直接接続配線」という。）や、他の電子素子と交差していない。
図４３Ａに示した配置例では、第１方向Ｄ１に関して、セル８０が配置されている範囲内に温度特性補償素子Ｓ１が配置されている。温度特性補償素子Ｓ１とセル８０とを最短距離で接続する直線ＳＬは第２方向Ｄ２に平行であり、無数に存在する。無数に存在する直線ＳＬのいずれも、非直接接続配線及び他の電子素子と交差していない。
図４３Ｂ及び図４３Ｃは、比較例による半導体装置の複数のセル８０、バイアス回路９０の温度特性補償素子Ｓ１、及びトランジスタＱ２の平面的な位置関係を模式的に示す図である。図４３Ｂに示した比較例では、直線ＳＬが他の電子素子９２と交差している。図４３Ｃに示した比較例では、直線ＳＬが非直接接続配線９３と交差している。すなわち、温度特性補償素子Ｓ１と、それに最も近いセル８０との間に、他の電子素子９２または非直接接続配線９３が介在している。このような配置にすると、温度特性補償素子Ｓ１とセル８０とを近付けて配置することが困難である。
図４３Ａに示したように、温度特性補償素子Ｓ１とセル８０との間に他の電子素子９２及び非直接接続配線９３のいずれをも配置しないことにより、温度特性補償素子Ｓ１をセル８０に近づけて配置することが可能になる。
図４３Ｄは、第１６実施例の他の変形例による半導体装置の複数のセル８０、バイアス回路９０の温度特性補償素子Ｓ１、及びトランジスタＱ２の平面的な位置関係を模式的に示す図である。本変形例では、第２方向Ｄ２に関して、セル８０が配置されている範囲の外側に温度特性補償素子Ｓ１が配置されている。このため、温度特性補償素子Ｓ１とセル８０とを最短距離で結ぶ直線ＳＬは第２方向Ｄ２に対して傾く。また、直線ＳＬは１本のみ存在する。本変形例においては、１本の直線ＳＬが他の電子素子や非直接接続配線と交差しない場合に、温度特性補償素子Ｓ１とセル８０との間に、他の電子素子及び非直接接続配線が介在しないといえる。
次に、第１６実施例のさらに他の変形例について説明する。
第１６実施例では、温度特性補償素子Ｓ１をセル８０の近傍に配置しているが、温度特性補償素子Ｓ１を構成する２つのトランジスタＱ３、Ｑ４の一方をセル８０の近傍に配置してもよい。例えば、図４２に示した第１６実施例においては、領域Ａ１、Ａ２、またはＡ３の内部にトランジスタＱ３、Ｑ４の一方のみを配置してもよい。図４３Ａ及び図４３Ｄに示した変形例では、トランジスタＱ３、Ｑ４の一方と、それに最も近いセル８０との間に、他の電子素子及び非直接接続配線を介在させない構成とするとよい。
次に、図４４Ａ及び図４４Ｂを参照して、第１６実施例さらに他の変形例について説明する。これらの変形例では、バイアス回路９０の構成が、第１６実施例による半導体装置のバイアス回路９０の構成と異なっている。
図４４Ａ及び図４４Ｂは、これらの変形例による半導体装置の等価回路図である。図４４Ａに示した変形例においても、相互に直列に接続されたトランジスタＱ３とトランジスタＱ４とが温度特性補償素子Ｓ１として機能する。図４４Ｂに示した変形例では、トランジスタＱ３が温度特性補償素子Ｓ１として機能する。
図４４Ａに示した変形例では、トランジスタＱ３及びトランジスタＱ４の少なくとも一方を、第１６実施例の場合と同様にセル８０の近傍に配置するとよい。図４４Ｂに示した変形例では、トランジスタＱ３を第１６実施例の場合と同様にセル８０の近傍に配置するとよい。図４４Ａ及び図４４Ｂに示した変形例においても、第１６実施例の場合と同様に、温度特性補償効果を高めることができる。
［第１７実施例］
次に、図４５Ａ、図４５Ｂ、及び図４６を参照して第１７実施例による増幅器モジュールについて説明する。
図４５Ａは、第１７実施例による増幅器モジュールのブロック図である。第１７実施例による増幅器モジュールは、モジュール基板（実装基板）１００と、モジュール基板１００に実装された半導体装置１０１とを含む。
半導体装置１０１は、初段増幅回路１０２、段間整合回路１０５、出力段増幅回路１０３、初段バイアス回路１０７、及び出力段バイアス回路１０８を含む。モジュール基板１００に、入力整合回路１０４、出力整合回路１０６、インダクタＬ１、Ｌ２が実装されている。出力段増幅回路１０３として、第１１実施例（図３１、図３２）による半導体装置が用いられる。
モジュール基板１００の高周波信号入力端子ＲＦｉｎ１から入力された高周波信号が、入力整合回路１０４を介して半導体装置１０１の高周波信号入力端子ＲＦｉｎ２に入力される。高周波信号入力端子ＲＦｉｎ２に入力された高周波信号が、初段増幅回路１０２で増幅され、段間整合回路１０５を介して出力段増幅回路１０３の高周波信号入力端子ＲＦｉｎ（図３２）に入力される。出力段増幅回路１０３で増幅された高周波信号が、高周波信号出力端子ＲＦｏｕｔ（コレクタバンプＣ３（図３２）に相当）から出力される。高周波信号出力端子ＲＦｏｕｔから出力された高周波信号が、出力整合回路１０６を介してモジュール基板１００の高周波信号出力端子ＲＦｏｕｔ１から出力される。
バイアス電圧端子Ｖｂａｔｔから初段バイアス回路１０７及び出力段バイアス回路１０８にバイアス用の電圧が印加される。バイアス制御端子Ｖｂｉａｓ１から入力される制御信号に基づいて、初段バイアス回路１０７が初段増幅回路１０２にバイアス電圧及び電流を供給する。バイアス制御端子Ｖｂｉａｓ２から入力される制御信号に基づいて、出力段バイアス回路１０８が出力段増幅回路１０３のベースバイアス端子ＢＢ（図３２）にバイアス電圧及び電流を供給する。
インダクタＬ１を介して初段増幅回路１０２の電源端子Ｖｃｃ１に直流電源電圧が印加される。インダクタＬ２を介して出力段増幅回路１０３の電源端子Ｖｃｃ２（コレクタバンプＣ３（図３２）に相当）に直流電源電圧が印加される。
図４５Ｂは、第１７実施例による増幅器モジュールのモジュール基板１００（図４５Ａ）に実装された半導体装置１０１の回路レイアウトを示す図である。半導体装置１０１の、モジュール基板１００に対向する面に、複数のバンプが配置されている。出力段増幅回路１０３のエミッタバンプＥ３（図３１、図３２等）はモジュール基板１００のグランドに接続される。出力段増幅回路１０３のコレクタバンプＣ３（図３１、図３２）は、図４５Ａの電源端子Ｖｃｃ２及び高周波信号出力端子ＲＦｏｕｔに相当する。その他に、バイアス電圧端子Ｖｂａｔｔ、バイアス制御端子Ｖｂｉａｓ１、Ｖｂｉａｓ２、電源端子Ｖｃｃ１、高周波信号入力端子ＲＦｉｎ２、グランドＧＮＤ等のバンプが設けられている。
図４６は、モジュール基板１００及び半導体装置１０１の断面図である。半導体装置１０１に設けられたエミッタバンプＥ３が、モジュール基板１００の第１面のグランド導体１１０にハンダ１１４により接続されている。モジュール基板１００の第１面には、半導体装置１０１の他に複数の表面実装素子１１３が実装されている。複数のビア導体１１１が第１面のグランド導体１１０から厚さ方向に延び、第１面とは反対側の第２面に設けられたグランド導体１１２まで達する。エミッタバンプＥ３と複数のビア導体１１１とは、平面視において部分的に重なる。第２面のグランド導体１１２は、マザーボード等のグランドに接続される。マザーボード等のグランドは、ヒートシンクとしても機能する。
次に、第１７実施例の優れた効果について説明する。
エミッタバンプＥ３、ハンダ１１４、グランド導体１１０、複数のビア導体１１１、及びグランド導体１１２が、出力段増幅回路１０３の複数のセル８０（図３１、図３２）で発生した熱をマザーボード等のグランドに伝導させる放熱経路となる。エミッタバンプＥ３と複数のビア導体１１１とを平面視において重ねて配置しているため、放熱経路の熱抵抗が低くなる。その結果、セル８０（図３１、図３２）の温度上昇を抑制することができる。
また、出力段増幅回路１０３に、第１１実施例による半導体装置の増幅回路が用いられているため、第１１実施例で得られる優れた効果と同一の効果が得られる。
次に、第１７実施例の変形例について説明する。第１７実施例では、出力段増幅回路１０３に第１１実施例による半導体装置（図３１、図３２）を用いている。その他に、出力段増幅回路１０３に第１２実施例から第１６実施例までのいずれかの実施例、またはこれらの変形例による半導体装置を用いてもよい。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
５０ サブコレクタ層
５１ コレクタメサ
５２ ベースメサ
７０ 基板
７１ 絶縁性の領域
７２ 凹部
７３ 絶縁性の領域
７４ 凹部
８０ セル
８１ 第１グループ
８２ 第２グループ
８５ 入力容量素子
８６ バラスト抵抗素子
８７ バイアホール
８８ 導体部分
８９ コレクタ端子
９０ バイアス回路
９２ 他の電子素子
９３ 非直接接続配線
１００ モジュール基板（実装基板）
１０１ 半導体装置
１０２ 初段増幅回路
１０３ 出力段増幅回路
１０４ 入力整合回路
１０５ 段間整合回路
１０６ 出力整合回路
１０７ 初段バイアス回路
１０８ 出力段バイアス回路
１１０ グランド導体
１１１ ビア導体
１１２ グランド導体
１１３ 表面実装素子
１１４ ハンダ
Ｂ０ ベース電極
Ｂ０ａ ベース電極の主部
Ｂ０ｂ ベース電極の接続部
Ｂ１ １層目のベース配線
Ｂ１ｃ １層目のベース共通配線
ＢＢ ベースバイアス端子
ＢＬ ベース層
Ｃ０ コレクタ電極
Ｃ１ １層目のコレクタ配線
Ｃ１ｃ １層目のコレクタ共通配線
Ｃ２ ２層目のコレクタ配線
Ｃ２ｃ ２層目のコレクタ共通配線
Ｃ３ コレクタバンプ
ＣＡ バイパス容量素子
ＣＬ コレクタ層
ＣＶ２、ＣＶ３ 開口
Ｄ１ 第１方向
Ｄ２ 第２方向
Ｅ０ エミッタ電極
Ｅ１ １層目のエミッタ配線
Ｅ２ ２層目のエミッタ配線
Ｅ３ エミッタバンプ
ＥＬ エミッタ層
ＥＶ２、ＥＶ３ 開口
Ｇ１ グランド配線
Ｑ２、Ｑ３、Ｑ４ トランジスタ
Ｒ２、Ｒ７ 抵抗素子
ＲＦ２ 高周波信号入力配線
ＲＦｉｎ、ＲＦｉｎ１、ＲＦｉｎ２ 高周波信号入力端子
ＲＦｏｕｔ、ＲＦｏｕｔ１ 高周波信号出力端子
Ｓ１ 温度特性補償素子
Ｖｂａｔｔ バイアス電圧端子
Ｖｂｉａｓ、Ｖｂｉａｓ１、Ｖｂｉａｓ２ バイアス制御端子
Ｖｃｃ１、Ｖｃｃ２ 電源端子
本発明の一観点によると、
基板の表層部に設けられ、導電性を有しており、平面視において絶縁性の領域に囲まれている少なくとも１つのサブコレクタ層と、
平面視において前記サブコレクタ層の各々の内部に配置されており、コレクタ層、ベース層、及びエミッタ層を厚さ方向にこの順番で備え、前記コレクタ層が前記サブコレクタ層に接続されているバイポーラトランジスタと、
平面視において第１方向に長い形状を持ち、前記エミッタ層と重なる位置に配置され、前記エミッタ層に電気的に接続されたエミッタ電極と、
平面視において前記第１方向に長い形状を持ち、前記エミッタ電極に対して、前記第１方向と直交する第２方向に間隔を隔てて配置され、前記ベース層に電気的に接続されたベース電極と、
平面視において、前記エミッタ電極から見て前記第２方向の一方の側に配置されており、他方の側には配置されておらず、前記サブコレクタ層を介して前記コレクタ層に電気的に接続されたコレクタ電極と、
前記ベース電極の長さ方向の両端以外の箇所において前記ベース電極に接続されたベース配線と
を有する半導体装置が提供される。
図１は、第１実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２Ａ及び図２Ｂは、それぞれ図１の一点鎖線２Ａ−２Ａにおける断面図、及び一点鎖線２Ｂ−２Ｂにおける断面図である。 図３は、第１実施例及び比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４Ａは、第１実施例の他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。 図５Ａは、第１実施例のさらに他の比較例による半導体装置の構成要素の平面視におけるレイアウトを示す図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ−５Ｂにおける断面図である。 図６は、試料Ｓ０、Ｓ４、Ｓ５のＳＯＡ境界の遷移電圧と破壊境界の電圧との関係の測定結果を示すグラフである。 図７は、第１実施例の変形例による半導体装置の断面図である。 図８は、第１実施例の他の変形例による半導体装置の断面図である。 図９は、第２実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１０は、図９の一点鎖線１０−１０における断面図である。 図１１は、第２実施例の変形例による半導体装置の断面図である。 図１２は、第３実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１３は、図１２の一点鎖線１３−１３における断面図である。 図１４は、第４実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１５は、第５実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１６は、図１５の一点鎖線１６−１６における断面図である。 図１７は、第６実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１８は、第７実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図１９は、図１８の一点鎖線１９−１９における断面図である。 図２０は、第８実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２１は、第９実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２２は、第９実施例の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２３は、第９実施例の他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２４は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２５は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２６は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２７は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２８は、第９実施例のさらに他の変形例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図２９は、第１０実施例による半導体装置の複数の構成要素の平面的なレイアウトを示す図である。 図３０は、第１実施例及び第１０実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３１は、第１１実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３２は、第１１実施例による半導体装置の等価回路図である。 図３３は、第１２実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３４は、第１３実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３５は、図３４の一点鎖線３５−３５における断面図である。 図３６は、第１３実施例による半導体装置の等価回路図である。 図３７は、第１４実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図３８は、第１４実施例による半導体装置の等価回路図である。 図３９は、第１５実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４０は、第１５実施例による半導体装置の等価回路図である。 図４１は、第１６実施例による半導体装置の等価回路図である。 図４２は、第１６実施例による半導体装置の構成要素の平面視におけるレイアウトを示す図である。 図４３Ａは、第１６実施例の変形例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図であり、図４３Ｂ及び図４３Ｃは、比較例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図であり、図４３Ｄは、第１６実施例の他の変形例による半導体装置の複数のセル、バイアス回路の温度特性補償素子とトランジスタの平面的な位置関係を模式的に示す図である。 図４４Ａ及び図４４Ｂは、第１６実施例の変形例による半導体装置の等価回路図である。 図４５Ａは、第１７実施例による増幅器モジュールのブロック図であり、図４５Ｂは、第１７実施例による増幅器モジュールのモジュール基板に実装された半導体装置の回路レイアウトを示す図である。 第１７実施例による増幅器モジュールの図４６は、モジュール基板及び半導体装置の断面図である。
図３２は、第１１実施例による半導体装置の等価回路図である。第１グループ８１に属する複数のセル８０のバイポーラトランジスタのエミッタが、２層目のエミッタ配線Ｅ２を介してエミッタバンプＥ３に接続されている。同様に、第２グループ８２に属する複数のセル８０のバイポーラトランジスタのエミッタが、２層目の他のエミッタ配線Ｅ２を介して他のエミッタバンプＥ３に接続されている。エミッタバンプＥ３は、例えば実装基板のグランドに接続される。

Claims (10)

  1. 基板の表層部に設けられ、導電性を有しており、平面視において絶縁性の領域に囲まれている少なくとも１つのサブコレクタ層と、
    平面視において前記サブコレクタ層の各々の内部に配置されており、コレクタ層、ベース層、及びエミッタ層を厚さ方向にこの順番で備え、前記コレクタ層が前記サブコレクタ層に接続されているバイポーラトランジスタと、
    平面視において第１方向に長い形状を持ち、前記エミッタ層と重なる位置に配置され、前記エミッタ層に電気的に接続されたエミッタ電極と、
    平面視において前記第１方向に長い形状を持ち、前記エミッタ電極に対して、前記第１方向と直交する第２方向に間隔を隔てて配置され、前記ベース層に電気的に接続されたベース電極と、
    平面視において、前記エミッタ電極から見て前記第２方向の一方の側に配置されており、他方の側には配置されておらず、前記サブコレクタ層を介して前記コレクタ層に電気的に接続されたコレクタ電極と、
    前記ベース電極の長さ方向の両端以外の箇所において前記ベース電極に接続されたベース配線と
    を有する半導体装置。
  2. 前記ベース電極の前記第１方向に関する中心点から、前記ベース電極への前記ベース配線の接続箇所までの、前記第１方向に関する距離が、前記ベース電極の長さの１／４以下である請求項１に記載の半導体装置。
  3. 前記第１方向に関する位置が異なる少なくとも２箇所において、前記ベース配線が前記ベース電極に接続されている請求項１または２に記載の半導体装置。
  4. 各々が、前記サブコレクタ層、前記バイポーラトランジスタ、前記エミッタ電極、前記ベース電極、及び前記コレクタ電極を含む複数のセルが、前記第２方向に並んで配置されており、
    平面視において、前記複数のセルの前記エミッタ電極と重なり、前記複数のセルの前記エミッタ電極に電気的に接続されたエミッタバンプを、さらに有する請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記複数のセルのうち相互に隣り合う２つのセルは、前記コレクタ電極、前記エミッタ電極、及び前記ベース電極の前記第２方向に関する並び順が逆になる構成を有しており、
    さらに、前記複数のセルの各々の前記コレクタ電極に接続され、前記コレクタ電極から前記第１方向に引き出されたコレクタ配線を有しており、
    前記複数のセルのうち、前記コレクタ電極同士が前記第２方向に隣り合って配置されている２つのセルの前記コレクタ電極に接続された前記コレクタ配線が２つのセルで共用されている請求項４に記載の半導体装置。
  6. 前記ベース配線は、前記ベース電極との接続箇所から前記第２方向に引き出された第１部分と、前記第１部分の先端から前記第１方向に延びる第２部分とを含み、
    前記第２方向に隣り合う２つのセルにおいて、前記第２方向に関して前記コレクタ電極が前記ベース電極より外側に配置されている構成を持つ２つのセルの前記ベース電極から、相互に近づく向きに前記ベース配線の前記第１部分が引き出されており、前記ベース配線の前記第２部分が２つのセルで共用されている請求項４または５に記載の半導体装置。
  7. 前記基板は（１００）ＧａＡｓ基板であり、
    前記第１方向は、前記基板の［０１−１］方向であり、
    前記コレクタ層は、前記基板の上に配置されたメサ状のコレクタメサを構成しており、
    平面視において、前記ベース配線は、前記コレクタメサの前記第１方向に平行な縁と交差して、前記コレクタメサの内側から外側まで引き出されている請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記基板は（１００）ＧａＡｓ基板であり、
    前記第１方向は、前記基板の［０１１］方向であり、
    前記コレクタ層は、前記基板の上に配置されたメサ状のコレクタメサを構成しており、
    平面視において、前記ベース配線は、前記ベース電極との接続箇所から前記第２方向に引き出された後、前記コレクタメサの前記第２方向に平行な縁と交差して、前記コレクタメサの内側から外側まで引き出されている請求項１乃至６のいずれか１項に記載の半導体装置。
  9. さらに、
    前記エミッタ電極に電気的に接続され、平面視において前記バイポーラトランジスタと重ならない位置に配置されたグランド配線と、
    平面視において前記グランド配線に包含され、前記グランド配線から前記基板の裏面まで達するバイアホールと、
    前記基板の、前記バイポーラトランジスタが配置された面とは反対側の面に配置され、前記バイアホール内を通って前記グランド配線に電気的に接続されているグランド導体と、
    前記コレクタ電極に電気的に接続されており、一部の領域が外部接続用のコレクタ端子とされているコレクタ共通配線と
    を有する請求項１乃至３のいずれか１項に記載の半導体装置。
  10. 前記基板に設けられ、前記バイポーラトランジスタにベースバイアスを供給するバイアス回路を、さらに有し、
    前記バイアス回路は、
    前記バイポーラトランジスタにベースバイアス電圧または電流を供給するエミッタフォロワトランジスタと、
    前記エミッタフォロワトランジスタのベースに印加される電圧を変化させる温度特性補償素子と
    を有し、
    前記温度特性補償素子は、自己の温度の上昇に伴って、前記エミッタフォロワトランジスタのベースに印加される電圧を低下させ、
    平面視において、前記温度特性補償素子と前記バイポーラトランジスタとを最短距離で結ぶ直線が、前記温度特性補償素子及び前記バイポーラトランジスタのいずれにも直接接続されていない配線、及び他の電子素子のいずれとも交差しない位置関係になるように、前記温度特性補償素子及び前記バイポーラトランジスタが配置されている請求項１乃至９のいずれか１項に記載の半導体装置。
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