WO2024062829A1 - 半導体装置及び高周波電力増幅器 - Google Patents

半導体装置及び高周波電力増幅器 Download PDF

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WO2024062829A1
WO2024062829A1 PCT/JP2023/030322 JP2023030322W WO2024062829A1 WO 2024062829 A1 WO2024062829 A1 WO 2024062829A1 JP 2023030322 W JP2023030322 W JP 2023030322W WO 2024062829 A1 WO2024062829 A1 WO 2024062829A1
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emitter
layer
collector
electrode
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健次 佐々木
新之助 高橋
聡 後藤
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株式会社村田製作所
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors

Definitions

  • the present invention relates to a semiconductor device and a high frequency power amplifier.
  • a heterojunction bipolar transistor in which the emitter layer is composed of a plurality of strip-shaped emitter fingers is known (Patent Document 1). Finger portions (base fingers) of the base electrode are arranged on both sides of each emitter finger in the width direction. The emitter finger and the base finger are arranged so as to be included in the bonding interface between the collector layer and the base layer when viewed in plan.
  • the collector-base junction capacitance Cbc increases, the gain of the transistor will decrease. In order to suppress a decrease in gain, it is preferable to reduce the ratio of the area of the collector-base junction interface to the area of the emitter-base junction interface.
  • the emitter fingers are arranged only on one side with respect to the outermost base finger. Since no emitter finger faces the outer edge of the outermost base finger, no base current flows from this edge toward the emitter finger.
  • the edge of the base finger which does not function as a starting point for flowing the base current, is included in the bonding interface between the collector layer and the base layer in plan view. must be expanded. This configuration is not preferable from the viewpoint of reducing the collector-base junction capacitance Cbc.
  • An object of the present invention is to provide a semiconductor device that can reduce collector-base junction capacitance and improve breakdown voltage. Another object of the present invention is to provide a high frequency power amplifier using this semiconductor device.
  • a substrate and a transistor including a collector layer, a base layer, and an emitter layer stacked in order on an upper surface that is one surface of the substrate; four or more emitter electrodes electrically connected to the emitter layer; a base electrode including two or more base fingers electrically connected to the base layer; a collector electrode electrically connected to the collector layer;
  • Each of the emitter electrodes and each of the base fingers has an elongated shape in a first direction within the upper surface of the substrate, The emitter electrode and the base finger are arranged in a second direction perpendicular to the first direction within the upper surface of the substrate, In a row of four or more emitter electrodes and two or more base fingers arranged in the second direction, the emitter electrodes are arranged at both ends in the second direction, respectively, The two emitter electrodes arranged in the second direction are disposed in at least one of the inter-base finger regions between the two base fingers adjacent in the second direction, The ratio of the area of the emitter electrode in plan view to the length of the substrate
  • a transistor including a collector layer, a base layer, and an emitter layer stacked in order on an upper surface that is one surface of a substrate; three emitter electrodes electrically connected to the emitter layer; a base electrode including two base fingers electrically connected to the base layer; and a collector electrode electrically connected to the collector layer;
  • Each of the emitter electrodes and each of the base fingers has an elongated shape in a first direction within the upper surface of the substrate, The three emitter electrodes and the two base fingers are arranged in a second direction perpendicular to the first direction within the upper surface of the substrate.
  • the electrodes are arranged in order,
  • the ratio of the area of the emitter electrode in plan view to the length of the edge of the emitter electrode facing one or two base fingers arranged next to each of the plurality of emitter electrodes is defined as the opposing long area ratio.
  • a semiconductor device is provided in which a ratio of a dimension in the second direction to a dimension in the first direction of a minimum enclosing rectangle that includes the three emitter electrodes is 0.5 or more and 2 or less.
  • a plurality of the semiconductor devices arranged side by side in the second direction on the upper surface of the substrate; an emitter wiring that connects the emitter electrodes of the plurality of semiconductor devices; A high frequency signal input wiring; an input capacitor connecting the base electrode of each of the plurality of semiconductor devices to the high-frequency signal input wiring, There is provided a high frequency power amplifier in which the collector electrodes of the plurality of semiconductor devices are continuous with each other.
  • emitter electrodes are arranged at both ends in the second direction, so compared to a configuration in which base fingers are arranged at both ends, the emitter-base junction capacitance is Therefore, the collector-base junction capacitance can be relatively reduced.
  • the difference between the maximum value and the minimum value of the opposing long area ratio of each of the plurality of emitter electrodes is 20% or less of the average value of the opposing long area ratio, collapse of the uniformity of the emitter current density is suppressed, As a result, breakdown voltage can be improved.
  • FIG. 1A is a diagram showing the arrangement of each component of the semiconductor device according to the first embodiment in a plan view
  • FIG. 1B is a cross-sectional view taken along the dashed-dotted line 1B-1B in FIG. 1A
  • 2A and 2B are plan views showing the arrangement of a base electrode, an emitter electrode, and a collector electrode of two samples to be evaluated.
  • FIG. 3 is a graph showing the measurement results of the fracture boundaries of the samples shown in FIGS. 2A and 2B.
  • 4A and 4B are diagrams showing the arrangement of components of a semiconductor device according to a comparative example in a plan view.
  • FIG. 5 is a diagram showing the arrangement of each component of a semiconductor device according to a comparative example in a plan view.
  • FIG. 6A and 6B are schematic diagrams showing the positional relationship between one emitter electrode and one base finger adjacent thereto in plan view.
  • 7A and 7B are plan views showing the arrangement and shape of four emitter electrodes.
  • FIG. 8 is a diagram showing the arrangement of each component of the semiconductor device according to the second embodiment in a plan view.
  • FIG. 9A is a diagram showing the arrangement of each component of the semiconductor device according to the third embodiment in a plan view, and FIG. 9B is a cross-sectional view taken along the dashed-dotted line 9B-9B in FIG. 9A.
  • FIG. 10A is a diagram showing the arrangement of each component of the semiconductor device according to the fourth embodiment in a plan view, and FIG.
  • FIG. 10B is a cross-sectional view taken along the dashed-dotted line 10B-10B in FIG. 10A.
  • FIG. 11 is a schematic diagram showing the positional relationship in plan view of the emitter electrode and base finger of the semiconductor device according to the fourth example.
  • FIG. 12 is a diagram showing the arrangement of the components of the high frequency power amplifier according to the fifth embodiment in a plan view.
  • FIG. 13 is a sectional view taken along the dashed line 13--13 in FIG.
  • FIG. 14 is an equivalent circuit diagram of one cell of the high frequency power amplifier according to the fifth embodiment.
  • FIG. 15 is a diagram showing the arrangement of each component of the high frequency power amplifier according to the sixth embodiment in a plan view.
  • FIG. 16 is a diagram showing the arrangement of each component of the high frequency power amplifier according to the seventh embodiment in a plan view.
  • FIG. 17 is a sectional view taken along the dashed line 17--17 in FIG.
  • FIG. 18 is a block diagram of a high frequency amplification circuit according to the eighth embodiment.
  • FIG. 19 is a diagram showing the arrangement of each component within the substrate of the high frequency amplifier circuit according to the eighth embodiment.
  • FIG. 20 is a schematic cross-sectional view of a high frequency front end module according to the eighth embodiment.
  • FIG. 1A A semiconductor device according to a first embodiment will be described with reference to FIGS. 1A to 5.
  • FIG. 1A A semiconductor device according to a first embodiment will be described with reference to FIGS. 1A to 5.
  • FIG. 1A A semiconductor device according to a first embodiment will be described with reference to FIGS. 1A to 5.
  • FIG. 1A is a diagram showing the arrangement of each component of the semiconductor device according to the first example in a plan view
  • FIG. 1B is a cross-sectional view taken along the dashed-dotted line 1B-1B in FIG. 1A
  • a sub-collector layer 21 having n-type conductivity is disposed in a part of the upper surface, which is one surface, of a substrate 20 made of a semi-insulating semiconductor.
  • viewing the top surface of the substrate 20 from a direction perpendicular to the top surface is referred to as a plan view.
  • the electrodes in contact with the semiconductor region are hatched relatively thickly upward to the right, and the first layer wiring above them is hatched relatively lightly downwardly to the right.
  • a transistor 25 is arranged on a part of the sub-collector layer 21.
  • the transistor 25 includes a collector layer 25C, a base layer 25B, and four emitter layers 25E, which are stacked in order from the subcollector layer 21.
  • the sub-collector layer 21 and collector layer 25C are formed of n-type GaAs
  • the base layer 25B is formed of p-type GaAs
  • the emitter layer 25E is formed of n-type InGaP. That is, transistor 25 is a heterojunction bipolar transistor.
  • the laminated structure of the collector layer 25C and the base layer 25B is referred to as a collector mesa 26.
  • Each of the four emitter layers 25E has a long shape in one direction in plan view. Within the upper surface of the substrate 20, the longitudinal direction of the emitter layer 25E is referred to as a first direction D1, and the direction orthogonal to the first direction D1 is referred to as a second direction D2.
  • the four emitter layers 25E are arranged in parallel in the second direction D2 at intervals from each other.
  • Emitter electrodes 30E are arranged on each of the emitter layers 25E.
  • the emitter electrode 30E has substantially the same shape and the same size as the emitter layer 25E, and substantially overlaps with the emitter layer 25E. That is, the area of the emitter electrode 30E in plan view can be considered to be approximately equal to the area of the emitter-base junction interface.
  • Emitter electrode 30E is electrically connected to emitter layer 25E.
  • “electrically connected” means connected approximately in accordance with Ohm's law. In the example shown in FIG. 1B, the crystal plane of the base layer 25B in the region where the emitter layer 25E is not arranged is exposed, but a ledge structure that does not expose this crystal plane may be adopted.
  • Two collector electrodes 30C are arranged on the upper surface of the sub-collector layer 21 so as to sandwich the collector mesa 26 in the second direction D2 in plan view.
  • the collector electrode 30C is electrically connected to the collector layer 25C via the sub-collector layer 21.
  • the base electrode 30B includes two base fingers 30BF and a base contact portion 30BC that interconnects the two base fingers 30BF.
  • Base electrode 30B is electrically connected to base layer 25B.
  • each of the base fingers 30BF has a long shape in the first direction D1, and is arranged side by side in the second direction D2. That is, four emitter electrodes 30E and two base fingers 30BF are arranged side by side in the second direction D2.
  • the area between the two base fingers 30BF will be referred to as the inter-base finger area 40.
  • emitter electrodes 30E are arranged at both ends in the second direction D2, and are arranged in one inter-base finger region 40 in the second direction D2. Two emitter electrodes 30E are arranged.
  • the base contact portion 30BC connects both ends of the two base fingers 30BF.
  • the four emitter electrodes 30E and the base electrode 30B are included in the collector mesa 26 in plan view.
  • a collector wiring 31C, an emitter wiring 31E, and a base wiring 31B are arranged in the first wiring layer. A portion of the collector wiring 31C overlaps with the collector electrode 30C in plan view.
  • the collector wiring 31C is connected to the collector electrode 30C through an opening H2 arranged in an overlapping region with the collector electrode 30C.
  • the collector wiring 31C extends from the overlapping region with the collector electrode 30C to one side (lower side in FIG. 1A) in the second direction D2.
  • a portion of the base wiring 31B overlaps with the base contact portion 30BC of the base electrode 30B in plan view.
  • the base wiring 31B is connected to the base contact portion 30BC through an opening H3 arranged in an overlapping region with the base contact portion 30BC.
  • the base wiring 31B extends from the overlapping region with the base contact portion 30BC to one side (upper side in FIG. 1A) in the second direction D2.
  • the collector wiring 31C and the base wiring 31B extend in opposite directions.
  • the emitter wiring 31E is arranged so as to overlap the four emitter electrodes 30E in plan view.
  • the emitter wiring 31E is connected to the four emitter electrodes 30E through openings H1 arranged in respective overlapping regions with the four emitter electrodes 30E.
  • An emitter wiring 32E is arranged in the second wiring layer.
  • the second-layer emitter wiring 32E overlaps the first-layer emitter wiring 31E in plan view and is connected to the first-layer emitter wiring 31E.
  • An emitter external connection terminal 33E is arranged on the second layer emitter wiring 32E, and a solder 34 is placed on top of the emitter external connection terminal 33E.
  • a Cu pillar bump is used as the external connection terminal 33E. Note that instead of the Cu pillar bumps, Au bumps, solder ball bumps, etc. may be used.
  • FIGS. 2A and 2B are plan views showing the arrangement of the base electrode 30B, emitter electrode 30E, and collector electrode 30C of the two samples. In FIGS. 2A and 2B, these electrodes are hatched. In any sample, the base finger 30BF of the base electrode 30B and the emitter electrode 30E have a long shape in the first direction D1, and the two emitter electrodes 30E are arranged side by side in the second direction D2.
  • a base finger 30BF is disposed between two emitter electrodes 30E, and no base finger 30BF is disposed outside the two emitter electrodes 30E.
  • three base fingers 30BF are disposed, and an emitter electrode 30E is disposed between each two base fingers 30BF adjacent to each other in the second direction D2.
  • a base contact portion 30BC is connected to one end of the base finger 30BF.
  • the base finger 30BF is arranged only on one side of each emitter electrode 30E in the width direction (second direction D2).
  • base fingers 30BF are arranged on both sides of each emitter electrode 30E in the width direction.
  • FIG. 3 is a graph showing the measurement results of the breakdown voltage of the samples shown in FIGS. 2A and 2B.
  • the horizontal axis represents collector voltage, and the vertical axis represents collector current.
  • the solid line indicates the fracture boundary of the sample shown in FIG. 2A
  • the dashed line indicates the fracture boundary of the sample shown in FIG. 2B.
  • the breakdown boundary on the high voltage side of the sample in FIG. 2B was about 2V to 3V lower than the breakdown boundary on the high voltage side of the sample in FIG. 2A.
  • FIGS. 4A, 4B, and 5 are diagrams showing the arrangement of each component of a semiconductor device according to a comparative example in a plan view.
  • the electrodes in contact with the semiconductor region are hatched with relatively dark upward-sloping hatching, and the first layer wiring above them is hatched with relatively light downward-sloping hatching. is marked with hatching.
  • each component of the semiconductor device according to the comparative example shown in FIGS. 4A, 4B, and 5 has the same reference numeral as the corresponding component of the semiconductor device according to the first embodiment shown in FIG. 1A. The reference sign is attached.
  • two base fingers 30BF are arranged in the collector mesa 26 in plan view, and one emitter electrode 30E is arranged in the region 40 between the base fingers.
  • the collector base junction area is denoted as Scb
  • the emitter base junction area is denoted as Seb.
  • the ratio of the collector base junction area Scb to the emitter base junction area Seb (Scb/Seb) is 1, but since it is necessary to secure an area for arranging the base finger 30BF, Scb/Seb is 1. It becomes bigger. In order to bring Scb/Seb close to 1, it is preferable to make the area of the region occupied by the base finger 30BF smaller than the emitter-base junction area Seb.
  • five base fingers 30BF are arranged for four emitter electrodes 30E. Therefore, Scb/Seb of the comparative example shown in FIG.
  • the comparative example shown in FIG. 4B is preferable to the comparative example shown in FIG. 4A from the viewpoint of reducing the ratio of the area of the collector-base junction interface to the area of the emitter electrode 30E in plan view.
  • the comparative example shown in FIG. 4B since the base fingers 30BF are arranged on both sides of each emitter electrode 30E in the width direction, the evaluation experiment described with reference to the drawings from FIG. 2A to FIG. As a result, the breakdown voltage decreases.
  • the two outermost base fingers 30BF of the comparative example shown in FIG. 4B are removed.
  • three base fingers 30BF are arranged for four emitter electrodes 30E, and the number of base fingers 30BF for one emitter electrode 30E is smaller than in the case of FIG. 4B.
  • the ratio of the area of the collector-base bonding interface to the area of the electrode 30E in plan view is smaller than that of the comparative example shown in FIG. 4B.
  • the base finger 30BF is disposed only on one side in the width direction with respect to the outermost emitter electrode 30E, and the base finger 30BF is disposed on only one side in the width direction with respect to the outermost emitter electrode 30E.
  • Base fingers 30BF are arranged on both sides. Therefore, variations in operating conditions occur between the emitter electrodes 30E, and variations in emitter current density increase.
  • the base finger 30BF when focusing on each emitter electrode 30E, the base finger 30BF is arranged adjacent to only one side of the emitter electrode 30E in the width direction. Therefore, variations in operating conditions among the emitter electrodes 30E are reduced, and variations in emitter current density are also reduced. As a result, thermal uniformity is maintained and thermal runaway is less likely to occur.
  • each of the emitter electrodes 30E is different from the comparative example shown in FIG. 2A.
  • the emitter electrode 30E of the semiconductor device operates under almost the same operating conditions as the emitter electrode 30E of the semiconductor device. Therefore, the breakdown voltage can be increased as shown in FIG. 3, compared to a configuration in which base fingers 30BF are arranged on both sides of each emitter electrode 30E in the width direction.
  • the first embodiment (FIG. 1A) two base fingers 30BF are arranged for four emitter electrodes 30E. That is, the number of base fingers 30BF for one emitter electrode 30E is 1/2, which is fewer than in the comparative examples shown in FIGS. 4B and 5. This makes it possible to reduce the ratio of the area of the collector-base junction interface to the area of the emitter electrode 30E in a plan view.
  • the first embodiment is also superior to the comparative examples shown in FIGS. 4B and 5 in terms of reducing the collector-base junction capacitance Cbc relative to the area of the emitter electrode 30E in a plan view. This makes it possible to suppress the decrease in gain caused by the collector-base junction capacitance Cbc.
  • FIGS. 6A and 6B are schematic diagrams showing the positional relationship in plan view of one emitter electrode 30E and one base finger 30BF adjacent thereto.
  • the emitter electrode 30E is included within the range in which the base finger 30BF is arranged with respect to the first direction D1.
  • one edge (the edge indicated by a thick solid line) of the emitter electrode 30E parallel to the first direction D1 faces the base finger 30BF over its entire length.
  • the length of the edge of the emitter electrode 30E facing the base finger 30BF is referred to as an opposing length LEB .
  • the area of the emitter electrode 30E in plan view is denoted as SE .
  • the edge of the emitter electrode 30E parallel to the second direction D2 faces the base contact portion 30BC, but the distance between the emitter electrode 30E and the base contact portion 30BC is smaller than the distance between the emitter electrode 30E and the base finger 30BF. Since it is sufficiently wide, the length of the edge facing the base contact portion 30BC is not included in the facing length LBE here.
  • the ratio of the area S E to the opposing length L EB is referred to as the opposing length area ratio R.
  • the opposing long area ratio R is preferably 20% or less of the average value of the opposing long area ratio R, and more preferably 10% or less.
  • the opposing long area ratio R is the same for all emitter electrodes 30E.
  • all the emitter electrodes 30E have the same opposing length L EB and the same area S E . Note that it can be said that they are "the same” even if dimensional variations occur within the tolerance range due to the manufacturing process.
  • a part of the emitter electrode 30E extends to the outside of the range where the base finger 30BF is arranged in the first direction D1. That is, only a portion (the portion indicated by the thick solid line) of one edge of the emitter electrode 30E parallel to the first direction D1 faces the base finger 30BF. Of one edge of the emitter electrode 30E parallel to the first direction D1, the length of the portion within the range where the base finger 30BF is arranged with respect to the first direction D1 corresponds to the opposing length LEB .
  • Figures 7A and 7B are plan views showing the arrangement and shape of the four emitter electrodes 30E.
  • the smallest rectangle that can contain the four emitter electrodes 30E in a plan view is called the minimum inclusive rectangle 41.
  • the minimum inclusive rectangle 41 typically, one pair of sides of the minimum inclusive rectangle 41 are parallel to the first direction D1, and the other pair of sides are parallel to the second direction D2.
  • the dimension of the minimum inclusive rectangle 41 in the first direction D1 is labeled L1
  • the dimension in the second direction D2 is labeled L2.
  • the aspect ratio of the minimum containing rectangle 41 is closer to 1 than in the example shown in FIG. 7B.
  • the aspect ratio of the minimum enclosing rectangle 41 deviates from 1, that is, when it becomes elongated, variations in temperature tend to occur in the longitudinal direction.
  • the transistor 25 tends to undergo thermal runaway.
  • the minimum enclosing rectangle 41 be close to a square.
  • the ratio of the dimension L2 in the second direction D2 to the dimension L1 in the first direction D1 of the minimum inclusion rectangle 41 is 0.5 or more and 2 or less.
  • the number of emitter electrodes 30E and two base fingers 30BF are arranged side by side in the second direction D2, but the number of emitter electrodes 30E is reduced to four.
  • the number of base fingers 30BF may be two or more.
  • the two emitter electrodes 30E and one base finger 30BF disposed therebetween serve as a repeating unit, and a plurality of repeating units are arranged in line in the second direction D2. That is, the number of emitter electrodes 30E is an even number, and the number of base fingers 30BF is 1/2 of the number of emitter electrodes 30E.
  • FIG. 8 is a diagram showing the layout of each component of a semiconductor device according to the second embodiment in a plan view.
  • the electrodes in contact with the semiconductor region are hatched with relatively darker lines slanting upward to the right, and the first layer of wiring above them is hatched with relatively lighter lines slanting downward to the right.
  • a pair of collector electrodes 30C sandwich the collector mesa 26 in the second direction D2.
  • the collector electrode 30C in a plan view, has a row of emitter electrodes 30E and base fingers 30BF lined up in the second direction D2 on both sides of the second direction D2 and on one side of the first direction D1. It is surrounded in a U-shape from the bottom (in FIG. 8).
  • the first layer collector wiring 31C also has a U-shape like the collector electrode 30C.
  • the excellent effects of the second embodiment will be explained.
  • the second embodiment as in the first embodiment, it is possible to suppress a decrease in gain caused by the collector-base junction capacitance Cbc.
  • the collector current flows from the emitter electrode 30E to the collector electrode 30C, as shown by the horizontal arrow in FIG.
  • the collector current flows not only in the direction of the horizontal arrow shown in FIG. 8 but also in the direction of the vertical arrow. Therefore, the uniformity of the current increases between the plurality of emitter electrodes 30E. As a result, the thermal uniformity is improved, and the effect of suppressing thermal runaway and improving the breakdown voltage is higher than in the case of the first embodiment.
  • FIG. 9A is a diagram showing the arrangement of each component of the semiconductor device according to the third example in plan view
  • FIG. 9B is a cross-sectional view taken along the dashed-dotted line 9B-9B in FIG. 9A.
  • the electrodes in contact with the semiconductor region are hatched relatively darkly upward to the right, and the first layer wiring above them is hatched relatively lightly downwardly to the right. There is.
  • the entire base electrode 30B is included in the collector mesa 26 in plan view. That is, the base contact portion 30BC is arranged inside the collector mesa 26 in plan view.
  • the base contact portion 30BC is arranged outside the collector mesa 26 in plan view, that is, outside the bonding interface between the base layer 25B and the collector layer 25C.
  • an insulating film is disposed between the base electrode 30B and the sub-collector layer 21 in order to prevent the base contact portion 30BC from being electrically connected to the sub-collector layer 21.
  • This insulating film is also arranged between base layer 25B and base finger 30BF shown in FIG. 9B. Note that this insulating film is formed after forming the emitter electrode 30E and collector electrode 30C.
  • an opening H4 (FIG. 9A) is provided in the insulating film (not shown) disposed between the two.
  • the base finger 30BF is electrically connected to the base layer 25B through this opening H4.
  • the shape of the base finger 30BF is T-shaped in the cross section shown in FIG. 9B.
  • the base finger 30BF crosses the step on the outer periphery of the collector mesa 26 in a plan view, extends to the outside of the collector mesa 26, and is connected to the base contact portion 30BC.
  • the advantageous effects of the third embodiment will be described.
  • the breakdown voltage is improved and the decrease in gain caused by the collector-base junction capacitance Cbc can be suppressed.
  • the area of the collector mesa 26 in a plan view is smaller than that of the first embodiment (FIG. 1A). Therefore, under the condition that the area of the emitter electrode 30E is the same, the collector-base junction capacitance Cbc is smaller. As a result, the effect of suppressing the decrease in gain caused by the collector-base junction capacitance Cbc is further enhanced.
  • FIG. 10A is a diagram showing the arrangement of each component of the semiconductor device according to the fourth example in a plan view
  • FIG. 10B is a cross-sectional view taken along the dashed-dotted line 10B-10B in FIG. 10A.
  • the electrodes in contact with the semiconductor region are hatched relatively darkly upward to the right, and the first layer wiring above them is hatched relatively lightly downwardly to the right. There is.
  • the first embodiment two emitter electrodes 30E are arranged in the base inter-finger region 40.
  • one emitter electrode 30E and one emitter layer 25E are arranged in the base-finger region 40.
  • the dimension in the second direction D2 of the emitter electrode 30E disposed in the inter-base finger region 40 is larger than the dimension in the second direction D2 of each emitter electrode 30E disposed at both ends of the second direction D2.
  • the base contact portion 30BC is arranged outside the collector mesa 26 in plan view, similarly to the semiconductor device according to the third embodiment (FIG. 9A).
  • the dimensions of the three emitter electrodes 30E in the first direction are the same.
  • FIG. 11 is a schematic diagram showing the positional relationship between the emitter electrode 30E and the base finger 30BF in plan view.
  • each edge of the emitter electrode 30E the portion facing the base finger 30BF is shown by a thick solid line.
  • one edge of a pair of edges parallel to the first direction D1 faces the base finger 30BF.
  • both of a pair of edges parallel to the first direction D1 face the base finger 30BF.
  • the length of each of the pair of edges parallel to the first direction D1 is equal to the length of each of the pair of edges parallel to the first direction of the emitter electrode 30E at both ends.
  • the opposing length of the emitter electrodes 30E at both ends is marked as LEB1 , and the area in plan view is marked as SE1 .
  • the opposing lengths L EB1 of the two emitter electrodes 30E at both ends are equal, and the areas S E1 are also equal.
  • the opposing length of the emitter electrodes 30E in the base finger inter-region 40 is denoted as LEB2 , and the area in plan view is denoted as SE2 .
  • LEB2 The opposing length of the emitter electrodes 30E disposed in the inter-base finger region 40
  • SE2 the area in plan view
  • both of the two edges parallel to the first direction D1 face the base finger 30BF, so the following equation holds true.
  • L EB2 2 x L EB1 ...(2)
  • the opposing long area ratio R2 of the emitter electrodes 30E arranged in the base finger inter-region 40 is calculated by the following formula.
  • the difference between the maximum value and the minimum value of the opposing long area ratios R 1 and R 2 is preferably 20% or less, and preferably 10% or less, of the average value of the opposing long area ratios R 1 and R 2 . is more preferable.
  • the opposing long area ratio R 2 of the emitter electrodes 30E in the base finger inter-region 40 be equal to the opposing long area ratio R 1 of the emitter electrodes 30E at both ends.
  • the area S E2 of the emitter electrode 30E in the base-to-finger region 40 is equal to twice the area S E1 of the emitter electrodes 30E at both ends.
  • the fourth embodiment As in the first embodiment, it is possible to improve the breakdown voltage and suppress a decrease in gain caused by the collector-base junction capacitance Cbc.
  • the first embodiment (FIG. 1B)
  • a gap is ensured between the two emitter electrodes 30E in the base-to-finger region 40, but in the fourth embodiment, it is not necessary to ensure this gap. Therefore, compared to the first embodiment, the area of the collector mesa 26 (FIG. 10A) can be made smaller. As a result, it becomes possible to further reduce the collector-base junction capacitance Cbc.
  • the fourth embodiment three emitter electrodes 30E are arranged, but four or more emitter electrodes 30E may be arranged.
  • the number of base fingers 30BF is one less than the number of emitter electrodes 30E.
  • One emitter electrode 30E is arranged in each of the plurality of inter-base finger regions 40.
  • two emitter electrodes 30E are arranged in the base finger inter-region 40 as in the first embodiment, and a base as in the fourth embodiment.
  • a portion where one emitter electrode 30E is arranged may be mixed in the inter-finger region 40.
  • the high frequency power amplifier according to the fifth embodiment includes the semiconductor device according to any one of the first to fourth embodiments.
  • FIG. 12 is a diagram showing the arrangement of each component of the high-frequency power amplifier according to the fifth embodiment in a plan view.
  • FIG. 13 is a sectional view taken along the dashed line 13--13 in FIG.
  • the electrodes in contact with the semiconductor region are hatched relatively thickly upward to the right
  • the first layer interconnects are hatched relatively lightly downwardly to the right
  • the outlines of the second layer interconnects are indicated relative to each other. It is represented by a thick solid line.
  • a plurality of cells 27 are arranged on the upper surface of the substrate 20 in a line in the second direction D2.
  • Each of the plurality of cells 27 includes the transistor 25 of the semiconductor device according to the third embodiment (FIGS. 9A and 9B), a collector electrode 30C, an emitter electrode 30E, and a base electrode 30B.
  • Each of the plurality of cells 27 further includes an input capacitor 28 and a ballast resistance element 29.
  • the structure of the semiconductor device according to the first embodiment, the second embodiment, or the fourth embodiment may be adopted for each of the cells 27.
  • the collector electrodes 30C of two cells 27 adjacent in the second direction D2 are continuous with each other.
  • a first layer base wiring 31B extends in a first direction (upward in FIG. 12) from the base contact portion 30BC (FIG. 9A) of each of the plurality of cells 27.
  • the high frequency signal input wiring 32RF arranged in the second wiring layer intersects with the plurality of base wirings 31B.
  • a portion of the base wiring 31B overlapping with the high frequency signal input wiring 32RF is widened compared to other portions, and an input capacitor 28 is formed in the overlapping portion.
  • ballast resistance elements 29 overlaps with the tip of the plurality of base wirings 31B, respectively.
  • the other end of the ballast resistance element 29 overlaps a part of the common base bias wiring 31BB arranged in the first wiring layer.
  • the ballast resistance element 29 is arranged with respect to the base wiring 31B and the base bias wiring 31BB without interposing an interlayer insulating film.
  • the second layer emitter wiring 32E includes a plurality of transistors 25 in a plan view.
  • the emitter wiring 32E in the second layer is connected to the plurality of emitter wirings 31E in the first layer through via holes provided in the interlayer insulating film.
  • the first layer ground wiring 31G is arranged to run parallel to the cell rows of the plurality of cells 27. A portion of the ground wiring 31G overlaps a portion of the second layer emitter wiring 32E, and the two are connected to each other at the overlapped portion.
  • a plurality of through via holes 22 passing through the substrate 20 are provided at positions included in the ground wiring 31G in plan view.
  • a back electrode 50 is arranged on the back surface of the substrate 20 opposite to the top surface. The back electrode 50 is connected to the ground wiring 31G through the side surface of the through via hole 22. The remaining portion of the through-via hole 22 is filled with a conductive filling member 51 .
  • the second layer collector wiring 32C is arranged so as to run parallel to the cell rows of the plurality of cells 27 in plan view. A portion of the second-layer collector wiring 32C overlaps a portion of the first-layer collector wiring 31C, and the two are connected at the overlapped portion. A part of the second layer collector wiring 32C is used as a wire bonding pad 32P.
  • FIG. 14 is an equivalent circuit diagram of one cell 27.
  • Each cell 27 includes a transistor 25, an input capacitor 28, and a ballast resistance element 29.
  • the emitter of the transistor 25 is connected to the ground wiring 31G, and the collector is connected to the collector wiring 32C. Power is supplied to the transistor 25 from the collector wiring 32C.
  • the base of the transistor 25 is connected to the high frequency signal input wiring 32RF via the input capacitor 28.
  • a high frequency signal is input from the high frequency signal input wiring 32RF to the base of the transistor 25 via the input capacitor 28.
  • the base of the transistor 25 is further connected to a base bias wiring 31BB via a ballast resistance element 29.
  • a base bias is supplied to the base of the transistor 25 from the base bias wiring 31BB via the ballast resistance element 29.
  • each of the plurality of cells 27 includes a transistor 25 having the same configuration as any of the semiconductor devices from the first embodiment to the fourth embodiment. Similar to the semiconductor devices up to the fourth embodiment, it is possible to improve the breakdown voltage and suppress the decrease in gain caused by the collector-base junction capacitance Cbc.
  • FIG. 15 is a diagram showing the arrangement of each component of the high-frequency power amplifier according to the sixth embodiment in a plan view.
  • the electrodes in contact with the semiconductor region are hatched relatively thickly upward to the right
  • the wiring in the first layer is hatched relatively lightly downwardly to the right
  • the wiring in the second layer The outline of the wiring is shown by a relatively thick solid line.
  • the transistors 25 of each of the plurality of cells 27 are arranged on one straight line parallel to the second direction D2.
  • the transistors 25 of each of the plurality of cells 27 are arranged in a staggered manner.
  • each of the odd-numbered cells 27 and the even-numbered cells 27 are sequentially numbered starting from 1 from the cell 27 at one end to the cell 27 at the other end in the second direction D2.
  • each of the odd-numbered cells 27 and the even-numbered cells 27 The transistors 25 are arranged on one straight line parallel to the second direction D2.
  • the transistors 25 of the even-numbered cells 27 are arranged at positions shifted in the first direction D1 with respect to the transistors 25 of the odd-numbered cells 27.
  • the transistors 25 of the even-numbered cells 27 are arranged farther than the transistors 25 of the odd-numbered cells 27.
  • the amount of deviation in the first direction D1 of the transistor 25 of the even-numbered cell 27 with respect to the transistor 25 of the odd-numbered cell 27 is the dimension of the collector mesa 26 of each transistor 25 (FIG. 1A, FIG. 9A, etc.) in the first direction D1. That's all.
  • the dimension in the second direction D2 (hereinafter sometimes referred to as the width) of the collector electrode 30C of the transistor 25 that is farthest from the second layer collector wiring 32C is the size of two adjacent collector electrodes diagonally with respect to the second direction D2. This is slightly smaller than the distance G between the two transistors 25 in the second direction D2, and is sufficiently larger than 1/2 of the distance G.
  • the width of the first layer collector wiring 31C that substantially overlaps the collector electrode 30C in plan view is also approximately the same as the width of the collector electrode 30C.
  • the first-layer collector wiring 31C is arranged in almost the entire area between the transistors 25 adjacent to each other in the second direction D2 among the transistors 25 that are closer to the second-layer collector wiring 32C when viewed from the second-layer collector wiring 32C.
  • the excellent effects of the sixth embodiment will be explained.
  • the sixth embodiment as in the fifth embodiment, it is possible to improve the breakdown voltage and suppress a decrease in gain caused by the collector-base junction capacitance Cbc.
  • the distribution density of the transistors 25 is lower than that in the fifth embodiment. Therefore, heat dissipation from the transistor 25 can be improved.
  • the collector wiring 31C arranged between two transistors 25 adjacent to each other in the second direction D2 is shared by the two transistors 25. Therefore, it can be considered that the area through which the collector current of one transistor 25 flows is substantially limited to a region that is half the width of the collector wiring 31C arranged between the two transistors 25. .
  • the collector current of one transistor 25 is connected to the collector wiring 31C, which is disposed at a position sandwiching the transistor 25 that is farthest from the second layer collector wiring 32C in the second direction D2. only flows. Therefore, the width of the collector wiring 31C arranged for the transistor 25 that is farthest from the second layer collector wiring 32C is substantially increased.
  • the first layer collector wire 31C is arranged in almost the entire area between the two transistors 25 adjacent to each other in the second direction D2. ing. Therefore, it can be considered that the width of the collector wiring 31C arranged for the transistor 25 that is closer to the second layer collector wiring 32C when viewed from the second layer collector wiring 32C is sufficiently wide.
  • the width of the collector wiring 31C arranged for each of the plurality of transistors 25 is wider than that in the fifth embodiment. Therefore, the parasitic resistance of the collector wiring 31C can be substantially reduced.
  • the emitter of the transistor 25 is connected to a back electrode 50 arranged on the back surface of the substrate 20, as shown in FIG. 13.
  • a wire bonding pad 32P is arranged on the upper surface of the substrate 20. That is, the radio frequency power amplifier according to the sixth embodiment is mounted on the mounting substrate such that the surface on which the transistor 25 is arranged faces away from the mounting substrate (face-up mounting). In contrast, the radio frequency power amplifier according to the seventh embodiment is mounted on the mounting substrate such that the surface on which the transistor 25 is arranged faces the mounting substrate (face-down mounting).
  • FIG. 16 is a diagram showing the layout of each component of a radio frequency power amplifier according to the seventh embodiment in a plan view.
  • FIG. 17 is a cross-sectional view taken along dashed line 17-17 in FIG. 16.
  • electrodes in contact with semiconductor regions are shown with relatively darker hatching slanting upwards to the right
  • the first layer wiring is shown with relatively lighter hatching slanting downwards to the right
  • the outline of the second layer wiring is shown with a relatively thick solid line.
  • the outline of the external connection terminals arranged on the second layer wiring is shown with an even thicker solid line.
  • the second layer emitter wiring 32E is arranged so as to include the plurality of transistors 25 in a plan view.
  • An emitter external connection terminal 33E is arranged on the second layer emitter wiring 32E.
  • the external connection terminal 33E at least partially overlaps all the transistors 25 in plan view.
  • a second-layer collector wiring 32C is arranged to run parallel to the second-layer emitter wiring 32E. A portion of the second-layer collector wiring 32C overlaps a portion of the first-layer collector wiring 31C, and the two are connected at the overlapped portion.
  • a plurality of collector external connection terminals 33C are arranged on the second layer collector wiring 31C.
  • Solder 34 is placed on each of the emitter external connection terminal 33E and the collector external connection terminal 33C.
  • Cu pillar bumps are used for the external connection terminals 33E and 33C. Note that instead of the Cu pillar bumps, Au bumps, solder ball bumps, etc. may be used.
  • the excellent effects of the seventh embodiment will be explained.
  • the seventh embodiment as in the sixth embodiment, it is possible to improve the breakdown voltage and suppress the decrease in gain caused by the collector-base junction capacitance Cbc.
  • the emitter external connection terminal 33E functions as a heat dissipation path from the transistor 25 to the mounting board. Therefore, the temperature rise of the transistor 25 during operation can be suppressed.
  • the high frequency amplifier circuit according to the eighth embodiment includes the high frequency power amplifier (FIGS. 16 and 17) according to the seventh embodiment.
  • FIG. 18 is a block diagram of a high frequency amplification circuit 60 according to the eighth embodiment.
  • the high frequency amplifier circuit 60 according to the eighth embodiment includes a first stage amplifier circuit 61, an output stage amplifier circuit 62, an input matching circuit 65, an interstage matching circuit 66, a first stage bias circuit 68, and an output stage bias circuit 69.
  • the high frequency amplification circuit 60 according to the eighth embodiment has external connection terminals configured with bumps: a high frequency signal input terminal RFin, a high frequency signal output terminal RFout, a first stage bias control terminal Vbias1, an output stage bias control terminal Vbias2, and a power supply terminal. It includes Vcc1, Vcc2, a bias power supply terminal Vbatt, and a ground terminal GND. Note that although the block diagram of FIG. 18 shows only one ground terminal GND, a plurality of ground terminals GND are actually arranged.
  • a high frequency signal input from the high frequency signal input terminal RFin is input to the first stage amplifier circuit 61 via the input matching circuit 65.
  • the high frequency signal amplified by the first stage amplifier circuit 61 is input to the output stage amplifier circuit 62 via the interstage matching circuit 66.
  • the high frequency signal amplified by the output stage amplifier circuit 62 is output from the high frequency signal output terminal RFout.
  • the high frequency power amplifier according to the seventh embodiment (FIGS. 16 and 17) is used in the output stage amplifier circuit 62.
  • An output matching circuit 67 is connected to the high frequency signal output terminal RFout.
  • a power supply voltage is applied from the power supply terminals Vcc1 and Vcc2 to the first stage amplifier circuit 61 and the output stage amplifier circuit 62, respectively.
  • Bias power is supplied from the bias power supply terminal Vbatt to the first stage bias circuit 68 and the output stage bias circuit 69.
  • the first stage bias circuit 68 supplies bias to the first stage amplifier circuit 61 based on the bias control signal input to the first stage bias control terminal Vbias1.
  • the output stage bias circuit 69 supplies bias to the output stage amplifier circuit 62 based on the bias control signal input to the output stage bias control terminal Vbias2.
  • FIG. 19 is a diagram showing the arrangement of each component within the substrate of the high frequency amplification circuit 60 according to the eighth embodiment.
  • main wirings in the first and second layers are hatched.
  • An output stage amplifier circuit 62 is arranged at a position overlapping with the emitter external connection terminal 33E.
  • one external connection terminal 33E is arranged for eight transistors 25, but in the eighth embodiment, 14 transistors 25 are divided into two groups, External connection terminals 33E are arranged for each of the two sets.
  • three external connection terminals 33C are arranged for eight transistors 25, but in the eighth embodiment, one external connection terminal 33C is arranged for fourteen transistors 25.
  • a connection terminal 33C is arranged.
  • the external connection terminal 33C corresponds to the power supply terminal Vcc2 (FIG. 18) and the high frequency signal output terminal RFout (FIG. 18).
  • first stage amplifier circuit 61 an input matching circuit 65, an interstage matching circuit 66, a first stage bias circuit 68, an output stage bias circuit 69, a high frequency signal input terminal RFin, a power supply terminal Vcc1, and a bias power supply terminal Vbatt. , an initial stage bias control terminal Vbias1, and an output stage bias control terminal Vbias2. Further, a ground terminal GND and the like connected to the emitters of the plurality of transistors included in the first stage amplifier circuit 61 are arranged.
  • FIG. 20 is a schematic cross-sectional view of a high frequency front end module according to the eighth embodiment.
  • an emitter external connection terminal 33E On one side of the high frequency amplifier circuit 60, an emitter external connection terminal 33E, a collector external connection terminal 33C, etc. are arranged.
  • a plurality of lands 74 are arranged on the mounting surface of the module board 70.
  • External connection terminals 33E and 33C of high frequency amplification circuit 60 are connected to lands 74 of module board 70 with solder 80.
  • the high frequency amplification circuit 60 is provided with a plurality of external connection terminals for power supply and signals (FIG. 19). These external connection terminals are also connected to corresponding lands on the module board 70 by solder.
  • a plurality of surface mount components 75 such as inductors and capacitors are mounted on the mounting surface of the module board 70. Some of these surface mount components 75 constitute an output matching assembly 67 (FIG. 18).
  • a ground plane 72 is arranged on the inner layer of the module board 70 and on the surface opposite to the mounting surface (hereinafter referred to as the back surface).
  • a plurality of vias 73 are provided extending from a ground land 74 arranged on the mounting surface to a ground plane 72 on the back surface.
  • the high frequency amplification circuit (FIGS. 16 and 17) according to the seventh embodiment is used in the output stage amplification circuit 62 (FIG. 18) of the high frequency amplification circuit 60. Therefore, similarly to the fifth embodiment, it is possible to improve the breakdown voltage of the transistor 25 of the output stage amplifier circuit 62 and to suppress a decrease in gain caused by the collector-base junction capacitance Cbc.

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Abstract

トランジスタが、基板の一方の面である上面の上に順番に積層されたコレクタ層、ベース層、及びエミッタ層を含む。４つ以上のエミッタ電極が、エミッタ層に電気的に接続されている。ベース電極が、ベース層に電気的に接続された２つ以上のベースフィンガを含む。コレクタ電極が、コレクタ層に電気的に接続されている。エミッタ電極の各々、及びベースフィンガの各々は、基板の上面内の第１方向に長い形状を有する。エミッタ電極及びベースフィンガは、基板の上面内で第１方向と直交する第２方向に並んで配置されている。第２方向に並ぶ４つ以上のエミッタ電極及び２つ以上のベースフィンガの列において、第２方向の両端には、それぞれエミッタ電極が配置されている。第２方向に隣り合う２つのベースフィンガの間のベースフィンガ間領域のうち、少なくとも１つのベースフィンガ間領域には、第２方向に並ぶ２つのエミッタ電極が配置されている。複数のエミッタ電極の各々の隣に配置された１つまたは２つのベースフィンガに対向するエミッタ電極の縁の長さに対するエミッタ電極の平面視における面積の比を対向長面積比と定義したとき、複数のエミッタ電極のそれぞれの対向長面積比の最大値と最小値との差が、対向長面積比の平均値の２０％以下である。

Description

半導体装置及び高周波電力増幅器
　本発明は、半導体装置及び高周波電力増幅器に関する。
　ヘテロ接合バイポーラトランジスタにおいて、エミッタ層を短冊状の複数のエミッタフィンガで構成したものが公知である（特許文献１）。エミッタフィンガのそれぞれの幅方向の両側にベース電極のフィンガ部分（ベースフィンガ）が配置される。エミッタフィンガ及びベースフィンガは、平面視したとき、コレクタ層とベース層との接合界面に包含されるように配置される。
　コレクタベース間接合容量Ｃｂｃが大きくなるとトランジスタのゲインが低下してしまう。ゲインの低下を抑制するために、エミッタベース接合界面の面積に対するコレクタベース接合界面の面積の比を小さくすることが好ましい。
特開平５－１９０５６３号公報
　特許文献１に記載のように、複数のエミッタフィンガの両側にベースフィンガを配置する構成においては、最も外側のベースフィンガに対して片側にしかエミッタフィンガが配置されない。最も外側のベースフィンガの外側の縁には、エミッタフィンガが対向していないため、この縁からエミッタフィンガに向けてベース電流が流れない。しかし、製造プロセスの観点では、ベース電流を流す起点として機能しないベースフィンガの縁も、平面視においてコレクタ層とベース層との接合界面に包含されるように、コレクタ層とベース層との接合界面を広げなければならない。この構成は、コレクタベース間接合容量Ｃｂｃを低減させる観点から好ましくない。
　また、コレクタベース間接合容量を低減させることの他に、破壊耐圧の向上が求められている。
　本発明の目的は、コレクタベース間接合容量を低減させ、かつ破壊耐圧を向上させることが可能な半導体装置を提供することである。本発明の他の目的は、この半導体装置を用いた高周波電力増幅器を提供することである。
　本発明の一観点によると、
　基板と、
　前記基板の一方の面である上面の上に順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むトランジスタと、
　前記エミッタ層に電気的に接続された４つ以上のエミッタ電極と、
　前記ベース層に電気的に接続された２つ以上のベースフィンガを含むベース電極と、
　前記コレクタ層に電気的に接続されたコレクタ電極と
を備えており、
　前記エミッタ電極の各々、及び前記ベースフィンガの各々は、前記基板の前記上面内の第１方向に長い形状を有し、
　前記エミッタ電極及び前記ベースフィンガは、前記基板の前記上面内で前記第１方向と直交する第２方向に並んで配置されており、
　前記第２方向に並ぶ４つ以上の前記エミッタ電極及び２つ以上の前記ベースフィンガの列において、前記第２方向の両端には、それぞれ前記エミッタ電極が配置されており、
　前記第２方向に隣り合う２つの前記ベースフィンガの間のベースフィンガ間領域のうち、少なくとも１つの前記ベースフィンガ間領域には、前記第２方向に並ぶ２つの前記エミッタ電極が配置されており、
　複数の前記エミッタ電極の各々の隣に配置された１つまたは２つの前記ベースフィンガに対向する前記エミッタ電極の縁の長さに対する前記エミッタ電極の平面視における面積の比を対向長面積比と定義したとき、複数の前記エミッタ電極のそれぞれの前記対向長面積比の最大値と最小値との差が、前記対向長面積比の平均値の２０％以下である半導体装置が提供される。
　本発明の他の観点によると、
　基板の一方の面である上面の上に順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むトランジスタと、
　前記エミッタ層に電気的に接続された３つのエミッタ電極と、
　前記ベース層に電気的に接続された２つのベースフィンガを含むベース電極と
　前記コレクタ層に電気的に接続されたコレクタ電極と
を備えており、
　前記エミッタ電極の各々、及び前記ベースフィンガの各々は、前記基板の前記上面内の第１方向に長い形状を有し、
　３つの前記エミッタ電極及び２つの前記ベースフィンガは、前記基板の前記上面内で前記第１方向と直交する第２方向に、前記エミッタ電極、前記ベースフィンガ、前記エミッタ電極、前記ベースフィンガ、前記エミッタ電極の順に並んで配置されており、
　複数の前記エミッタ電極の各々の隣に配置された１つまたは２つの前記ベースフィンガに対向する前記エミッタ電極の縁の長さに対する前記エミッタ電極の平面視における面積の比を対向長面積比と定義したとき、複数の前記エミッタ電極のそれぞれの前記対向長面積比の最大値と最小値との差が、前記対向長面積比の平均値の２０％以下であり、
　平面視において、３つの前記エミッタ電極を包含する最小包含長方形の前記第１方向の寸法に対する前記第２方向の寸法の比が０．５以上２以下である半導体装置が提供される。
　本発明の他の観点によると、
　前記基板の前記上面に、前記第２方向に並んで配置された複数の前記半導体装置と、
　前記複数の半導体装置の前記エミッタ電極を接続するエミッタ配線と、
　高周波信号入力配線と、
　前記複数の半導体装置の各々の前記ベース電極と、前記高周波信号入力配線とを接続する入力キャパシタと
を備え、
　前記複数の半導体装置の前記コレクタ電極は相互に連続している高周波電力増幅器が提供される。
　第２方向に並ぶエミッタ電極とベースフィンガの列において、第２方向の両端に、それぞれエミッタ電極が配置されているため、両端にベースフィンガを配置する構成と比べて、エミッタベース間接合容量に対してコレクタベース間接合容量を相対的に低減させることができる。複数のエミッタ電極のそれぞれの対向長面積比の最大値と最小値との差を、対向長面積比の平均値の２０％以下にすることにより、エミッタ電流密度の均一性の崩れを抑制し、その結果、破壊耐圧を向上させることができる。
図１Ａは、第１実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図１Ｂは、図１Ａの一点鎖線１Ｂ－１Ｂにおける断面図である。 図２Ａ及び図２Ｂは、評価実験の対象となる２つの試料のベース電極、エミッタ電極、及びコレクタ電極の配置を示す平面図である。 図３は、図２Ａ及び図２Ｂに示した試料の破壊境界の測定結果を示すグラフである。 図４Ａ及び図４Ｂは、比較例による半導体装置の各構成要素の平面視における配置を示す図である。 図５は、比較例による半導体装置の各構成要素の平面視における配置を示す図である。 図６Ａ及び図６Ｂは、１つのエミッタ電極と、それに隣接する１本のベースフィンガの平面視における位置関係を示す模式図である。 図７Ａ及び図７Ｂは、４つのエミッタ電極の配置及び形状を示す平面図である。 図８は、第２実施例による半導体装置の各構成要素の平面視における配置を示す図である。 図９Ａは、第３実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図９Ｂは、図９Ａの一点鎖線９Ｂ－９Ｂにおける断面図である。 図１０Ａは、第４実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図１０Ｂは、図１０Ａの一点鎖線１０Ｂ－１０Ｂにおける断面図である。 図１１は、第４実施例による半導体装置のエミッタ電極及びベースフィンガの平面視における位置関係を示す模式図である。 図１２は、第５実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。 図１３は、図１２の一点鎖線１３―１３における断面図である。 図１４は、第５実施例による高周波電力増幅器の１つのセルの等価回路図である。 図１５は、第６実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。 図１６は、第７実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。 図１７は、図１６の一点鎖線１７―１７における断面図である。 図１８は、第８実施例による高周波増幅回路のブロック図である。 図１９は、第８実施例による高周波増幅回路の基板内における各構成要素の配置を示す図である。 図２０は、第８実施例による高周波フロントエンドモジュールの概略断面図である。
　［第１実施例］
　図１Ａから図５までの図面を参照して第１実施例による半導体装置について説明する。
　図１Ａは、第１実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図１Ｂは、図１Ａの一点鎖線１Ｂ－１Ｂにおける断面図である。半絶縁性の半導体からなる基板２０の一方の面である上面の一部の領域に、ｎ型導電性を有するサブコレクタ層２１が配置されている。本明細書において、基板２０の上面をその垂直方向から見ることを平面視ということとする。図１Ａにおいて、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、その上の１層目の配線に相対的に淡い右下がりのハッチングを付している。
　サブコレクタ層２１の一部の領域の上に、トランジスタ２５が配置されておる。トランジスタ２５は、サブコレクタ層２１から順番に積層されたコレクタ層２５Ｃ、ベース層２５Ｂ、及び４つのエミッタ層２５Ｅを含む。一例としてサブコレクタ層２１及びコレクタ層２５Ｃはｎ型ＧａＡｓで形成され、ベース層２５Ｂはｐ型ＧａＡｓで形成され、エミッタ層２５Ｅはｎ型ＩｎＧａＰで形成される。すなわち、トランジスタ２５は、ヘテロ接合バイポーラトランジスタである。
　コレクタ層２５Ｃ及びベース層２５Ｂの積層構造をコレクタメサ２６ということとする。４つのエミッタ層２５Ｅの各々は、平面視において一方向に長い形状を有する。基板２０の上面内で、エミッタ層２５Ｅの長手方向を第１方向Ｄ１といい、第１方向Ｄ１に直交する方向を第２方向Ｄ２ということとする。
　４つのエミッタ層２５Ｅは、相互に間隔を隔てて第２方向Ｄ２に並んで配置されている。エミッタ層２５Ｅのそれぞれの上にエミッタ電極３０Ｅが配置されている。平面視において、エミッタ電極３０Ｅはエミッタ層２５Ｅとほぼ同一の形状及び同一の大きさを有し、エミッタ層２５Ｅにほぼ重なっている。すなわち、エミッタ電極３０Ｅの平面視にける面積は、エミッタベース接合界面の面積とほぼ等しいと考えることができる。エミッタ電極３０Ｅはエミッタ層２５Ｅに電気的に接続されている。ここで、「電気的に接続されている」とは、ほぼオームの法則に則って接続されていることを意味する。図１Ｂに示した例では、エミッタ層２５Ｅが配置されていない領域のベース層２５Ｂの結晶面が露出しているが、この結晶面を露出させないレッジ構造を採用してもよい。
　サブコレクタ層２１の上面に、平面視においてコレクタメサ２６を第２方向Ｄ２に挟むように、２つのコレクタ電極３０Ｃが配置されている。コレクタ電極３０Ｃは、サブコレクタ層２１を介してコレクタ層２５Ｃに電気的に接続されている。
　ベース電極３０Ｂが、２つのベースフィンガ３０ＢＦ、及び両者を相互に接続するベースコンタクト部３０ＢＣを含む。ベース電極３０Ｂは、ベース層２５Ｂに電気的に接続されている。平面視において、ベースフィンガ３０ＢＦの各々は第１方向Ｄ１に長い形状を有しており、第２方向Ｄ２に並んで配置されている。すなわち、４つのエミッタ電極３０Ｅと２つのベースフィンガ３０ＢＦとが、第２方向Ｄ２に並んで配置されている。
　２つのベースフィンガ３０ＢＦの間の領域をベースフィンガ間領域４０ということとする。４つのエミッタ電極３０Ｅ及び２つのベースフィンガ３０ＢＦからなる列において、第２方向Ｄ２の両端には、それぞれエミッタ電極３０Ｅが配置されており、１つのベースフィンガ間領域４０に、第２方向Ｄ２に並ぶ２つのエミッタ電極３０Ｅが配置されている。
　ベースコンタクト部３０ＢＣは、２つのベースフィンガ３０ＢＦの両端同士を接続する。４つのエミッタ電極３０Ｅ及びベース電極３０Ｂは、平面視においてコレクタメサ２６に包含される。
　１層目の配線層に、コレクタ配線３１Ｃ、エミッタ配線３１Ｅ、及びベース配線３１Ｂが配置されている。コレクタ配線３１Ｃの一部分は、平面視においてコレクタ電極３０Ｃと重なっている。コレクタ配線３１Ｃは、コレクタ電極３０Ｃとの重なり領域に配置された開口Ｈ２を通ってコレクタ電極３０Ｃに接続されている。コレクタ配線３１Ｃは、コレクタ電極３０Ｃとの重なり領域から、第２方向Ｄ２の一方の側（図１Ａにおいて下側）に延びている。
　ベース配線３１Ｂの一部分は、平面視においてベース電極３０Ｂのベースコンタクト部３０ＢＣと重なっている。ベース配線３１Ｂは、ベースコンタクト部３０ＢＣとの重なり領域に配置された開口Ｈ３を通ってベースコンタクト部３０ＢＣに接続されている。ベース配線３１Ｂは、ベースコンタクト部３０ＢＣとの重なり領域から、第２方向Ｄ２の一方の側（図１Ａにおいて上側）に延びている。コレクタ配線３１Ｃとベース配線３１Ｂとは、相互に反対方向に延びている。
　エミッタ配線３１Ｅは、平面視において４つのエミッタ電極３０Ｅと重なるように配置されている。エミッタ配線３１Ｅは、４つのエミッタ電極３０Ｅとの重なり領域にそれぞれ配置された開口Ｈ１を通って４つのエミッタ電極３０Ｅに接続されている。
　２層目の配線層に、エミッタ配線３２Ｅが配置されている。２層目のエミッタ配線３２Ｅは、平面視において１層目のエミッタ配線３１Ｅと重なり、１層目のエミッタ配線３１Ｅに接続されている。２層目のエミッタ配線３２Ｅの上に、エミッタ用の外部接続端子３３Ｅが配置されており、その上にハンダ３４が載せられている。外部接続端子３３Ｅとして、例えばＣｕピラーバンプが用いられる。なお、Ｃｕピラーバンプに代えて、Ａｕバンプ、ハンダボールバンプ等を用いてもよい。
　次に、図２Ａから図３までの図面を参照して、発明者らが行った評価実験について説明する。ベース電極３０Ｂの形状が異なる２つの試料を作製し、各試料の破壊耐圧を測定した。
　図２Ａ及び図２Ｂは、２つの試料のベース電極３０Ｂ、エミッタ電極３０Ｅ、及びコレクタ電極３０Ｃの配置を示す平面図である。図２Ａ及び図２Ｂにおいて、これらの電極にハッチングを付している。いずれの試料においても、ベース電極３０Ｂのベースフィンガ３０ＢＦ及びエミッタ電極３０Ｅは、第１方向Ｄ１に長い形状を有し、２つのエミッタ電極３０Ｅが第２方向Ｄ２に並んで配置されている。
　図２Ａに示した試料においては、２つのエミッタ電極３０Ｅの間にベースフィンガ３０ＢＦが配置されており、２つのエミッタ電極３０Ｅの外側にはベースフィンガ３０ＢＦが配置されていない。図２Ｂに示した試料においては、３本のベースフィンガ３０ＢＦが配置されており、第２方向Ｄ２に隣り合う２本のベースフィンガ３０ＢＦの間に、それぞれエミッタ電極３０Ｅが配置されている。いずれの試料においても、ベースフィンガ３０ＢＦの一方の端部にベースコンタクト部３０ＢＣが接続されている。
　すなわち、図２Ａに示した試料においては、エミッタ電極３０Ｅの各々の幅方向（第２方向Ｄ２）の片側にしかベースフィンガ３０ＢＦが配置されていない。図２Ｂに示した試料においては、エミッタ電極３０Ｅの各々の幅方向の両側にそれぞれベースフィンガ３０ＢＦが配置されている。
　図３は、図２Ａ及び図２Ｂに示した試料の破壊耐圧の測定結果を示すグラフである。横軸はコレクタ電圧を表し、縦軸はコレクタ電流を表す。図３において、実線は図２Ａに示した試料の破壊境界を示し、破線は図２Ｂに示した試料の破壊境界を示す。図２Ｂの試料の高電圧側の破壊境界は、図２Ａの試料の高電圧側の破壊境界より２Ｖから３Ｖ程度低い結果が得られた。
　この評価実験から、エミッタ電極３０Ｅの両側にベースフィンガ３０ＢＦを配置すると、破壊耐圧が低下することが確認された。
　次に、図４Ａから図５までの図面に示した比較例による半導体装置と比較しながら、第１実施例の優れた効果について説明する。図４Ａ、図４Ｂ、及び図５は、比較例による半導体装置の各構成要素の平面視における配置を示す図である。図４Ａ、図４Ｂ、図５において、図１Ａと同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、その上の１層目の配線に相対的に淡い右下がりのハッチングを付している。また、図４Ａ、図４Ｂ、図５に示した比較例による半導体装置の各構成要素には、図１Ａに示した第１実施例による半導体装置の対応する構成要素に付された参照符号と同一の参照符号を付している。
　図４Ａに示した比較例では、平面視においてコレクタメサ２６内に２本のベースフィンガ３０ＢＦが配置されており、ベースフィンガ間領域４０に１つのエミッタ電極３０Ｅが配置されている。
　コレクタベース接合面積をＳｃｂと標記し、エミッタベース接合面積をＳｅｂと標記する。エミッタベース接合面積Ｓｅｂに対するコレクタベース接合面積Ｓｃｂの比（Ｓｃｂ／Ｓｅｂ）が１であることが理想的であるが、ベースフィンガ３０ＢＦを配置する領域を確保する必要があるため、Ｓｃｂ／Ｓｅｂは１より大きくなってしまう。Ｓｃｂ／Ｓｅｂを１に近づけるためには、エミッタベース接合面積Ｓｅｂに比べて、ベースフィンガ３０ＢＦが占める領域の面積を小さくすることが好ましい。図４Ｂに示した比較例では、４つのエミッタ電極３０Ｅに対して５本のベースフィンガ３０ＢＦが配置されている。このため、図４Ｂに示した比較例のＳｃｂ／Ｓｅｂが、図４Ａに示した比較例のＳｃｂ／Ｓｅｂより小さくなる。コレクタメサ２６の面積とコレクタベース間接合容量Ｃｂｃとは比例関係にあるため、エミッタ電極３０Ｅの面積に対するコレクタベース間接合容量Ｃｂｃの比が小さくなる。
　このように、図４Ｂに示した比較例は、エミッタ電極３０Ｅの平面視における面積に対するコレクタベース接合界面の面積の比を小さくするという観点から、図４Ａに示した比較例より好ましい。ところが、図４Ｂに示した比較例では、エミッタ電極３０Ｅの各々の幅方向の両側にそれぞれベースフィンガ３０ＢＦが配置されているため、図２Ａから図３までの図面を参照して説明した評価実験の結果から、破壊耐圧が低下してしまう。
　図５に示した比較例では、図４Ｂに示した比較例のうち、最も外側の２本のベースフィンガ３０ＢＦが除去されている。図５に示した比較例では、４つのエミッタ電極３０Ｅに対して３本のベースフィンガ３０ＢＦが配置されており、１つのエミッタ電極３０Ｅに対するベースフィンガ３０ＢＦの本数が図４Ｂの場合より少ないため、エミッタ電極３０Ｅの平面視における面積に対するコレクタベース接合界面の面積の比が、図４Ｂに示した比較例の場合の比より小さくなる。
　ところが、図５に示した比較例では、最も外側のエミッタ電極３０Ｅに対しては幅方向の片側のみにベースフィンガ３０ＢＦが配置されており、それ以外のエミッタ電極３０Ｅに対しては、幅方向の両側にベースフィンガ３０ＢＦが配置されている。このため、エミッタ電極３０Ｅの間で動作条件にばらつきが生じ、エミッタ電流密度のばらつきが大きくなる。
　エミッタ電流密度のばらつきにより、エミッタ電極３０Ｅの直下のエミッタ層２５Ｅ（図１Ｂ）の間で発熱量にばらつきが生じ、熱的均一性が崩れてしまう。その結果、熱暴走が生じやすくなり、破壊耐圧が低下してしまう。
　これに対して第１実施例（図１Ａ）では、エミッタ電極３０Ｅの各々に着目したとき、エミッタ電極３０Ｅの幅方向の片側のみにベースフィンガ３０ＢＦが隣接して配置されている。このため、エミッタ電極３０Ｅの間で動作条件のばらつきが低減され、エミッタ電流密度のばらつきも低減される。その結果、熱的な均一性が維持され、熱暴走が生じにくくなる。
　さらに、第１実施例（図１Ａ）では、すべてのエミッタ電極３０Ｅについて、その幅方向の片側のみにベースフィンガ３０ＢＦが隣接して配置されるため、エミッタ電極３０Ｅはそれぞれ図２Ａに示した比較例による半導体装置のエミッタ電極３０Ｅとほぼ同一の動作条件で動作する。このため、エミッタ電極３０Ｅのそれぞれの幅方向の両側にベースフィンガ３０ＢＦが配置される構成と比べて、図３に示すように破壊耐圧を高めることができる。
　さらに、第１実施例（図１Ａ）では、４つのエミッタ電極３０Ｅに対して２本のベースフィンガ３０ＢＦが配置されている。すなわち、１つのエミッタ電極３０Ｅに対するベースフィンガ３０ＢＦの本数が１／２本であり、図４Ｂや図５に示した比較例の場合より少ない。このため、エミッタ電極３０Ｅの平面視における面積に対するコレクタベース接合界面の面積の比を小さくすることが可能である。第１実施例は、エミッタ電極３０Ｅの平面視における面積に対してコレクタベース間接合容量Ｃｂｃを小さくするという観点でも、図４Ｂや図５に示した比較例より優れている。これにより、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。
　次に、図６Ａ及び図６Ｂを参照して、４つのエミッタ電極３０Ｅの好ましい形状及び寸法について説明する。図６Ａ及び図６Ｂは、１つのエミッタ電極３０Ｅと、それに隣接する１本のベースフィンガ３０ＢＦの平面視における位置関係を示す模式図である。
　図６Ａに示した例では、エミッタ電極３０Ｅが、第１方向Ｄ１に関してベースフィンガ３０ＢＦが配置された範囲内に含まれている。このとき、エミッタ電極３０Ｅの第１方向Ｄ１に平行な一方の縁（太い実線で示した縁）が、その全長に亘ってベースフィンガ３０ＢＦに対向する。ベースフィンガ３０ＢＦに対向するエミッタ電極３０Ｅの縁の長さを対向長ＬＥＢということとする。エミッタ電極３０Ｅの平面視における面積をＳＥと標記する。なお、エミッタ電極３０Ｅの第２方向にＤ２平行な縁がベースコンタクト部３０ＢＣに対向しているが、エミッタ電極３０Ｅとベースコンタクト部３０ＢＣとの間隔は、エミッタ電極３０Ｅとベースフィンガ３０ＢＦとの間隔より十分広いため、ここでは、ベースコンタクト部３０ＢＣに対向する縁の長さは、対向長ＬＢＥに含めない。
　対向長ＬＥＢに対する面積ＳＥの比ＳＥ／ＬＥＢを、対向長面積比Ｒということとする。複数のエミッタ電極３０Ｅの間で動作の均一性、例えばエミッタ電流密度の均一性の崩れを抑制するために、複数のエミッタ電極３０Ｅの間で、対向長面積比Ｒのばらつきを少なくすることが好ましい。例えば、対向長面積比Ｒの最大値と最小値との差が、対向長面積比Ｒの平均値の２０％以下であることが好ましく、１０％以下であることがより好ましい。また、対向長面積比Ｒが、すべてのエミッタ電極３０Ｅにおいて同一であることが最も好ましい。例えば、すべてのエミッタ電極３０Ｅの間で、対向長ＬＥＢが同一であり、面積ＳＥも同一であることが好ましい。なお、製造プロセス上の許容範囲内の寸法ばらつきが生じている場合も「同一である」といえる。
　図６Ｂに示した例では、エミッタ電極３０Ｅの一部が、第１方向Ｄ１に関してベースフィンガ３０ＢＦが配置された範囲の外側まで延びている。すなわち、エミッタ電極３０Ｅの第１方向Ｄ１に平行な一方の縁の一部分（太い実線で示した部分）のみが、ベースフィンガ３０ＢＦに対向する。エミッタ電極３０Ｅの第１方向Ｄ１に平行な一方の縁のうち、第１方向Ｄ１に関してベースフィンガ３０ＢＦが配置されている範囲内の部分の長さが、対向長ＬＥＢに相当する。
　次に、図７Ａ及び図７Ｂを参照して、エミッタ電極３０Ｅの好ましい配置及び形状について説明する。図７Ａ及び図７Ｂは、４つのエミッタ電極３０Ｅの配置及び形状を示す平面図である。平面視において４つのエミッタ電極３０Ｅを包含する最小の長方形を最小包含長方形４１という。通常、最小包含長方形４１の一対の辺は第１方向Ｄ１と平行であり、他の一対の辺は第２方向Ｄ２と平行である。最小包含長方形４１の第１方向Ｄ１の寸法をＬ１と標記し、第２方向Ｄ２の寸法をＬ２と標記する。
　図７Ａに示した例では、図７Ｂに示した例より、最小包含長方形４１の縦横比が１に近い。最小包含長方形４１の縦横比が１からずれると、すなわち細長くなると、長手方向に関して温度のばらつきが生じやすい。温度のばらつきが生じると、トランジスタ２５が熱暴走しやすくなる。トランジスタ２５の熱暴走を抑制するために、最小包含長方形４１を正方形に近づけることが好ましい。例えば、最小包含長方形４１の第１方向Ｄ１の寸法Ｌ１に対する第２方向Ｄ２の寸法Ｌ２の比が、０．５以上２以下であることが好ましい。
　つぎに、第１実施例の変形例について説明する。
　第１実施例では、１つのトランジスタ２５（図１Ｂ）において、４つのエミッタ電極３０Ｅと２つのベースフィンガ３０ＢＦとが第２方向Ｄ２に並んで配置されているが、エミッタ電極３０Ｅの個数を４個以上にし、ベースフィンガ３０ＢＦの本数を２本以上にしてもよい。このとき、２つのエミッタ電極３０Ｅと、その間に配置された１本のベースフィンガ３０ＢＦとが繰り返し単位となって、複数の繰り返し単位が第２方向Ｄ２に並んで配置される。すなわち、エミッタ電極３０Ｅの個数は偶数であり、ベースフィンガ３０ＢＦの本数はエミッタ電極３０Ｅの個数の１／２である。
　［第２実施例］
　次に、図８を参照して第２実施例による半導体装置について説明する。以下、図１Ａから図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図８は、第２実施例による半導体装置の各構成要素の平面視における配置を示す図である。図８において、図１Ａと同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、その上の１層目の配線に相対的に淡い右下がりのハッチングを付している。
　第１実施例（図１Ａ）では、一対のコレクタ電極３０Ｃがコレクタメサ２６を第２方向Ｄ２に挟んでいる。これに対して第２実施例では、平面視において、コレクタ電極３０Ｃは、第２方向Ｄ２に並ぶエミッタ電極３０Ｅ及びベースフィンガ３０ＢＦの列を、第２方向Ｄ２の両側、及び第１方向Ｄ１の片側（図８において下側）からＵ字状に囲んでいる。１層目のコレクタ配線３１Ｃも、コレクタ電極３０Ｃと同様にＵ字状の形状を有する。
　次に、第２実施例の優れた効果について説明する。
　第２実施例においても第１実施例と同様に、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。
　第１実施例（図１Ａ）では、コレクタ電流は、図８に横向きの矢印で示したように、エミッタ電極３０Ｅからコレクタ電極３０Ｃに向かう。これに対して第２実施例では、図８に示した横方向の矢印のみならず、縦方向の矢印の方向にもコレクタ電流が流れる。このため、複数のエミッタ電極３０Ｅの間で、電流の均一性が高まる。その結果、熱的な均一性も高まり、熱暴走を抑制する効果及び破壊耐圧を向上させる効果が、第１実施例の場合より高くなる。
　［第３実施例］
　次に、図９Ａ及び図９Ｂを参照して第３実施例による半導体装置について説明する。以下、図１Ａから図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図９Ａは、第３実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図９Ｂは、図９Ａの一点鎖線９Ｂ－９Ｂにおける断面図である。図９Ａにおいて、図１Ａと同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、その上の１層目の配線に相対的に淡い右下がりのハッチングを付している。
　第１実施例（図１Ａ）では、ベース電極３０Ｂの全体が、平面視においてコレクタメサ２６に包含されている。すなわちベースコンタクト部３０ＢＣが、平面視においてコレクタメサ２６の内側に配置されている。これに対して第３実施例では、ベースコンタクト部３０ＢＣが、平面視においてコレクタメサ２６の外側、すなわちベース層２５Ｂとコレクタ層２５Ｃとの接合界面の外側に配置されている。この構成において、ベースコンタクト部３０ＢＣがサブコレクタ層２１に電気的に接続されないようにするために、ベース電極３０Ｂとサブコレクタ層２１との間に絶縁膜が配置される。この絶縁膜は、図９Ｂに示したベース層２５Ｂとベースフィンガ３０ＢＦとの間にも配置される。なお、この絶縁膜は、エミッタ電極３０Ｅ及びコレクタ電極３０Ｃを形成した後に成膜される。
　ベースフィンガ３０ＢＦをベース層２５Ｂに接続するために、両者の間に配置された絶縁膜（図示せず）に開口Ｈ４（図９Ａ）が設けられている。ベースフィンガ３０ＢＦは、この開口Ｈ４を通ってベース層２５Ｂに電気的に接続される。ベースフィンガ３０ＢＦが開口Ｈ４を通ることにより、図９Ｂに示した断面において、ベースフィンガ３０ＢＦの形状がＴ字状になっている。ベースフィンガ３０ＢＦは、平面視においてコレクタメサ２６の外周の段差と交差して、コレクタメサ２６の外側まで延び、ベースコンタクト部３０ＢＣに接続されている。
　次に、第３実施例の優れた効果について説明する。
　第３実施例においても第１実施例と同様に、破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。第３実施例では、第１実施例（図１Ａ）と比べてコレクタメサ２６の平面視における面積が小さい。このため、エミッタ電極３０Ｅの面積が同一の条件の下で、コレクタベース間接合容量Ｃｂｃがより小さくなる。その結果、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制する効果がより高まる。
　［第４実施例］
　次に、図１０Ａから図１１までの図面を参照して、第４実施例による半導体装置について説明する。以下、図１Ａから図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図１０Ａは、第４実施例による半導体装置の各構成要素の平面視における配置を示す図であり、図１０Ｂは、図１０Ａの一点鎖線１０Ｂ－１０Ｂにおける断面図である。図１０Ａにおいて、図１Ａと同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、その上の１層目の配線に相対的に淡い右下がりのハッチングを付している。
　第１実施例（図１Ａ）では、ベースフィンガ間領域４０に２つのエミッタ電極３０Ｅが配置されている。これに対して第４実施例では、ベースフィンガ間領域４０に１つのエミッタ電極３０Ｅ及び１つのエミッタ層２５Ｅが配置されている。ベースフィンガ間領域４０に配置されているエミッタ電極３０Ｅの第２方向Ｄ２の寸法は、第２方向Ｄ２の両端に配置されているエミッタ電極３０Ｅのそれぞれの第２方向Ｄ２の寸法より大きい。ベースコンタクト部３０ＢＣは、第３実施例による半導体装置（図９Ａ）と同様に、平面視においてコレクタメサ２６の外側に配置されている。３つのエミッタ電極３０Ｅの第１方向の寸法は同一である。
　次に、図１１を参照して、エミッタ電極３０Ｅの好ましい寸法について説明する。図１１は、エミッタ電極３０Ｅ及びベースフィンガ３０ＢＦの平面視における位置関係を示す模式図である。
　エミッタ電極３０Ｅのそれぞれの縁のうち、ベースフィンガ３０ＢＦに対向する部分を太い実線で示している。両端のエミッタ電極３０Ｅにおいては、第１方向Ｄ１に平行な一対の縁のうち一方の縁がベースフィンガ３０ＢＦに対向している。ベースフィンガ間領域４０内のエミッタ電極３０Ｅにおいては、第１方向Ｄ１に平行な一対の縁の両方がベースフィンガ３０ＢＦに対向している。第１方向Ｄ１に平行な一対の縁の各々の長さは、両端のエミッタ電極３０Ｅの第１方向に平行な一対の縁の各々の長さと等しい。
　両端のエミッタ電極３０Ｅの対向長をＬＥＢ１と標記し、平面視における面積をＳＥ１と標記する。両端の２つのエミッタ電極３０Ｅのそれぞれの対向長ＬＥＢ１は等しく、面積ＳＥ１も等しい。両端のエミッタ電極３０Ｅのそれぞれの対向長面積比Ｒ１は、以下の式で計算される。
Ｒ１＝ＳＥ１／ＬＥＢ１・・・（１）
　ベースフィンガ間領域４０内のエミッタ電極３０Ｅの対向長をＬＥＢ２と標記し、平面視における面積をＳＥ２と標記する。ベースフィンガ間領域４０に配置されているエミッタ電極３０Ｅにおいては、第１方向Ｄ１に平行な２本の縁の両方がベースフィンガ３０ＢＦに対向しているため、以下の式が成り立つ。
ＬＥＢ２＝２×ＬＥＢ１・・・（２）
　ベースフィンガ間領域４０に配置されているエミッタ電極３０Ｅの対向長面積比Ｒ２は、以下の式で計算される。
Ｒ２＝ＳＥ２／ＬＥＢ２＝ＳＥ２／（２×ＬＥＢ１）・・・（３）
　図６Ａ及び図６Ｂを参照して説明したように、複数のエミッタ電極３０Ｅの間で動作の均一性、例えばエミッタ電流密度の均一性の崩れを抑制するために、複数のエミッタ電極３０Ｅの間で、対向長面積比Ｒ１、Ｒ２のばらつきを少なくすることが好ましい。例えば、対向長面積比Ｒ１、Ｒ２の最大値と最小値との差が、対向長面積比Ｒ１、Ｒ２の平均値の２０％以下であることが好ましく、１０％以下であることがより好ましい。
　また、ベースフィンガ間領域４０内のエミッタ電極３０Ｅの対向長面積比Ｒ２と両端のエミッタ電極３０Ｅの対向長面積比Ｒ１とを等しくすることが最も好ましい。この最適条件下では、式（１）及び式（３）から、ベースフィンガ間領域４０のエミッタ電極３０Ｅの面積ＳＥ２が両端のエミッタ電極３０Ｅの面積ＳＥ１の２倍に等しい。
　次に、第４実施例の優れた効果について説明する。
　第４実施例においても第１実施例と同様に、破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。第１実施例（図１Ｂ）では、ベースフィンガ間領域４０内の２つのエミッタ電極３０Ｅの間に間隙が確保されているが、第４実施例では、この間隙を確保する必要がない。このため、第１実施例と比べて、コレクタメサ２６（図１０Ａ）の面積をより小さくすることができる。その結果、コレクタベース間接合容量Ｃｂｃをより小さくすることが可能になる。
　次に、第４実施例の変形例について説明する。
　第４実施例では、エミッタ電極３０Ｅを３個配置しているが、４個以上配置してもよい。この場合、ベースフィンガ３０ＢＦの本数は、エミッタ電極３０Ｅの個数より１つだけ少ない本数になる。複数のベースフィンガ間領域４０にエミッタ電極３０Ｅが１つずつ配置される。
　ベースフィンガ間領域４０が複数個配置される構成において、第１実施例のように、ベースフィンガ間領域４０内に２つのエミッタ電極３０Ｅが配置された箇所と、第４実施例のように、ベースフィンガ間領域４０内に１つのエミッタ電極３０Ｅが配置された箇所とを混在させてもよい。
　［第５実施例］
　次に、図１２から図１４までの図面を参照して第５実施例による高周波電力増幅器について説明する。第５実施例による高周波電力増幅器には、第１実施例から第４実施例までのいずれかの実施例による半導体装置が含まれる。
　図１２は、第５実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。図１３は、図１２の一点鎖線１３―１３における断面図である。図１２において、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、１層目の配線に相対的に淡い右下がりのハッチングを付し、２層目の配線の輪郭を相対的に太い実線で表している。
　複数のセル２７が、基板２０の上面に、第２方向Ｄ２に並んで配置されている。複数のセル２７の各々は、第３実施例（図９Ａ、図９Ｂ）による半導体装置のトランジスタ２５、コレクタ電極３０Ｃ、エミッタ電極３０Ｅ、及びベース電極３０Ｂを含む。複数のセル２７の各々は、さらに、入力キャパシタ２８及びバラスト抵抗素子２９を含む。セル２７の各々に、第１実施例、第２実施例、または第４実施例による半導体装置の構成を採用してもよい。第２方向Ｄ２に隣り合う２つのセル２７のコレクタ電極３０Ｃは、相互に連続している。
　複数のセル２７の各々のベースコンタクト部３０ＢＣ（図９Ａ）から第１方向（図１２において上方向）に１層目のベース配線３１Ｂが延びている。２層目の配線層に配置された高周波信号入力配線３２ＲＦが、複数のベース配線３１Ｂと交差する。ベース配線３１Ｂのうち高周波信号入力配線３２ＲＦと重なっている部分は、他の部分に比べて拡幅されており、重なり部分に入力キャパシタ２８が形成される。
　複数のバラスト抵抗素子２９の一端が、それぞれ複数のベース配線３１Ｂの先端に重なる。バラスト抵抗素子２９の他端は、１層目の配線層に配置された共通のベースバイアス配線３１ＢＢの一部分に重なる。バラスト抵抗素子２９は、ベース配線３１Ｂ及びベースバイアス配線３１ＢＢに対して層間絶縁膜を介することなく配置されている。
　２層目のエミッタ配線３２Ｅが、平面視において複数のトランジスタ２５を包含する。２層目のエミッタ配線３２Ｅは、層間絶縁膜に設けられたビアホールを通って１層目の複数のエミッタ配線３１Ｅに接続されている。１層目のグランド配線３１Ｇが、複数のセル２７のセル列に並走するように配置されている。グランド配線３１Ｇの一部分が２層目のエミッタ配線３２Ｅの一部分と重なり、重なり箇所において両者が相互に接続されている。
　平面視においてグランド配線３１Ｇに包含される位置に、基板２０を貫通する複数の貫通バイアホール２２が設けられている。基板２０の上面とは反対側の裏面に、裏面電極５０が配置されている。裏面電極５０は、貫通バイアホール２２の側面を通ってグランド配線３１Ｇに接続されている。貫通バイアホール２２内の残りの部分に、導電性の充填部材５１が充填されている。
　平面視において複数のセル２７のセル列に並走するように、２層目のコレクタ配線３２Ｃが配置されている。２層目のコレクタ配線３２Ｃの一部分が１層目のコレクタ配線３１Ｃの一部分と重なり、重なり箇所において両者が接続されている。２層目のコレクタ配線３２Ｃの一部の領域は、ワイヤボンディング用のパッド３２Ｐとして利用される。
　図１４は、１つのセル２７の等価回路図である。セル２７の各々は、トランジスタ２５、入力キャパシタ２８、及びバラスト抵抗素子２９を含む。トランジスタ２５のエミッタがグランド配線３１Ｇに接続され、コレクタがコレクタ配線３２Ｃに接続されている。コレクタ配線３２Ｃからトランジスタ２５に電源が供給される。
　トランジスタ２５のベースが入力キャパシタ２８を介して高周波信号入力配線３２ＲＦに接続されている。高周波信号入力配線３２ＲＦから入力キャパシタ２８を介してトランジスタ２５のベースに高周波信号が入力される。トランジスタ２５のベースは、さらに、バラスト抵抗素子２９を介してベースバイアス配線３１ＢＢに接続されている。ベースバイアス配線３１ＢＢからバラスト抵抗素子２９を介してトランジスタ２５のベースにベースバイアスが供給される。
　次に、第５実施例の優れた効果について説明する。
　第５実施例においては、複数のセル２７のそれぞれが、第１実施例から第４実施例までのいずれかの半導体装置と同一の構成のトランジスタ２５を含んでいるため、第１実施例から第４実施例までの半導体装置と同様に、破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。
　［第６実施例］
　次に、図１５を参照して第６実施例による高周波電力増幅器について説明する。以下、図１２から図１４までの図面を参照して説明した第５実施例による高周波電力増幅器と共通の構成については説明を省略する。
　図１５は、第６実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。図１５において、図１２と同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、１層目の配線に相対的に淡い右下がりのハッチングを付し、２層目の配線の輪郭を相対的に太い実線で表している。第５実施例（図１２）では、複数のセル２７のそれぞれのトランジスタ２５が、第２方向Ｄ２に平行な１本の直線上に並んで配置されている。これに対して第６実施例では、複数のセル２７のそれぞれのトランジスタ２５が、千鳥状に配置されている。
　次に、千鳥状の配置について具体的に説明する。複数のセル２７に、第２方向Ｄ２の一方の端のセル２７から他方の端のセル２７に向かって１から順番に通し番号を付したとき、奇数番目のセル２７及び偶数番目のセル２７のそれぞれのトランジスタ２５は、第２方向Ｄ２に平行な１本の直線上に並んで配置されている。ただし、偶数番目のセル２７のトランジスタ２５は、奇数番目のセル２７のトランジスタ２５に対して第１方向Ｄ１にずれた位置に配置されている。例えば、２層目のコレクタ配線３２Ｃから見て、偶数番目のセル２７のトランジスタ２５は、奇数番目のセル２７のトランジスタ２５より遠い位置に配置されている。奇数番目のセル２７のトランジスタ２５に対する偶数番目のセル２７のトランジスタ２５の第１方向Ｄ１へのずれ量は、トランジスタ２５の各々のコレクタメサ２６（図１Ａ、図９Ａ等）の第１方向Ｄ１の寸法以上である。
　２層目のコレクタ配線３２Ｃから見て遠い方のトランジスタ２５のコレクタ電極３０Ｃの第２方向Ｄ２の寸法（以下、幅という場合がある。）は、第２方向Ｄ２に対して斜めに隣り合う２つのトランジスタ２５の第２方向Ｄ２の間隔Ｇよりやや小さい程度であり、間隔Ｇの１／２より十分大きい。このコレクタ電極３０Ｃに平面視においてほぼ重なっている１層目のコレクタ配線３１Ｃの幅も、コレクタ電極３０Ｃの幅とほぼ同程度である。
　２層目のコレクタ配線３２Ｃから見て近い方のトランジスタ２５のうち第２方向Ｄ２に隣り合うトランジスタ２５の間のほぼ全域に、１層目のコレクタ配線３１Ｃが配置されている。
　次に、第６実施例の優れた効果について説明する。
　第６実施例においても第５実施例と同様に、破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。第６実施例では、第５実施例と比べてトランジスタ２５の分布密度が低い。このため、トランジスタ２５からの放熱性を高めることができる。
　第５実施例（図１２）では、第２方向Ｄ２に隣り合う２つのトランジスタ２５の間に配置されているコレクタ配線３１Ｃが、２つのトランジスタ２５で共用される。このため、１つのトランジスタ２５のコレクタ電流が流れる部分は、実質的に、２つのトランジスタ２５の間に配置されているコレクタ配線３１Ｃの幅の１／２の領域に制限されると考えることができる。
　これに対して第６実施例では、２層目のコレクタ配線３２Ｃから見て遠い方のトランジスタ２５を第２方向Ｄ２に挟む位置に配置されたコレクタ配線３１Ｃには、１つのトランジスタ２５のコレクタ電流のみが流れる。このため、２層目のコレクタ配線３２Ｃから見て遠い方のトランジスタ２５に対して配置されたコレクタ配線３１Ｃの幅が実質的に拡幅されることになる。
　また、２層目のコレクタ配線３２Ｃから見て近い方のトランジスタ２５に対しては、第２方向Ｄ２に隣り合う２つのトランジスタ２５の間のほぼ全域に、１層目のコレクタ配線３１Ｃが配置されている。このため、２層目のコレクタ配線３２Ｃから見て近い方のトランジスタ２５に対して配置されたコレクタ配線３１Ｃの幅は、充分広いと考えることができる。
　このように、第６実施例においては、第５実施例と比べて、複数のトランジスタ２５のそれぞれに対して配置されたコレクタ配線３１Ｃの幅が広くなる。このため、コレクタ配線３１Ｃの寄生抵抗を、実質的に低減させることができる。
　［第７実施例］
　次に、図１６及び図１７を参照して第７実施例による高周波電力増幅器について説明する。以下、図１５を参照して説明した第６実施例による高周波電力増幅器と共通の構成については説明を省略する。
　第６実施例（図１５）では、トランジスタ２５のエミッタが、図１３に示すように、基板２０の裏面に配置された裏面電極５０に接続される。基板２０の上面の上に、ワイヤボンディング用のパッド３２Ｐが配置されている。すなわち、第６実施例による高周波電力増幅器は、実装基板に対して、トランジスタ２５が配置された面が実装基板とは反対側を向くように実装（ファイスアップ実装）される。これに対して第７実施例による高周波電力増幅器は、実装基板に対して、トランジスタ２５が配置された面が実装基板と対向するように実装（フェイスダウン実装）される。
　図１６は、第７実施例による高周波電力増幅器の各構成要素の平面視における配置を示す図である。図１７は、図１６の一点鎖線１７―１７における断面図である。図１６において、図１５と同様に、半導体領域に接触する電極に相対的に濃い右上がりのハッチングを付し、１層目の配線に相対的に淡い右下がりのハッチングを付し、２層目の配線の輪郭を相対的に太い実線で表している。さらに、２層目の配線の上に配置される外部接続端子の輪郭を、さらに太い実線で表している。
　平面視において複数のトランジスタ２５を包含するように２層目のエミッタ配線３２Ｅが配置されている。２層目のエミッタ配線３２Ｅの上にエミッタ用の外部接続端子３３Ｅが配置されている。外部接続端子３３Ｅは、平面視においてすべてのトランジスタ２５と少なくとも部分的に重なっている。
　２層目のエミッタ配線３２Ｅに並走するように、２層目のコレクタ配線３２Ｃが配置されている。２層目のコレクタ配線３２Ｃの一部分が１層目のコレクタ配線３１Ｃの一部分に重なり、重なり箇所において両者が接続されている。２層目のコレクタ配線３１Ｃの上に、コレクタ用の複数の外部接続端子３３Ｃが配置されている。エミッタ用の外部接続端子３３Ｅ及びコレクタ用の外部接続端子３３Ｃの上に、それぞれハンダ３４が配置されている。外部接続端子３３Ｅ、３３Ｃには、例えばＣｕピラーバンプが用いられる。なお、Ｃｕピラーバンプに代えて、Ａｕバンプ、ハンダボールバンプ等を用いてもよい。
　次に、第７実施例の優れた効果について説明する。
　第７実施例においても第６実施例と同様に、破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。第７実施例では、エミッタ用の外部接続端子３３Ｅがトランジスタ２５から実装基板に向かう放熱経路として機能する。このため、動作時におけるトランジスタ２５の温度上昇を抑制することができる。
　［第８実施例］
　次に、図１８、図１９、及び図２０を参照して、第８実施例による高周波増幅回路及び高周波フロントエンドモジュールについて説明する。第８実施例による高周波増幅回路は、第７実施例による高周波電力増幅器（図１６、図１７）を含む。
　図１８は、第８実施例による高周波増幅回路６０のブロック図である。第８実施例による高周波増幅回路６０は、初段増幅回路６１、出力段増幅回路６２、入力整合回路６５、段間整合回路６６、初段バイアス回路６８、及び出力段バイアス回路６９を含む。さらに、第８実施例による高周波増幅回路６０は、バンプで構成される外部接続端子として、高周波信号入力端子ＲＦｉｎ、高周波信号出力端子ＲＦｏｕｔ、初段バイアス制御端子Ｖｂｉａｓ１、出力段バイアス制御端子Ｖｂｉａｓ２、電源端子Ｖｃｃ１、Ｖｃｃ２、バイアス電源端子Ｖｂａｔｔ、及びグランド端子ＧＮＤを含む。なお、図１８のブロック図ではグランド端子ＧＮＤを１個のみ示しているが、実際にはグランド端子ＧＮＤは複数個配置されている。
　高周波信号入力端子ＲＦｉｎから入力された高周波信号が、入力整合回路６５を介して初段増幅回路６１に入力される。初段増幅回路６１で増幅された高周波信号が段間整合回路６６を介して出力段増幅回路６２に入力される。出力段増幅回路６２で増幅された高周波信号が高周波信号出力端子ＲＦｏｕｔから出力される。出力段増幅回路６２に、第７実施例による高周波電力増幅器（図１６、図１７）が用いられる。高周波信号出力端子ＲＦｏｕｔに出力整合回路６７が接続される。
　電源端子Ｖｃｃ１及びＶｃｃ２から、それぞれ初段増幅回路６１及び出力段増幅回路６２に電源電圧が印加される。バイアス電源端子Ｖｂａｔｔから初段バイアス回路６８及び出力段バイアス回路６９にバイアス電源が供給される。初段バイアス回路６８が、初段バイアス制御端子Ｖｂｉａｓ１に入力されたバイアス制御信号に基づいて、初段増幅回路６１にバイアスを供給する。出力段バイアス回路６９が、出力段バイアス制御端子Ｖｂｉａｓ２に入力されたバイアス制御信号に基づいて、出力段増幅回路６２にバイアスを供給する。
　図１９は、第８実施例による高周波増幅回路６０の基板内における各構成要素の配置を示す図である。図１９において、１層目及び２層目の主な配線にハッチングを付している。
　エミッタ用の外部接続端子３３Ｅと重なる位置に、出力段増幅回路６２が配置されている。第７実施例（図１６）では、８個のトランジスタ２５に対して１つの外部接続端子３３Ｅが配置されているが、第８実施例では、１４個のトランジスタ２５が２つの組に分けられ、２つの組のそれぞれに対して外部接続端子３３Ｅが配置されている。また、第７実施例（図１６）では、８個のトランジスタ２５に対して３つの外部接続端子３３Ｃが配置されているが、第８実施例では、１４個のトランジスタ２５に対して１つの外部接続端子３３Ｃが配置されている。外部接続端子３３Ｃは、電源端子Ｖｃｃ２（図１８）及び高周波信号出力端子ＲＦｏｕｔ（図１８）に相当する。
　基板２０の上面に、その他に、初段増幅回路６１、入力整合回路６５、段間整合回路６６、初段バイアス回路６８、出力段バイアス回路６９、高周波信号入力端子ＲＦｉｎ、電源端子Ｖｃｃ１、バイアス電源端子Ｖｂａｔｔ、初段バイアス制御端子Ｖｂｉａｓ１、及び出力段バイアス制御端子Ｖｂｉａｓ２が配置されている。さらに、初段増幅回路６１に含まれる複数のトランジスタのエミッタに接続されるグランド端子ＧＮＤ等が配置されている。
　図２０は、第８実施例による高周波フロントエンドモジュールの概略断面図である。高周波増幅回路６０の一方の面に、エミッタ用の外部接続端子３３Ｅ、コレクタ用の外部接続端子３３Ｃ等が配置されている。モジュール基板７０の実装面に複数のランド７４が配置されている。高周波増幅回路６０の外部接続端子３３Ｅ、３３Ｃが、モジュール基板７０のランド７４に、ハンダ８０により接続されている。
　なお、高周波増幅回路６０には、外部接続端子３３Ｅ、３３Ｃ以外にも、電源用や信号用の複数の外部接続端子（図１９）が配置されている。これらの外部接続端子も、モジュール基板７０の対応するランドにハンダにより接続される。
　モジュール基板７０の実装面に、高周波増幅回路６０以外に、インダクタ、キャパシタ等の複数の表面実装部品７５が実装されている。これらの表面実装部品７５の一部は、出力整合会と６７（図１８）を構成する。モジュール基板７０の内層、及び実装面とは反対側の表面（以下、裏面という。）に、グランドプレーン７２が配置されている。実装面に配置されたグランド用のランド７４から裏面のグランドプレーン７２まで達する複数のビア７３が設けられている。
　次に、第８実施例の優れた効果について説明する。
　第８実施例では、高周波増幅回路６０の出力段増幅回路６２（図１８）に、第７実施例による高周波増幅回路（図１６、図１７）が用いられている。このため、第５実施例と同様に、出力段増幅回路６２のトランジスタ２５の破壊耐圧を向上させるとともに、コレクタベース間接合容量Ｃｂｃに起因するゲインの低下を抑制することができる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０　基板
２１　サブコレクタ層
２２　貫通バイアホール
２５　トランジスタ
２５Ｂ　ベース層
２５Ｃ　コレクタ層
２５Ｅ　エミッタ層
２６　コレクタメサ
２７　セル
２８　入力キャパシタ
２９　バラスト抵抗素子
３０Ｂ　ベース電極
３０ＢＣ　ベースコンタクト部
３０ＢＦ　ベースフィンガ
３０Ｃ　コレクタ電極
３０Ｅ　エミッタ電極
３１Ｂ　１層目のベース配線
３１ＢＢ　ベースバイアス配線
３１Ｃ　１層目のコレクタ配線
３１Ｅ　１層目のエミッタ配線
３１Ｇ　１層目のグランド配線
３２Ｃ　２層目のコレクタ配線
３２Ｅ　２層目のエミッタ配線
３２Ｐ　ワイヤボンディング用のパッド
３２ＲＦ　２層目の高周波信号入力配線
３３Ｃ　コレクタ用の外部接続端子
３３Ｅ　エミッタ用の外部接続端子
３４　ハンダ
４０　ベースフィンガ間領域
４１　最小包含長方形
５０　裏面電極
５１　充填部材
６０　高周波増幅回路
６１　初段増幅回路
６２　出力段増幅回路（高周波信号電力増幅回路）
６５　入力整合回路
６６　段間整合回路
６８　初段バイアス回路
６９　出力段バイアス回路
７０　モジュール基板
７２　グランドプレーン
７３　ビア
７４　ランド
７５　表面実装部品
８０　ハンダ
 

Claims (10)

  1. 　基板と、
    　前記基板の一方の面である上面の上に順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むトランジスタと、
    　前記エミッタ層に電気的に接続された４つ以上のエミッタ電極と、
    　前記ベース層に電気的に接続された２つ以上のベースフィンガを含むベース電極と、
    　前記コレクタ層に電気的に接続されたコレクタ電極と
    を備えており、
    　前記エミッタ電極の各々、及び前記ベースフィンガの各々は、前記基板の前記上面内の第１方向に長い形状を有し、
    　前記エミッタ電極及び前記ベースフィンガは、前記基板の前記上面内で前記第１方向と直交する第２方向に並んで配置されており、
    　前記第２方向に並ぶ４つ以上の前記エミッタ電極及び２つ以上の前記ベースフィンガの列において、前記第２方向の両端には、それぞれ前記エミッタ電極が配置されており、
    　前記第２方向に隣り合う２つの前記ベースフィンガの間のベースフィンガ間領域のうち、少なくとも１つの前記ベースフィンガ間領域には、前記第２方向に並ぶ２つの前記エミッタ電極が配置されており、
    　複数の前記エミッタ電極の各々の隣に配置された１つまたは２つの前記ベースフィンガに対向する前記エミッタ電極の縁の長さに対する前記エミッタ電極の平面視における面積の比を対向長面積比と定義したとき、複数の前記エミッタ電極のそれぞれの前記対向長面積比の最大値と最小値との差が、前記対向長面積比の平均値の２０％以下である半導体装置。
  2. 　４つ以上の前記エミッタ電極の平面視における面積が同一である請求項１に記載の半導体装置。
  3. 　基板の一方の面である上面の上に順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むトランジスタと、
    　前記エミッタ層に電気的に接続された３つのエミッタ電極と、
    　前記ベース層に電気的に接続された２つのベースフィンガを含むベース電極と
    　前記コレクタ層に電気的に接続されたコレクタ電極と
    を備えており、
    　前記エミッタ電極の各々、及び前記ベースフィンガの各々は、前記基板の前記上面内の第１方向に長い形状を有し、
    　３つの前記エミッタ電極及び２つの前記ベースフィンガは、前記基板の前記上面内で前記第１方向と直交する第２方向に、前記エミッタ電極、前記ベースフィンガ、前記エミッタ電極、前記ベースフィンガ、前記エミッタ電極の順に並んで配置されており、
    　複数の前記エミッタ電極の各々の隣に配置された１つまたは２つの前記ベースフィンガに対向する前記エミッタ電極の縁の長さに対する前記エミッタ電極の平面視における面積の比を対向長面積比と定義したとき、複数の前記エミッタ電極のそれぞれの前記対向長面積比の最大値と最小値との差が、前記対向長面積比の平均値の２０％以下であり、
    　平面視において、３つの前記エミッタ電極を包含する最小包含長方形の前記第１方向の寸法に対する前記第２方向の寸法の比が０．５以上２以下である半導体装置。
  4. 　平面視において、前記コレクタ電極は、前記第２方向に並ぶ前記エミッタ電極及び前記ベースフィンガの列を、前記第２方向の両側、及び前記第１方向の片側からＵ字状に囲んでいる請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記ベース電極は、平面視において、前記ベース層と前記コレクタ層との接合界面の外側で、複数の前記ベースフィンガを相互に接続している請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記ベースフィンガの本数が２本であり、
    　平面視において、複数の前記エミッタ電極を包含する最小包含長方形の前記第１方向の寸法に対する前記第２方向の寸法の比が、０．５以上２以下である請求項１または２に記載の半導体装置。
  7. 　前記トランジスタは、ヘテロ接合バイポーラトランジスタである請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記基板の前記上面に、前記第２方向に並んで配置された請求項１乃至７のいずれか１項に記載の複数の半導体装置と、
    　前記複数の半導体装置の前記エミッタ電極を接続するエミッタ配線と、
    　高周波信号入力配線と、
    　前記複数の半導体装置の各々の前記ベース電極と、前記高周波信号入力配線とを接続する入力キャパシタと
    を備え、
    　前記複数の半導体装置の前記コレクタ電極は相互に連続している高周波電力増幅器。
  9. 　前記基板の前記上面とは反対側の下面に配置された裏面電極を、さらに備え、
    　前記基板に、貫通バイアホールが設けられており、
    　前記裏面電極は、前記貫通バイアホールを通って前記エミッタ配線に電気的に接続されている請求項８に記載の高周波電力増幅器。
  10. 　前記基板の前記上面の上に配置され、前記エミッタ配線に電気的に接続された外部接続端子を、さらに備えた請求項８に記載の高周波電力増幅器。
     
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