CN112216676A - 半导体装置 - Google Patents

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吉田茂
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Abstract

本发明提供一种对于频率变动不易产生阻抗匹配状态的偏离的半导体装置。在基板设置有接地用焊盘。在基板的表面上的第1方向上并列地配置有发射极接地的多个晶体管。在基板设置有连接多个晶体管的基极的输入布线。至少两个并联电感器的一端与输入布线连接，另一端与接地用焊盘连接。关于第1方向，两个并联电感器以配置了多个晶体管的区域的中心为基准，配置在相互相反侧。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在由多级构成的高频功率放大电路的级间插入阻抗匹配电路(例如，专利文献1)。在专利文献1记载的级间的阻抗匹配电路包含与放大电路的输入端子连接的一个并联电感器。
在先技术文献
专利文献
专利文献1：日本特开2015-46858号公报
并联电感器的电感根据放大电路的输入阻抗决定。在放大电路的输入阻抗小的情况下，必需减小并联电感器的电感。因此，由于制造偏差等，并联电感器的电感的偏差容易变大。若电感的偏差变大，则由于频率变动，变得容易产生阻抗匹配状态的偏离。
发明内容
发明要解决的课题
本发明的目的在于，提供一种对于制造偏差、频率变动不易产生阻抗匹配状态的偏离的半导体装置。
用于解决课题的技术方案
根据本发明的一个观点，提供一种半导体装置，其具有：接地用焊盘，设置在基板；多个晶体管，在所述基板的表面上的第1方向上并列地配置在所述基板，且发射极接地；输入布线，设置在所述基板，并连接有所述多个晶体管的基极；以及至少两个并联电感器，一端与所述输入布线连接，另一端与所述接地用焊盘连接，关于所述第1方向，所述至少两个并联电感器以配置了所述多个晶体管的区域的中心为基准，配置在相互相反侧。
发明效果
由于两个并联电感器并联地连接，所以为了实现所希望的电感，能够增大每个并联电感器的电感。由此，可抑制并联电感器的电感的偏差。其结果是，对于频率变动，变得不易产生阻抗匹配状态的偏离。
附图说明
图1是根据第1实施例的半导体装置的等效电路图。
图2是示出根据第1实施例的半导体装置的一个晶体管的集电极、基极、发射极的连接结构的等效电路图。
图3是示出根据第1实施例的半导体装置的各构成要素的俯视下的位置关系的图。
图4是根据第1实施例的半导体装置的两个晶体管及其附近的剖视图。
图5是示出根据比较例的半导体装置的各构成要素的俯视下的位置关系的图。
图6是示出根据第2实施例的半导体装置的各构成要素的俯视下的位置关系的图。
图7是示出根据第3实施例的半导体装置的各构成要素的俯视下的位置关系的图。
图8是根据第4实施例的半导体装置的等效电路图。
图9是示出根据第4实施例的半导体装置的各构成要素的俯视下的位置关系的图。
附图标记说明
11：输入布线；
11A：输入布线的第1部分；
11B：输入布线的第2部分；
11C：输入布线的第3部分；
12：并联电感器；
15：输入节点；
16：输出节点；
17：接地节点；
18：接地布线；
19：输出布线；
19A：输出布线的第1部分；
19B：输出布线的第2部分；
20：晶体管；
21：输入电容器；
22：镇流电阻元件；
30：线段；
31：垂直平分线；
32：电感器连接布线；
40：阻抗匹配电路；
41：串联电感器；
42：电容器；
43：串联电感器；
44、45、46、47、48、49：导体图案；
50：偏置电路；
51：前级的放大电路；
52：扼流用电感器；
53：并联电容器；
100：基板；
101：子集电极层；
102：集电极层；
103：基极层；
104：外部基极层；
105：发射极层；
106：高浓度的n型区域；
109：基极电极；
110：绝缘膜；
111C：第1层的集电极布线；
111E：第1层的发射极布线；
112C：第2层的集电极布线；
112E：第2层的发射极布线；
113E：第3层的发射极布线；
114E：发射极焊盘；
115E：发射极凸块；
120、121：浅沟道隔离构造。
具体实施方式
[第1实施例]
参照图1至图4对根据第1实施例的半导体装置进行说明。
图1是根据第1实施例的半导体装置的等效电路图。根据第1实施例的半导体装置包含多个晶体管20，多个晶体管20分为两个组。一个组例如包含12个晶体管20。
图2是示出一个晶体管20的集电极、基极、发射极的连接结构的等效电路图。晶体管20例如是异质结双极晶体管。晶体管20的基极经由输入电容器21与输入布线11连接，并且经由镇流电阻元件22与偏置电路连接。晶体管20的发射极与接地布线18连接。接地布线18与安装该半导体装置的模块基板等的接地面连接。由此，晶体管20的发射极接地。晶体管20的集电极与输出布线19连接。
如图1所示，输入布线11由按晶体管20的每个组设置的第1部分11A、从第1部分11A引出的第2部分11B、以及将两个第2部分11B彼此连接的第3部分11C构成。第3部分11C与输入节点15连接。一个组内的多个晶体管20的基极经由输入电容器21与输入布线11的公共的第1部分11A连接。
一个组内的多个晶体管20的发射极经由一个接地布线18与接地节点17连接。接地节点17按晶体管20的每个组设置。两个组内的多个晶体管20的集电极经由一条输出布线19与一个输出节点16连接。在图1中，省略镇流电阻元件22(图2)以及偏置电路50(图2)的记载。
在与多个晶体管20的一个组对应的输入布线11的第2部分11B和与该组对应地设置的接地节点17之间，连接有两个并联电感器12。即，两个并联电感器12各自的一端与输入布线11连接，另一端与该组的晶体管20的发射极连接。关于晶体管20的另一个组，也同样地连接有两个并联电感器12。
从输入节点15输入高频信号。多个晶体管20构成对从输入节点15输入的高频信号进行放大并从输出节点16输出的高频放大电路。并联电感器12构成阻抗匹配电路。
图3是示出根据第1实施例的半导体装置的各构成要素的俯视下的位置关系的图。图4是根据第1实施例的半导体装置的两个晶体管20及其附近的剖视图。
首先，参照图4对半导体装置的剖视图构造进行说明。在由p型Si构成的基板100的表层配置有由高浓度的n型Si构成的子集电极层101，在其上配置有由n型Si构成的集电极层102。在集电极层102上配置有外延生长的由p型SiGe构成的基极层103。
形成有到达至比子集电极层101的上表面略深的位置的浅沟道隔离构造120。通过浅沟道隔离构造120划定多个活性区域，在活性区域各自配置有晶体管20。通过到达至子集电极层101的底面的深的浅沟道隔离构造121，将多个晶体管20从周围的电路分离。被浅沟道隔离构造120包围的多个活性区域分别与在俯视下晶体管20所占的区域对应。被深的浅沟道隔离构造121包围的区域对应于晶体管20的一个组。
在活性区域的表层部的一部分的区域形成有高浓度的p型的外部基极层104。外部基极层104在俯视下包围由p型SiGe构成的基极层103。在一个活性区域内配置两个基极层103。即，晶体管20各自包含两个基极层103。
在各个基极层103上配置有由氧化硅等构成的绝缘膜110，并在其上配置有由n型的多晶硅等构成的发射极层105。发射极层105通过设置在绝缘膜110的开口与基极层103接触。发射极电流在厚度方向上流过发射极层105和基极层103的异质结界面。
在外部基极层104的表面配置有基极电极109。基极电极109例如由Ti硅化物、Ni硅化物等金属硅化物形成。基极电极109在未在图4的剖面表示的区域中与输入布线11(图1)连接。
在发射极层105、外部基极层104、以及基极电极109等上配置有由A1等构成的第1层的布线层。第1层的布线层包含发射极布线111E、集电极布线111C等。第1层的发射极布线111E与发射极层105对应地进行配置，并与发射极层105电连接。第1层的集电极布线111C经由高浓度的n型区域106以及子集电极层101与集电极层102电连接。
在第1层的布线层上配置有由A1等构成的第2层的布线层。第2层的布线层包含发射极布线112E、集电极布线112C等。发射极布线112E与第1层的发射极布线111E电连接，并将多个晶体管20各自的两个发射极层105相互电连接。第2层的集电极布线112C与第1层的集电极布线111C电连接。
在第2层的布线层上配置有由Cu等构成的第3层的布线层。第3层的布线层包含发射极布线113E等。发射极布线113E与第2层的发射极布线112E连接。
在第3层的布线层上配置有由A1等构成的第4层的布线层。第4层的布线层包含发射极焊盘114E等。发射极焊盘114E相当于等效电路图的接地节点17(图1)以及接地布线18(图1)。在发射极焊盘114E上配置有发射极凸块115E。在半导体装置安装在模块基板的状态下，发射极凸块115E与模块基板的接地用连接盘连接。即，发射极焊盘114E作为接地用焊盘进行使用。
虽然在图4所示的剖面中未出现，但是在第2层至第4层的布线层配置有等效电路图的输出布线19以及输出节点16。进而，在第2层的布线层配置有输入电容器21(图2)的下部电极，在第2层的布线层与第3层的布线层之间配置有输入电容器21(图2)的上部电极。该上部电极与配置在第3层的布线层的输入布线11(图1)连接。
接着，参照图3对俯视下的配置进行说明。在图3中，主要示出配置在第3层以及第4层的布线层的导体图案。对第3层的导体图案附上相对高密度的向右下的影线，对第4层的导体图案附上相对低密度的向右上的影线。
在图3的横向(以下，称为第1方向D1。)上并列地配置有多个晶体管20，例如，12个晶体管20。属于一个组的多个晶体管20和另一个组的多个晶体管20沿着一条直线进行配置。在组内，多个晶体管20规则地进行配置，例如，等间隔地进行配置。在两个组之间，晶体管20的配置的规则性被打破。例如，一个组的晶体管20与离其最近的另一个组的晶体管20的间隔比组内的晶体管20的间隔宽。
以下，对与图3所示的属于一个组的多个晶体管20相关联的导体图案的配置进行说明。与属于另一个组的多个晶体管20相关联的导体图案的配置也和与属于一个组的多个晶体管20相关联的导体图案的配置相同。
一个晶体管20和与其连接的输入电容器21在与第1方向D1正交的第2方向D2上并列地配置。多个输入电容器21也在第1方向D1上并列地进行配置。
配置在第4层的输入布线11的第1部分11A在第1方向D1上延伸，并与多个输入电容器21各自的一部分重叠。多个晶体管20的基极经由输入电容器21与第1部分11A连接。如下的线段30的垂直平分线31与第1部分11A交叉，该线段30以位于一个组内的两端的晶体管20的俯视下的几何中心为两端。从该交叉部位起在第2方向D2上引出输入布线11的第2部分11B。在此，晶体管20的俯视下的几何中心相当于被包围该晶体管20的浅沟道隔离构造120(图4)包围的活性区域的几何中心。
以配置了组内的多个晶体管20的区域的第1方向D1上的中心为基准，两个并联电感器12配置在相互相反侧。换言之，两个并联电感器12分别配置在垂直平分线31的两侧。在此，配置了组内的多个晶体管20的区域的第1方向D1上的中心被定义为如下线段30的中点，该线段30以位于一个组内的两端的晶体管20的俯视下的几何中心为两端。此外，关于第2方向D2，从多个晶体管20观察，配置在比输入布线11的第1部分11A远的位置。换言之，关于第2方向D2，在配置了多个晶体管20的部位与配置了两个并联电感器12的部位之间，配置有输入布线11的第1部分11A。
第4层的发射极焊盘114E被配置为与多个晶体管20重叠。两个并联电感器12各自由第3层的导体图案和第4层的导体图案构成。由第3层以及第4层的导体图案分别构成大约一匝的线圈。通过将第3层的导体图案和第4层的导体图案串联地连接，从而可得到匝数为大约两匝的并联电感器12。并联电感器12的一个端部经由电感器连接布线32与输入布线11的第2部分11B连接。即，两个并联电感器12在垂直平分线31上的位置与输入布线11连接。并联电感器12的另一个端部与发射极焊盘114E连接。
两个并联电感器具有如下的相对位置关系，即，当在垂直平分线31处折叠时，至少部分地重叠。例如，两个并联电感器12配置在关于垂直平分线31大致线对称的位置。更具体地，一个并联电感器12的导体图案和另一个并联电感器12的导体图案关于垂直平分线31大致线对称。在此，“大致”意味着允许由制造偏差造成的从线对称的偏离。例如，在从理想的线对称的图案的偏离是由于制造偏差而有可能产生的允许范围内的图案的变形、位置偏离程度的情况下，可以说两个图案“大致线对称”。
与多个晶体管20的一个组对应的第2部分11B和与另一个组对应的第2部分11B通过第3部分11C相互连接。将第3部分11C关于第1方向D1进行二等分的部位相当于等效电路图的输入节点15(图1)。
从配置了多个晶体管20的区域观察，在与配置了输入布线11的一侧相反侧配置有由第4层的导体图案构成的输出布线19。输出布线19关于第1方向D1从多个晶体管20的一个组跨越另一个组而进行配置。输出布线19还配置在第3层以及第2层的导体层。另外，与配置在第3层以及第2层的导体层的输出布线19对应的导体图案按多个晶体管20的每个组进行配置。
将输出布线19关于第1方向D1进行二等分的部位相当于等效电路图的输出节点16(图1)。具体地，在相当于输出节点16的部位配置有与输出布线19连接的输出凸块。
接着，一边与图5所示的比较例进行比较一边对第1实施例的优异的效果进行说明。图5是示出根据比较例的半导体装置的各构成要素的俯视下的位置关系的图。在第1实施例中，与属于一个组的多个晶体管20对应地配置有两个并联电感器12。相对于此，在图5所示的比较例中，对属于一个组的多个晶体管20配置有一个并联电感器12。关于第1方向D1，一个并联电感器12以配置了多个晶体管20的区域的中心为基准仅配置在一侧。
由于作为异质结双极晶体管的晶体管20的输入阻抗小，所以作为获得阻抗匹配所需的并联电感器12的电感，要求小的值(例如，0.1nH以下)。在比较例中，必需将一个并联电感器12的电感设为小的值，并联电感器12的电感的偏差容易变大。其结果是，对于输入的高频信号的频率变动，变得容易产生从阻抗匹配状态的偏离。
相对于此，在第1实施例中，并联地连接有两个并联电感器12。因此，与比较例的情况相比，并联电感器12的每一个的电感变成大约两倍。若将并联电感器12的电感增大，则由电感的偏差造成的影响变小。其结果是，对于输入的高频信号的频率变动，变得不易产生从阻抗匹配状态的偏离。
此外，在第1实施例中，以配置了一个组内的多个晶体管20的区域为基准，两个并联电感器12配置在关于第1方向D1对称的位置。因此，与比较例的情况相比，可改善多个晶体管20的动作的不平衡。进而，通过将两个并联电感器12配置为关于垂直平分线31具有大致线对称性，从而能够进一步改善多个晶体管20的动作的不平衡。
接着，对第1实施例的变形例进行说明。虽然在第1实施例中，将并联电感器12的匝数设为大约两匝，但是根据需要对匝数进行增减为宜。在使匝数增多的情况下，将一个布线层内的导体图案设为漩涡状为宜。
虽然在第1实施例中，作为晶体管20而采用了使用了Si和SiGe的HBT，但是也可以采用由其它化合物半导体构成的HBT。例如，也可以采用如下的HBT，即，对基极和集电极使用GaAs，对发射极使用InGaP。该HBT例如由设置在GaAs基板上的台面构造构成。在该台面构造内配置集电极层、基极层、以及发射极层。像这样，在晶体管20具有台面构造的情况下，作为晶体管20的俯视下的几何中心，采用台面构造的几何中心为宜。
在第1实施例中，两个并联电感器12经由发射极焊盘114E与晶体管20的发射极连接。发射极焊盘114E经由发射极凸块115E(图4)与模块基板的接地用连接盘连接。即，并联电感器12的一个端部将经由发射极焊盘114E接地。作为第1实施例的变形例，也可以将并联电感器12的一个端部与不同于发射极焊盘114E的接地用焊盘连接。在该情况下，两个并联电感器12将经由安装半导体装置的模块基板的接地用连接盘以及接地面与晶体管20的发射极连接。
此外，虽然在第1实施例中，作为晶体管20而使用了双极晶体管，但是也可以代替双极晶体管而使用场效应晶体管(FET)。在作为晶体管20而使用FET的情况下，只要将双极晶体管的集电极、基极、以及发射极分别改读为漏极、栅极、以及源极即可。
虽然在第1实施例中，对多个晶体管20的一个组连接有两个并联电感器12，但是也可以连接3个以上的并联电感器。
[第2实施例]
接着，参照图6对根据第2实施例的半导体装置进行说明。以下，关于与根据第1实施例的半导体装置(图1至图4)共同的结构，将省略说明。
图6是示出根据第2实施例的半导体装置的各构成要素的俯视下的位置关系的图。在图6中，与图3的情况同样地，对第3层的导体图案附上相对高密度的向右下的影线，对第4层的导体图案附上相对低密度的向右上的影线。
在根据第1实施例的半导体装置(图3)中，从配置了多个晶体管20的部位观察，在比输入布线11的第1部分11A远的部位配置有两个并联电感器12。相对于此，在第2实施例中，两个并联电感器12配置于在第1方向D1上夹着属于一个组的多个晶体管20的位置。
两个并联电感器12与第1实施例的情况同样地分别配置在垂直平分线31的两侧。此外，构成两个并联电感器12的导体图案关于垂直平分线31大致线对称。
此外，在第1实施例(图3)中，在构成并联电感器12的第3层以及第4层的导体图案之中，第4层的导体图案与输入布线11连接，第3层的导体图案与发射极焊盘114E连接。相对于此，在第2实施例中，并联电感器12的第3层的导体图案经由电感器连接布线32与输入布线11连接，第4层的导体图案与发射极焊盘114E连接。
接着，对第2实施例的优异的效果进行说明。
在第2实施例中，也与第1实施例的情况同样地，可得到如下的优异的效果，即，对于输入的高频信号的频率变动，变得不易产生从阻抗匹配状态的偏离。进而，与第1实施例的情况同样地，可得到能够进一步改善多个晶体管20的动作的不平衡这样的优异的效果。此外，在第2实施例中，从配置了多个晶体管20的区域观察，在第2方向D2上未配置并联电感器12，因此与第1实施例的情况相比，能够减小配置多个晶体管20以及并联电感器12的区域的第2方向D2上的尺寸。相反，在第1实施例中，能够减小配置多个晶体管20以及并联电感器12的区域的第1方向D1上的尺寸。
接着，对第2实施例的变形例进行说明。
虽然在第2实施例中，将并联电感器12的第3层的导体图案与输入布线11连接，并将第4层的导体图案与发射极焊盘114E连接，但是也可以与第1实施例的情况同样地，将第4层的导体图案与输入布线11连接，并将第3层的导体图案与发射极焊盘114E连接。另外，作为第1实施例的变形例，也可以将第1实施例的并联电感器12的第3层的导体图案与输入布线11连接，并将第4层的导体图案与发射极焊盘114E连接。
[第3实施例]
接着，参照图7，对根据第3实施例的半导体装置进行说明。以下，关于与根据第1实施例的半导体装置(图1至图4)共同的结构，将省略说明。
图7是示出根据第3实施例的半导体装置的各构成要素的俯视下的位置关系的图。在图7中，与图3的情况同样地，对第3层的导体图案附上相对高密度的向右下的影线，对第4层的导体图案附上相对低密度的向右上的影线。
在根据第1实施例的半导体装置(图3)中，并联电感器12由大约两匝的线圈构成。相对于此，在第3实施例中，并联电感器12由俯视下为曲折形状的导体图案构成。
接着，对第3实施例的优异的效果进行说明。在第2实施例中，也与第1实施例的情况同样地，可得到如下的优异的效果，即，对于输入的高频信号的频率变动，变得不易产生从阻抗匹配状态的偏离。进而，与第1实施例的情况同样地，可得到能够进一步改善多个晶体管20的动作的不平衡这样的优异的效果。
由曲折形状的导体图案构成的电感器的电感一般比线圈状(螺旋状)、漩涡状的导体图案的电感小。根据并联电感器12要求的电感的大小，选择是将并联电感器12设为线圈形状，还是曲折形状，还是漩涡形状，或者是复合了这些形状的形状为宜。
接着，对第3实施例的变形例进行说明。
在第3实施例中，与第2实施例的情况同样地，两个并联电感器12配置于在第1方向D1上夹着多个晶体管20的位置。作为其它结构，也可以将曲折形状的并联电感器12配置在根据第2实施例的半导体装置的并联电感器12(图6)的位置。
[第4实施例]
接着，参照图8以及图9对根据第4实施例的半导体装置进行说明。以下，关于与根据第1实施例的半导体装置(图1至图4)共同的结构，将省略说明。
图8是根据第4实施例的半导体装置的等效电路图。在第1实施例中，作为阻抗匹配电路包含的电路元件，示出了并联电感器12(图1)。在第4实施例中，示出了如下的例子，即，阻抗匹配电路40除了并联电感器12以外，还包含两个串联电感器41、两个并联电容器53、两个电容器42、以及一个串联电感器43。
在第1实施例中，按多个晶体管20的每个组设置的输入布线11的第1部分11A经由第2部分11B以及第3部分11C相互直接连接。相对于此，在第4实施例中，按多个晶体管20的每个组设置的第1部分11A分别经由串联电感器41以及电容器42与第3部分11C连接。串联电感器41与电容器42的连接部位分别经由并联电容器53接地。输入布线11的第3部分11C经由串联电感器43与前级的放大电路51的输出端子连接。
在第3部分11C与串联电感器43之间，经由扼流用电感器52被施加电源电压Vcc。经由扼流用电感器52以及串联电感器43对放大电路51供给电源。
图9是示出根据第4实施例的半导体装置的各构成要素的俯视下的位置关系的图。在图9中，与图3的情况同样地，对第3层的导体图案附上相对高密度的向右下的影线，对第4层的导体图案附上相对低密度的向右上的影线。进而，用虚线示出第2层的导体图案。
并联电感器12和多个晶体管20的位置关系与根据第2实施例的半导体装置的情况相同。在第1实施例中，电感器连接布线32(图3)与输入布线11的第2部分11B交叉，且两者在交叉部位进行连接。相对于此，在第4实施例中，电感器连接布线32的一部分与输入布线11的第1部分11A的一部分重叠。两者相互重叠的区域具有在第1方向D1上长的带状的形状。在电感器连接布线32与输入布线11的第1部分11A重叠的区域中，两者相互连接。
从将输入布线11的第1部分11A在第1方向D1上进行二等分的部位起，在第2方向D2上引出第2部分11B。在第3层的布线层也配置有导体图案，使得在俯视下与第2部分11B重叠。该导体图案从电感器连接布线32分岔。第2部分11B具有的电感相当于等效电路图所示的串联电感器41(图8)。
分别与多个晶体管20的两个组对应的两条第2部分11B分别与设置在第2层的布线层的两个导体图案44连接。配置有第3层的导体图案45，使得与第2层的两个导体图案44各自重叠。第2层的导体图案44和第3层的导体图案45相互连接。
配置有第4层的导体图案46，使得与第3层的两个导体图案45的双方重叠。由第3层的导体图案45、第4层的导体图案46、以及两者之间的绝缘膜构成等效电路图的电容器42(图8)。从导体图案46引出导体图案47。导体图案47具有的电感相当于等效电路图的串联电感器43(图8)。
配置有第4层的导体图案49，使得与两个第3层的导体图案48分别重叠。第4层的导体图案49作为接地用的焊盘进行使用。由导体图案48、49构成并联电容器53(图8)。
在第1实施例中，一条输出布线19关于第1方向D1从多个晶体管20的一个组跨越另一个组而进行配置。相对于此，在第4实施例中，按每个组配置有输出布线19的第1部分19A。两个第1部分19A彼此通过第2部分19B连接。第1部分19A在第1方向D1上进行二等分的部位与第2部分19B连接。
接着，对第4实施例的优异的效果进行说明。在第4实施例中，也与第1实施例的情况同样地，可得到如下的优异的效果，即，对于从前级的放大电路51输入的高频信号的频率变动，变得不易产生从阻抗匹配状态的偏离。进而，与第1实施例的情况同样地，可得到能够改善多个晶体管20的动作的不平衡这样的优异的效果。另外，关于实施例1～4所示的电感器，定义为构成了漩涡电感器、曲折电感器的全部区域。
上述的各实施例是例示，能够进行在不同的实施例中示出的结构的部分置换或组合，这是不言而喻的。对于多个实施例的基于同样的结构的同样的作用效果，将不在每个实施例中逐次提及。进而，本发明并不限制于上述的实施例。例如，能够进行各种变更、改良、组合等，对本领域技术人员而言，这是显而易见的。

Claims (9)

1.一种半导体装置，具有：
接地用焊盘，设置在基板；
多个晶体管，在所述基板的表面上的第1方向上并列地配置在所述基板，且发射极接地；
输入布线，设置在所述基板，并连接有所述多个晶体管的基极；以及
至少两个并联电感器，一端与所述输入布线连接，另一端与所述接地用焊盘连接，
关于所述第1方向，所述至少两个并联电感器以配置了所述多个晶体管的区域的中心为基准，配置在相互相反侧。
2.根据权利要求1所述的半导体装置，其中，
所述多个晶体管的发射极与所述接地用焊盘连接。
3.根据权利要求1或2所述的半导体装置，其中，
关于与所述第1方向正交的方向，所述输入布线以及所述至少两个并联电感器从配置了所述多个晶体管的区域观察配置在同一侧。
4.根据权利要求1或2所述的半导体装置，其中，
所述至少两个并联电感器配置于在所述第1方向上夹着所述多个晶体管的位置。
5.根据权利要求1至4中的任一项所述的半导体装置，其中，
所述两个并联电感器具有在如下的线段的垂直平分线处进行折叠时至少部分地重叠的相对位置关系，所述线段以所述多个晶体管中的位于第1方向上的两端的晶体管的俯视下的几何中心为两端。
6.根据权利要求5所述的半导体装置，其中，
所述两个并联电感器配置在关于所述垂直平分线大致线对称的位置。
7.根据权利要求5或6所述的半导体装置，其中，
所述两个并联电感器在所述垂直平分线上的位置与所述输入布线连接。
8.根据权利要求5至7中的任一项所述的半导体装置，其中，
所述两个并联电感器由设置在所述基板的导体图案构成，一个并联电感器的导体图案和另一个并联电感器的导体图案关于所述垂直平分线大致线对称。
9.根据权利要求5至8中的任一项所述的半导体装置，其中，
所述输入布线包含：
第1部分，在所述第1方向上延伸；以及
第2部分，从所述第1部分的与所述垂直平分线交叉的部位起在与所述第1方向正交的方向上引出，
所述多个晶体管的基极与所述第1部分连接，所述两个并联电感器与所述第2部分连接。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060176117A1 (en) * 2005-02-07 2006-08-10 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus
US20070205432A1 (en) * 2006-03-06 2007-09-06 Sharp Kabushiki Kaisha Heterojunction bipolar transistor and power amplifier using same
JP2018142688A (ja) * 2017-02-28 2018-09-13 株式会社村田製作所 半導体装置
CN209072438U (zh) * 2017-10-23 2019-07-05 株式会社村田制作所 半导体装置
CN109994440A (zh) * 2017-12-06 2019-07-09 株式会社村田制作所 半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4743077B2 (ja) 2006-10-23 2011-08-10 三菱電機株式会社 高周波電力増幅器
JP5958483B2 (ja) 2013-07-31 2016-08-02 株式会社村田製作所 電力増幅モジュール
CA2927063A1 (en) * 2013-10-22 2015-04-30 Vestas Wind Systems A/S A wind turbine with a belt drive gear arrangement
EP3503387B1 (en) * 2017-12-20 2021-12-01 NXP USA, Inc. Rf power transistors with impedance matching circuits, and methods of manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060176117A1 (en) * 2005-02-07 2006-08-10 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus
US20070205432A1 (en) * 2006-03-06 2007-09-06 Sharp Kabushiki Kaisha Heterojunction bipolar transistor and power amplifier using same
JP2018142688A (ja) * 2017-02-28 2018-09-13 株式会社村田製作所 半導体装置
CN209072438U (zh) * 2017-10-23 2019-07-05 株式会社村田制作所 半导体装置
CN109994440A (zh) * 2017-12-06 2019-07-09 株式会社村田制作所 半导体装置

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