CN109390319B - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够提高双极晶体管和电路元件的布局的自由度的半导体装置。在具有包含在进行了蚀刻率依赖于晶面取向的各向异性蚀刻时倒台面型的台阶延伸的第一方向和正台面型的台阶延伸的第二方向的上表面的单晶的半导体基板上，配置有：双极晶体管，包含外延生长的集电极层、基极层、以及发射极层；和基极布线，与基极层连接。在基极层的边缘设置有台阶，基极布线在俯视下在与第一方向交叉的方向上从基极层的内侧引出至外侧。基极层的边缘与基极布线的交叉部位设为断线防止构造，该断线防止构造与对基极层和集电极层进行各向异性蚀刻而形成的倒台面型的台阶和基极层交叉的构造相比，不易产生起因于台阶的基极布线的断线。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在下述的专利文献1公开了如下晶体管电路，即，在异质结双极晶体管(HBT)的基极插入基极镇流电阻，并在基极镇流电阻并联地设置了电容。基极镇流电阻防止基极电流的增大。与基极镇流电阻并联地连接的电容使高频信号的增益提高。在该晶体管电路中，包含HBT的集电极层(collector layer)、基极层(base layer)、以及发射极层(emitterlayer)的台面(mesa)部分的基极层通过基极指状物(基极布线)与构成并联地连接于基极镇流电阻的电容的台面部分连接。
在下述的专利文献2公开了一种异质结双极晶体管，其包含在基板上的集电极台面上设置的基极层以及发射极层。集电极台面的在第一方向上延伸的第一边缘具有正台面表面(forward mesa surface)，在与其正交的第二方向上延伸的第二边缘具有倒台面表面(inverted mesa surface)。一对集电极电极(collector electrode)配置于在第一方向上夹着集电极台面的位置。在集电极台面上配置有发射极电极以及一对基极电极(baseelectrode)，一对基极电极配置于在第一方向上夹着发射极电极(emitter electrode)的位置。与基极电极连接的基极导电层横穿集电极台面的第一边缘而延伸。由于第一边缘具有正台面表面，因此能够抑制由基极导电层的断线造成的成品率下降。
在下述的专利文献3公开了一种HBT，其具有集电极层以及形成在集电极层上的基极层以及发射极层，所述集电极层具有长方形的平面形状。在集电极层的与短边方向平行的边缘形成倒台面表面，在与长边方向平行的边缘形成正台面表面。基极布线横穿集电极层的在长边方向上延伸的边缘并向外部引出。由于在集电极层的在长边方向上延伸的边缘形成有正台面表面，因此能够抑制由基极布线的断线造成的成品率下降。
在先技术文献
专利文献
专利文献1：日本特开2006-114698号公报
专利文献2：日本特开2004-363322号公报
专利文献3：日本特开2015-032623号公报
发明内容
发明要解决的课题
在以往的半导体装置中，将基极布线配置为横穿具有正台面表面的基极层的边缘，因此从基极层向外部引出基极布线的方向被限定。因此，HBT以及与HBT的基极连接的其它电路元件的布局受到限制。本发明的目的在于，提供一种能够提高双极晶体管和电路元件的布局的自由度的半导体装置。
用于解决课题的技术方案
根据本发明的第一观点的半导体装置具有：
单晶的半导体基板，具有上表面，该上表面包含在进行了蚀刻率依赖于晶面取向的各向异性蚀刻时倒台面型的台阶延伸的第一方向和正台面型的台阶延伸的第二方向；
第一双极晶体管，包含在所述半导体基板上外延生长的第一集电极层、第一基极层以及第一发射极层；以及
第一基极布线，与所述第一基极层连接，
在所述第一基极层的边缘设置有台阶，
所述第一基极布线在俯视下在与所述第一方向交叉的方向上从所述第一基极层的内侧引出至外侧，
所述第一基极层的边缘与所述第一基极布线的交叉部位设为断线防止构造，所述断线防止构造与对所述第一基极层和所述第一集电极层进行各向异性蚀刻而形成的倒台面型的台阶和所述第一基极层交叉的构造相比，不易产生起因于台阶的所述第一基极布线的断线。
在第一基极层的边缘与第一基极布线交叉的部位，不易产生第一基极布线的断线。因此，能够通过第一基极布线将相对于第一双极晶体管在与第一方向交叉的方向上配置的电路元件和第一双极晶体管直线连接。此外，能够在相对于第一双极晶体管在与第一方向交叉的方向上偏移了的位置配置与基极连接的电路元件，因此布局的自由度提高。
根据本发明的第二观点的半导体装置，除了根据第一观点的半导体装置的结构以外，还具有如下特征，即，
还具有：子集电极层，掺杂剂的浓度比所述第一集电极层高，并配置在所述半导体基板与所述第一集电极层之间，
在所述第一集电极层的边缘设置有高度到达所述子集电极层的台阶，
所述半导体装置还具有：
第一集电极电极，与所述第一集电极层的外侧的所述子集电极层进行欧姆连接；以及
电路元件，所述第一集电极层扩展至比所述第一基极层更靠外侧，所述电路元件配置在比所述第一基极层更靠外侧的所述第一集电极层上，并与所述第一基极布线连接，
在所述第一集电极层的在所述第一方向上延伸的边缘形成有倒台面型的台阶，
在所述第一基极层的在所述第一方向上延伸的边缘形成的台阶相对于所述半导体基板的上表面垂直或设为正台面型，由此构成所述断线防止构造。
因为电路元件配置在第一集电极层上，所以连接第一双极晶体管和电路元件的第一基极布线与第一集电极层的边缘不交叉。因此，即使在第一集电极层的在第一方向上延伸的边缘形成有倒台面型的台阶，也不会起因于该台阶而产生第一基极布线的断线。
根据本发明的第三观点的半导体装置，除了根据第二观点的半导体装置的结构以外，还具有如下特征，即，
还具有：第一基极电极，与所述第一基极层进行欧姆连接，
所述第一基极布线包含在俯视下从所述第一基极层的边缘朝向所述第一基极层的内侧呈直线状延伸的直线部分，
所述第一基极电极包含与所述第一基极布线的直线部分重叠的直线部分，
所述第一基极布线的直线部分与所述第一基极电极的直线部分连接，
在所述第一基极电极的两侧分别配置有构成所述第一发射极层的半导体部分。
能够关于第一基极电极的直线部分对称地配置构成第一发射极层的一对半导体部分。因此，能够降低以第一基极电极为中心而在左右的发射极层流过的电流的不均匀性。
根据本发明的第四观点的半导体装置，除了根据第一观点至第三观点的半导体装置的结构以外，还具有如下特征，即，
设置在所述第一基极层的边缘的台阶的高度方向上的尺寸小于所述第一基极布线的厚度方向上的尺寸。
能够得到更不易产生第一基极层的断线这样的效果。
根据本发明的第五观点的半导体装置，除了根据第一观点的半导体装置的结构以外，还具有如下特征，即，
设置在所述第一基极层的边缘的台阶具有到达所述第一集电极层的底面的高度，
所述第一基极层的边缘从所述第一基极层的边缘与所述第一基极布线交叉的部位起在所述第一方向上延伸，
在所述第一基极层的边缘与所述第一基极布线重叠的部位，所述第一基极层的边缘在从所述第一方向偏移的方向上延伸，
设置在所述第一基极层的边缘的台阶在所述第一基极布线的两侧是倒台面型，在与所述第一基极布线重叠的位置垂直或者设为正台面型，由此构成所述断线防止构造。
形成在与第一基极布线重叠的部位的台阶垂直或者为正台面型，因此能够得到第一基极布线不易断线这样的效果。
根据本发明的第六观点的半导体装置，除了根据第五观点的半导体装置的结构以外，还具有如下特征，即，
还具有：直线状的第一基极电极，配置在所述第一基极层上，在所述第二方向上延伸，
在所述第一基极电极的两侧分别配置有构成所述第一发射极层的半导体部分，
所述第一基极电极关于所述第二方向延伸至配置有所述第一发射极层的区域的外侧，所述第一基极电极包含扩宽部，所述扩宽部随着在所述第二方向上远离所述第一发射极层，宽度呈倒锥形状变宽，
所述第一基极布线与所述第一基极电极的所述扩宽部连接。
若第一基极电极的宽度不连续地急剧变宽，则第一发射极层的角部分配置在由窄的部分的边缘和宽的部分的边缘构成的大约90°的夹角之中。在这样的结构中，电流容易集中在第一发射极层的角部分，其结果是，击穿耐受量下降。通过将扩宽部设为锥形状，从而能够减轻电流的集中，能够抑制击穿耐受量的下降。
根据本发明的第七观点的半导体装置，除了根据第一观点至第六观点的半导体装置的结构以外，还具有如下特征，即，
还具有：
第二双极晶体管，包含在所述半导体基板上外延生长的第二集电极层、第二基极层以及第二发射极层；以及
第二基极布线，与所述第二基极层连接，
在所述第二基极层的边缘设置有台阶，
所述第二基极布线在俯视下与所述第二基极层的在所述第二方向上延伸的边缘交叉，并从所述第二基极层的内侧引出至外侧。
在第二基极层的在第二方向上延伸的边缘形成有正台面型的台阶，因此不易产生第二基极布线的断线。第一基极布线的引出方向与第二基极布线的引出方向相互交叉。能够将在相互正交的方向上引出了基极布线的两种双极晶体管形成在一片公共的半导体基板。像这样，能够提高将双极晶体管的面内方向的朝向也考虑在内的布局的自由度。
发明效果
在第一基极层的边缘与第一基极布线交叉的部位，不易产生第一基极布线的断线。因此，能够通过第一基极布线将相对于第一双极晶体管在与第一方向交叉的方向上配置的电路元件和第一双极晶体管直线连接。此外，能够在相对于第一双极晶体管在与第一方向交叉的方向上偏移的位置配置与基极连接的电路元件，因此布局的自由度提高。
附图说明
图1A是根据第一实施例的HBT的俯视图，图1B是图1A的单点划线1B-1B处的剖视图。
图2A是根据第二实施例的半导体装置的等效电路图，图2B是根据第二实施例的半导体装置的俯视图。
图3A以及图3B分别是图2B的单点划线3A-3A以及单点划线3B-3B处的剖视图。
图4是根据参考例的半导体装置的俯视图。
图5A以及图5B分别是图4的单点划线5A-5A以及单点划线5B-5B处的剖视图。
图6是根据第三实施例的半导体装置的俯视图。
图7A以及图7B分别是图6的单点划线7A-7A以及单点划线7B-7B处的剖视图。
图8是根据第四实施例的半导体装置的俯视图。
图9是图8的单点划线9-9处的剖视图。
图10是根据第五实施例的半导体装置的俯视图。
图11A以及图11B分别是图10的单点划线11A-11A以及单点划线11B-11B处的剖视图。
图12是根据第六实施例的半导体装置的俯视图。
图13A以及图13B分别是图12的单点划线13A-13A以及单点划线13B-13B处的剖视图。
图14A是实施例类似样品的示意性的俯视图，图14B是参考例样品的示意性的俯视图。
图15是示出实施例类似样品(图14A)和参考例样品(图14B)的安全动作区域(SOA)评价试验的结果的曲线图。
图16是根据第七实施例的半导体装置的概略俯视图。
图17A是使用了根据第七实施例的半导体装置的功率放大器模块的框图，图17B是该功率放大器模块的概略俯视图。
附图标记说明
20：半导体基板，21：子集电极层，22：绝缘性区域，25：异质结双极晶体管(HBT)，26：输入电容器，27：镇流电阻，30：集电极层，31：基极层，31A、31B：基极层的边缘，32：发射极层，33：发射极接触层，35：发射极层的角部，41：集电极电极，42：基极电极，42A：基极电极的扩宽部，43：发射极电极，45：凹部，51：第一层的集电极布线，52：第一层的基极布线，53：第一层的发射极布线，55：第一层的金属布线，56：第一层的金属图案，61：第二层的集电极布线，63：第二层的发射极布线，65、66：第二层的金属布线，70：断线防止构造，71：第一台面部分，72：第二台面部分，75：台面部分，76：台面部分，77：第一台面部分，77B：第一台面部分的边缘，78：第二台面部分，85：异质结双极晶体管(HBT)，86：基极层，87：基极布线，88：集电极电极，91、92：焊盘，95：安装基板，96：半导体装置，97：控制IC，98：第一连接盘，99：第二连接盘，Pin1、Pin2：输入端子，Pout1、Pout2：输出端子。
具体实施方式
[第一实施例]
参照图1A以及图1B，以异质结双极晶体管(HBT)为例对根据第一实施例的半导体装置进行说明。
图1A是根据第一实施例的HBT的俯视图，图1B是图1A的单点划线1B-1B处的剖视图。在半绝缘性的单晶的半导体基板20上形成有HBT25。作为半导体基板20，使用具有如下性质的半导体基板，即，在使用蚀刻率依赖于晶面取向的各向异性蚀刻进行了台面蚀刻时，倒台面型的台阶在上表面的第一方向上延伸，正台面型的台阶在第二方向上延伸。在此，“倒台面型的台阶”意味着由倾斜为法线方向朝向下方(基板侧)的侧面构成的台阶。“正台面型的台阶”意味着由倾斜为法线方向朝向上方的侧面构成的台阶。
若作为半导体基板20而使用(100)GaAs基板，则倒台面型的台阶在[011]方向上延伸，正台面型的台阶在[01-1]方向上延伸。在此，关于表示单晶内的方向的密勒指数的应标注上划线的要素，标注负号来表示。[011]方向相当于第一方向，[01-1]方向相当于第二方向。
在半导体基板20上外延生长有导电性的子集电极层21。在子集电极层21的一部分的区域通过绝缘离子注入形成有绝缘性区域22。子集电极层21被绝缘性区域22划分为多个导电性的区域。以下，有时仅将导电性的区域称为子集电极层21。
在子集电极层21上外延生长有集电极层30、基极层31、以及发射极层32，被台面蚀刻为给定的形状。例如，集电极层30由n型GaAs形成，基极层31由p型GaAs形成，发射极层32由n型InGaP形成。在子集电极层21，以比集电极层30高的浓度掺杂了掺杂剂。在发射极层32上配置有发射极接触层33。发射极接触层33例如具有包含n型GaAs的层和包含n型InGaAs的层的两层构造。
在[011]方向上夹着集电极层30的位置配置有构成集电极电极41的一对导体部分。发射极层32配置在基极层31上，由在[011]方向上分离配置的一对半导体部分构成。在构成发射极层32的一对半导体部分之间配置有基极电极42。在发射极接触层33上配置有发射极电极43。集电极电极41、基极电极42、以及发射极电极43分别与子集电极层21、基极层31、以及发射极接触层33进行欧姆连接。
在集电极电极41、基极电极42、以及发射极电极43上分别配置有第一层的集电极布线51、第一层的基极布线52、以及第一层的发射极布线53。在第一层的集电极布线51上配置有第二层的集电极布线61。在第一层的发射极布线53上配置有第二层的发射极布线63。第二层的发射极布线63在[011]方向上通过基极布线52的上方，并经由发射极布线53将构成发射极层32的一对半导体部分相互连接。
在基极层31的边缘设置有台阶，在集电极层30的边缘也设置有台阶。在集电极层30的在[011]方向上延伸的边缘形成有倒台面型的台阶，在[01-1]方向上延伸的边缘形成有正台面型的台阶。
基极布线52在俯视下在与[011]方向交叉的方向、例如[0-11]方向(在图1A中为上方向)上从基极层31的内侧引出至外侧。基极布线52与基极层31的边缘交叉的部位设置有防止起因于台阶的基极布线52的断线的断线防止构造70。
接着，对断线防止构造70的各种具体例进行说明。
在第一具体例中，在基极层31的外侧也配置由集电极层30构成的集电极台面。在从基极层31到集电极台面的上表面的蚀刻中，使用蚀刻率不依赖于晶面取向的干式蚀刻。由此，在基极层31的在[011]方向上延伸的边缘形成的台阶不成为倒台面型，相对于半导体基板20的上表面大致垂直或者成为正台面型。因此，不易产生横穿该边缘的基极布线52的断线。
在第二具体例中，使基极层31的在[011]方向上延伸的边缘中的、与基极布线52重叠的部分从[011]方向偏移而使得不形成倒台面型的台阶。例如，使基极层31的在[011]方向上延伸的边缘中的、与基极布线52重叠的部分局部地与[010]方向或[001]方向平行。
在第一实施例中，即使在与在形成倒台面型的台阶的方向上延伸的边缘交叉地配置基极布线52的情况下，也能够通过将交叉部位设为断线防止构造70，从而抑制起因于基极布线52的断线的成品率的下降。
[第二实施例]
接着，参照图2A、图2B、图3A以及图3B对根据第二实施例的半导体装置进行说明。在第二实施例中，更具体地示出了根据第一实施例的半导体装置的断线防止构造70(图1A)。以下，对于与根据第一实施例的半导体装置共同的结构，省略说明。
图2A是根据第二实施例的半导体装置的等效电路图。根据第二实施例的半导体装置包含HBT25、输入电容器26、以及镇流电阻27。高频输入信号经由输入电容器26输入到HBT25的基极。偏置电流经由镇流电阻27提供给HBT25的基极。在HBT25的集电极施加集电极电压Vcc，发射极被接地。
图2B是根据第二实施例的半导体装置的俯视图。图3A以及图3B分别是图2B的单点划线3A-3A以及单点划线3B-3B处的剖视图。以下，参照图2B、图3A、以及图3B进行说明。在图3A以及图3B的剖视图中，未明示层间绝缘膜，仅将层间绝缘膜表示为间隙。在图2B的俯视图中，未显示设置在层间绝缘膜的接触孔。
在半绝缘性的半导体基板20上形成有n+型的子集电极层21。子集电极层21被绝缘性区域22划分为多个导电性区域。通过对基极层31以及集电极层30的表层部分进行台面蚀刻，从而形成有第二台面部分72。通过对集电极层30的下层部分进行台面蚀刻，从而形成有第一台面部分71。通过集电极层30以及基极层31，形成包含下级的第一台面部分71和上级的第二台面部分72的两级台面构造。在俯视下比第二台面部分72更靠外侧的集电极层30通过绝缘离子注入而设为绝缘性区域22。
在用于形成第二台面部分72的台面蚀刻中，应用蚀刻率不依赖于晶面取向的干式蚀刻。因此，形成在第二台面部分72的边缘的台阶由大致垂直地竖立的侧面构成。在用于形成第一台面部分71的台面蚀刻中，应用蚀刻率依赖于晶面取向的湿式蚀刻。因此，在第一台面部分71的在[011]方向上延伸的边缘形成倒台面型的台阶(图3B)，在第一台面部分71的在[01-1]方向上延伸的边缘形成正台面型的台阶(图3A)。
配置在基极层31上的发射极层32、发射极接触层33、基极电极42、发射极电极43、基极布线52、发射极布线53、以及发射极布线63的结构与根据第一实施例的半导体装置的这些结构相同。配置在子集电极层21上的集电极电极41、第一层的集电极布线51、以及第二层的集电极布线61的结构与根据第一实施例的半导体装置的这些结构相同。
第二层的发射极布线63在俯视下在[01-1]方向上引出至第一台面部分71的外侧，并与配置在绝缘性区域22上的第一层的金属布线55连接。一对第二层的集电极布线61在俯视下从导电性的子集电极层21引出至外侧的绝缘性区域22，并在绝缘性区域22的上方相互连续。
基极布线52在俯视下与第二台面部分72的边缘、即基极层31的边缘交叉，并在[0-11]方向上从基极层31的内侧引出至外侧。即，基极布线52在与若进行各向异性蚀刻则倒台面型的台阶延伸的方向([011]方向)交叉的方向上被引出。引出至基极层31的外侧的基极布线52经由层间绝缘膜配置在第一台面部分71的上表面上。另外，引出至基极层31的外侧的基极布线52的下方的集电极层30设为绝缘性区域22。
此外，基极布线52包含从基极层31的边缘朝向基极层31的内侧呈直线状延伸的直线部分。该直线部分配置在基极电极42的正上方，经由层间绝缘膜的接触孔内而与基极电极42连接。
引出至基极层31的外侧的基极布线52在第一台面部分71的上方与第二层的金属布线65、66交叉。在基极布线52与第二层的金属布线65的交叉部位配置有镇流电阻27，在基极布线52与第二层的金属布线66的交叉部位配置有输入电容器26。
镇流电阻27包含在基极布线52下的层间绝缘膜的上表面形成的包含高电阻材料的高电阻布线。高电阻布线的一端与基极布线52连接，另一端经由第一层的金属图案56与第二层的金属布线65连接。
输入电容器26由基极布线52的一部分、第二层的金属布线66的一部分、以及两者之间的层间绝缘膜构成。基极布线52在构成输入电容器26的部分与其它部分相比在[011]方向上被扩宽。通过对基极布线52进行扩宽，从而基极布线52与金属布线66重叠的区域变宽，可确保所需的静电电容。
接着，对根据第二实施例的半导体装置具有的优异的效果进行说明。在第二实施例中，与基极布线52连接的输入电容器26以及镇流电阻27等电路元件在俯视下配置在第二台面部分72的外侧且配置在第一台面部分71的内侧。因此，对HBT25的基极电极42和电路元件进行连接的基极布线52与基极层31的在[011]方向上延伸的边缘交叉，但是不与产生了倒台面型的台阶的第一台面部分71的边缘交叉。在基极布线52所交叉的第二台面部分72的边缘形成的台阶由大致垂直的侧面构成。
进而，与除去配置电路元件的区域的集电极层30并在子集电极层21的绝缘性区域22上经由层间绝缘膜配置电路元件的结构相比，基极布线52所交叉的台阶变低。例如，优选将形成在第二台面部分72的边缘的台阶的高度设为基极层31的厚度以上且0.7μm以下，并将基极布线52的厚度设为0.8μm以上且1.5μm以下。
通过将台阶的形状以及台阶的高度设为上述的结构，从而能够抑制由基极布线52的断线造成的成品率的下降。为了使基极布线52的断线不易产生，优选使形成在第二台面部分72的边缘的台阶的高度方向上的尺寸小于基极布线52的高度方向上的尺寸。此外，因为能够将基极布线52在与形成倒台面型的台阶的边缘交叉的方向上引出，所以能够相对于半导体基板20的上表面内的晶轴的取向提高HBT25的布局的自由度。
若仅使用干式蚀刻对基极层31以及集电极层30这两者进行台面蚀刻直至子集电极层21的上表面，则垂直的台阶变大，基极布线52的引出变得困难。在第二实施例中，在从基极层31到集电极层30的表层部分为止的台面蚀刻中应用干式蚀刻，并在集电极层30的下层部分的台面蚀刻中应用湿式蚀刻。因此，与将基极层31以及集电极层30这两者进行干式蚀刻直至子集电极层21的上表面相比，能够缓解垂直且大的台阶。其结果是，基极布线52的引出变得容易。
接着，与图4、图5A以及图5B所示的参考例相比较，对根据第二实施例的半导体装置具有的优异的效果进行说明。
图4是根据参考例的半导体装置的俯视图。图5A以及图5B分别是图4的单点划线5A-5A以及单点划线5B-5B处的剖视图。在第二实施例中，通过集电极层30和基极层31这两层形成了第一台面部分71以及第二台面部分72(图3A)的两级构造的台面。在本参考例中，通过集电极层30和基极层31这两层形成了一级的台面部分75。
此外，在第二实施例中，基极电极42是在[01-1]方向上延伸的直线形状。在参考例中，基极电极42具有T字形的平面形状，该T字形的平面形状包含在[011]方向上延伸的直线形状的部分(引出部)和从其中点起在[01-1]方向上延伸的直线形状的部分(主部)。基极布线52与基极电极42的引出部连接，在[0-1-1]方向上从台面部分75的内侧引出至外侧。
在台面部分75的在[011]方向上延伸的边缘形成倒台面型的台阶(图5A)。若使基极布线52与台面部分75的在[011]方向上延伸的边缘交叉，则变得容易产生基极布线52的断线。在参考例中，为了抑制基极布线52的断线，使基极布线52与形成正台面型的台阶(图5B)的在[01-1]方向上延伸的边缘交叉。即，基极布线52在集电极电极41和发射极电极43排列的方向上被引出。
关于镇流电阻27以及输入电容器26，在与集电极电极41和发射极电极43排列的方向正交的方向上相对于基极电极42分离地配置是高效的。若设为这样的配置，则为了将基极布线52与镇流电阻27以及输入电容器26连接，不得不使基极布线52弯曲为L字形。若使基极布线52弯曲为L字形，则基极布线52的布线长度变长，因此寄生电阻会增大。
相对于此，在第二实施例中，无需使基极布线52(图2B)弯曲，能够呈直线地以最短距离从基极电极42连接至镇流电阻27以及输入电容器26。因此，能够抑制基极布线52的寄生电阻的增大。
此外，在图4所示的参考例中，关于基极电极42的主部，基极布线52不是线对称的。例如，从基极布线52与基极层31的边缘的交叉部位到基极电极42的引出部的右端为止的距离比到引出部的左端为止的距离长。因此，从基极布线52与基极层31的边缘的交叉部位到基极电极42的引出部的右端为止的寄生电阻比到左端为止的寄生电阻高。其结果是，流过基极层31的基极电流的分布变得左右非对称。
相对于此，在第二实施例中，基极布线52(图2B)关于基极电极42是左右对称的。因此，流过基极层31的基极电流的分布成为左右对称，接近于均匀。其结果是，能够抑制HBT25的击穿耐受量的下降。
此外，在图4所示的参考例中，在基极电极42的引出部连接有基极布线52，但是在构成发射极层32的一对半导体部分所夹着的基极电极42的主部未连接基极布线52。相对于此，在第二实施例中，在构成发射极层32的一对半导体部分所夹着的基极电极42(图3A)连接有基极布线52。因此，在第二实施例中，与图4所示的参考例相比较，能够降低HBT25的基极寄生电阻。
[第三实施例]
接着，参照图6、图7A、以及图7B对根据第三实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置(图2A、图2B、图3A、图3B)共同的结构，省略说明。
图6是根据第三实施例的半导体装置的俯视图。图7A以及图7B分别是图6的单点划线7A-7A以及单点划线7B-7B处的剖视图。在第二实施例中，通过对基极层31以及集电极层30进行台面蚀刻，从而形成了第一台面部分71以及第二台面部分72(图3A)。
第三实施例与第二实施例的共同点在于，对基极层31以及集电极层30的表层部进行台面蚀刻而形成第二台面部分72。在第二实施例中，对集电极层30的下层部分进行台面蚀刻而形成了第一台面部分71(图3A、图3B)，而在第三实施例中，在应配置集电极电极41的区域形成到达子集电极层21的上表面的凹部45。因此，在应绝缘的区域残存集电极层30。通过对残存在应绝缘的区域的集电极层30、以及子集电极层21进行绝缘离子注入，从而形成有绝缘性区域22。
例如，在第二实施例中，在图3A所示的剖面中，在比配置了集电极电极41的区域更靠外侧，除去了集电极层30。相对于此，在第三实施例中，如图7A所示，在比配置了集电极电极41的区域更靠外侧，也配置有集电极层30。进而，在第二实施例中，在配置了第一层的金属布线55(图2B、图3B)的区域中，除去了集电极层30。相对于此，在第三实施例中，第一层的金属布线55(图7B)配置在被设为绝缘性区域22的集电极层30上。
在第三实施例中，镇流电阻27以及输入电容器26等电路元件配置在集电极层30上。在将这些电路元件和基极电极42连接的基极布线52所交叉的第二台面部分72的边缘形成的台阶的形状以及尺寸与第二实施例的情况相同。因此，在第二实施例中，电可得到与第一实施例的情况同样的优异的效果。
[第四实施例]
接着，参照图8以及图9对根据第四实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，省略说明。
图8是根据第四实施例的半导体装置的俯视图。图9是图8的单点划线9-9处的剖视图。在第二实施例中，镇流电阻27、输入电容器26(图2B、图3B)等电路元件配置在第一台面部分71上，而在第四实施例中，这些电路元件配置在第一台面部分71的外侧。即，这些电路元件配置在子集电极层21被绝缘化的绝缘性区域22上。
与第二实施例同样地，基极布线52在[0-11]方向上从基极层31的内侧引出至外侧。引出至基极层31的外侧的基极布线52在第一台面部分71上向[0-1-1]方向折弯，与第一台面部分71的在[01-1]方向上延伸的边缘交叉并引出至第一台面部分71的外侧。在第一台面部分71的外侧，基极布线52向[0-11]方向折弯，并与镇流电阻27以及输入电容器26连接。
在第四实施例中，基极布线52与第一台面部分71的形成有正台面型的台阶的边缘交叉，因此可得到抑制基极布线52的断线的产生的效果。此外，基极布线52折弯的部位是基极层31的外侧，若着眼于基极层31的内侧，则基极电极42、基极布线52、以及发射极层32的相对的位置关系与第二实施例(图2B)的这些相对位置关系相同。因此，电流的分布不会像图4所示的参考例那样成为左右非对称性，而是与第二实施例的情况同样地成为左右对称。因此，能够与第二实施例同样地抑制HBT25的击穿耐受量的下降。
[第五实施例]
接着，参照图10、图11A、以及图11B对根据第五实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置(图2A、图2B、图3A、图3B)共同的结构，省略说明。
图10是根据第五实施例的半导体装置的俯视图。图11A以及图11B分别是图10的单点划线11A-11A以及单点划线11B-11B处的剖视图。在第二实施例中，通过对基极层31以及集电极层30进行台面蚀刻，从而形成了第一台面部分71以及第二台面部分72(图3A)。设置在基极层31的边缘的台阶具有到达集电极层30的底面的高度。
相对于此，在第五实施例中，将基极层31以及集电极层30进行台面蚀刻直至子集电极层21的上表面，从而形成一级构造的台面部分76。镇流电阻27以及输入电容器26配置在比台面部分76更靠外侧的子集电极层21的绝缘性区域22(图11B)上。
在基极电极42的两侧配置有分别构成发射极电极43的一对导体部分。第一层的发射极布线53通过基极电极42的上方并将构成发射极电极43的一对导体部分相互连接。
基极电极42在[0-11]方向上从配置有发射极层32的区域、以及配置有第一层的发射极布线53的区域的内侧引出至外侧。基极电极42包含宽度随着在[0-11]方向上远离发射极层32以及第一层的发射极布线53而呈倒锥形状变宽的扩宽部42A。基极布线52在扩宽部42A与基极电极42连接。基极布线52与台面部分76的边缘(即，基极层31的边缘)交叉，并在[0-11]方向上引出至基极层31的外侧。
基极层31的边缘31A从基极层31的边缘与基极布线52交叉的部位起在[011]方向以及[0-1-1]方向上延伸。在基极层31的边缘与基极布线52重叠的部位，基极层31的边缘31B在从[011]方向偏移的方向、例如在相对于[011]方向构成45°的角度的方向上延伸。在基极层31的边缘31A形成倒台面型的台阶。在基极层31的边缘31B形成相对于半导体基板20的上表面大致垂直的台阶，或者正台面型的台阶76A(图11B)。
在第五实施例中，能够不应用干式蚀刻而仅通过各向异性的湿式蚀刻来形成台面部分76。在对应于与基极布线52延伸的方向正交的基极层31的边缘31A的位置形成倒台面型的台阶，但是在对应于与基极布线52重叠的边缘31B的位置形成大致垂直的台阶或者正台面型的台阶76A(图11B)。因此，能够得到不易产生基极布线52的断线这样的效果。
[第六实施例]
接着，参照图12、图13A、以及图13B对根据第六实施例的半导体装置进行说明。以下，对于与根据第五实施例的半导体装置(图10、图11A、图11B)共同的结构，省略说明。
图12是根据第六实施例的半导体装置的俯视图。图13A以及图13B分别是图12的单点划线13A-13A以及单点划线13B-13B处的剖视图。在第五实施例中，通过对基极层31以及集电极层30进行台面蚀刻，从而形成了一级构造的台面部分76(图11A、图11B)。相对于此，在第六实施例中，形成包含第一台面部分77以及第二台面部分78的两级构造的台面部分。
在下级的第一台面部分77上设置上级的第二台面部分78。第二台面部分78通过对基极层31以及集电极层30的表层部分进行干式蚀刻而形成。第一台面部分77通过对集电极层30的下层部分进行湿式蚀刻而形成。在第二台面部分78的边缘形成大致垂直的台阶。
基极布线52与第一台面部分77的边缘的交叉部位的构造和第五实施例的基极布线52与台面部分76的边缘(图10、图11B)的交叉部位的构造相同。即，在基极布线52与第一台面部分77的边缘77B的交叉部位设置大致垂直的台阶或正台面型的台阶。
基极布线52在从基极层31的内侧起与第二台面部分78的形成了大致垂直的台阶的边缘交叉之后，与第一台面部分77的形成了大致垂直或正台面型的台阶的边缘交叉，并引出至第一台面部分77的外侧。在第六实施例中，基极布线52通过的台阶成为两级构造，因此每一级的台阶的高度与第五实施例的情况相比变低。因此，更不易产生基极布线52的断线。
接着，参照图14A、图14B、以及图15，与参考例进行比较来对根据第五实施例以及第六实施例的半导体装置具有的优异的效果进行说明。对与根据第五实施例以及第六实施例的半导体装置类似的样品(以下，称为实施例类似样品。)和根据参考例的半导体装置的样品(以下，称为参考例样品。)进行了HBT的安全动作区域(SOA)的评价。
图14A是实施例类似样品的示意性的俯视图。在构成发射极层32的一对导体部分之间配置有基极电极42。在基极电极42的一个端部设置有宽度比其它区域宽的扩宽部42A。在第五实施例(图10)以及第六实施例(图12)中，扩宽部42A的宽度随着在[0-11]方向上远离发射极层32而逐渐变宽。相对于此，在实施例类似样品中，基极布线52的宽度从某个位置起不连续地变宽。实施例类似样品的扩宽部42A的最大宽度与根据第五实施例(图10)以及第六实施例(图12)的半导体装置的扩宽部42A的最大宽度大致相等。
图14B是参考例样品的示意性的俯视图。在参考例样品中，与实施例类似样品(图14A)相比，扩宽部42A的[011]方向上的宽度宽。具体地，扩宽部42A关于[011]方向扩展至发射极层32的一对半导体部分的两端的边缘的附近。
在参考例样品(图14B)中，在基极电极42的主部与扩宽部42A的连接部位的附近，从主部和扩宽部42A这两者向基极层31流入基极电流。因此，在基极电极42的主部与扩宽部42A的连接部位的附近，基极电阻相对变小。在与基极电阻变小的区域对应的发射极层32的角部35，集电极电流密度相对变大。集电极电流密度相对变大的区域变得比其它区域更高温，因此在角部35的附近容易产生由热造成的击穿。
相对于此，在实施例类似样品(图14A)中，扩宽部42A的宽度比参考例样品(图14B)窄，因此基极电阻下降的程度小，集电极电流密度相对变大的程度也低。因此，与参考例样品相比，击穿耐受量提高。
图15是示出实施例类似样品(图14A)和参考例样品(图14B)的安全动作区域(SOA)评价试验的结果的曲线图。横轴以单位“V”表示集电极电压，纵轴以单位“A”表示HBT击穿时的集电极电流。图15的曲线图中的圆圈符号以及三角符号分别示出实施例类似样品(图14A)以及参考例样品(图14B)的评价结果。确认了实施例类似样品的SOA比参考例样品的SOA宽。
在实施例类似样品(图14A)中，通过调整基极电极42的扩宽部42A的宽度，从而抑制了基极电阻的局部下降。像第五实施例(图10)以及第六实施例(图12)那样，通过设为扩宽部42A的宽度随着在[0-11]方向上远离发射极层32而呈倒锥形状逐渐变宽的结构，从而也能够抑制基极电阻的局部下降。其结果是，能够使击穿耐受量提高。
[第七实施例]
接着，参照图16、图17A、以及图17B对根据第七实施例的半导体装置进行说明。以下，对于与根据第一实施例～第六实施例的半导体装置共同的结构，省略说明。
图16是根据第七实施例的半导体装置的概略俯视图。在半导体基板20上形成有属于第一组的多个HBT25以及属于第二组的多个HBT85。在属于第一组的HBT25中，与根据第一实施例～第六实施例中的任一者的半导体装置同样地，基极布线52在[0-11]方向或其相反方向上从基极层31的内侧引出到外侧。在HBT25的各个基极布线52与基极层31的边缘的交叉部位设置有与第一实施例至第六实施例中的任一者的半导体装置同样的断线防止构造。属于第一组的HBT25的集电极电极41与多个焊盘91连接。多个焊盘91在比半导体基板20的与[01-1]方向平行的边缘稍微靠内侧沿着边缘进行排列。
属于第二组的多个HBT85的布局等同于使属于第一组的多个HBT25在保持相对位置关系的状态下旋转了90°的布局。因此，在HBT85中，基极布线87在[011]方向或其相反方向上从基极层86的内侧引出到外侧。在与基极布线87交叉的基极层86的边缘形成有正台面型的台阶。因此，在该交叉部位，即使不采用特别的断线防止构造，也不易产生基极布线87的断线。属于第二组的HBT85的集电极电极88与多个焊盘92连接。HBT25、85和与其连接的焊盘91、92的相对位置关系优选在设计上相同。因此，与HBT85连接的多个焊盘92沿着半导体基板20的在[011]方向上延伸的边缘而排列。
在以往的半导体装置中，第一组的HBT25的基极布线52通过倒台面型的台阶，因此容易产生断线。为了使得不产生基极布线52的断线，第一组的HBT25也不得不配置为与第二组的HBT85相同的朝向。
相对于此，在第七实施例中，能够以从第二组的HBT85的朝向旋转了90°的朝向来配置第一组的HBT25。进而，能够将与属于第一组的HBT25连接的多个焊盘91和与属于第二组的HBT85连接的多个焊盘92分别沿着相互正交的两个边缘进行配置。
图17A是使用了根据第七实施例的半导体装置的功率放大器模块的框图，图17B是该功率放大器模块的概略俯视图。在安装基板95(图17B)安装有根据第七实施例的半导体装置96以及控制IC97。
如图17A所示，该功率放大器模块具有两个系统的放大电路。第一系统的放大电路对从输入端子Pin1输入的信号进行放大并输出到输出端子Pout1。第二系统的放大电路对从输入端子Pin2输入的信号进行放大并输出到输出端子Pout2。这两个系统的放大电路由根据第七实施例的半导体装置96实现。例如，一个系统的放大电路由第一组的HBT25(图16)构成，另一个系统的放大电路由第二组的HBT85(图16)构成。输出端子Pout1以及Pout2分别与焊盘91以及焊盘92对应。
多个焊盘91通过接合线与安装基板95的第一连接盘98连接，多个焊盘92通过接合线与安装基板95的第二连接盘99连接。第一连接盘98和第二连接盘99在与半导体装置96的相互正交的两个边缘对应的位置沿着边缘进行配置。
像这样，通过作为放大电路而使用根据第七实施例的半导体装置96，从而能够与半导体装置96的相互正交的两个边缘对应地配置用于取出两个系统的输出信号的两个第一连接盘98以及第二连接盘99。由此，安装基板95的设计的自由度提高。
上述的各实施例是例示，能够进行在不同的实施例中示出的结构的部分置换或组合，这是不言而喻的。对于多个实施例的同样的结构所产生的同样的作用效果，不在每个实施例中逐次提及。进而，本发明并不限制于上述的实施例。例如，能够进行各种变更、改良、组合等，这对于本领域技术人员是显而易见的。

Claims (8)

1.一种半导体装置，具有：
单晶的半导体基板，具有上表面，该上表面包含在进行了蚀刻率依赖于晶面取向的各向异性蚀刻时倒台面型的台阶延伸的第一方向和正台面型的台阶延伸的第二方向；
第一双极晶体管，包含在所述半导体基板上外延生长的第一集电极层、第一基极层以及第一发射极层；以及
第一基极布线，与所述第一基极层连接，
在所述第一基极层的边缘设置有台阶，
所述第一基极布线在俯视下在与所述第一方向交叉的方向上从所述第一基极层的内侧引出至外侧，
所述第一基极层的边缘与所述第一基极布线的交叉部位设为断线防止构造，所述断线防止构造与对所述第一基极层和所述第一集电极层进行各向异性蚀刻而形成的倒台面型的台阶和所述第一基极层交叉的构造相比，不易产生起因于台阶的所述第一基极布线的断线，
在所述第一基极层的在所述第一方向上延伸的边缘形成的台阶相对于所述半导体基板的上表面垂直或设为正台面型，由此构成所述断线防止构造。
2.根据权利要求1所述的半导体装置，其中，
还具有：子集电极层，掺杂剂的浓度比所述第一集电极层高，并配置在所述半导体基板与所述第一集电极层之间，
在所述第一集电极层的边缘设置有高度到达所述子集电极层的台阶，
所述半导体装置还具有：
第一集电极电极，与所述第一集电极层的外侧的所述子集电极层进行欧姆连接；以及
电路元件，所述第一集电极层扩展至比所述第一基极层更靠外侧，所述电路元件配置在比所述第一基极层更靠外侧的所述第一集电极层上，并与所述第一基极布线连接，
在所述第一集电极层的在所述第一方向上延伸的边缘形成有倒台面型的台阶。
3.根据权利要求2所述的半导体装置，其中，
还具有：第一基极电极，与所述第一基极层进行欧姆连接，
所述第一基极布线包含在俯视下从所述第一基极层的边缘朝向所述第一基极层的内侧呈直线状延伸的直线部分，
所述第一基极电极包含与所述第一基极布线的直线部分重叠的直线部分，
所述第一基极布线的直线部分与所述第一基极电极的直线部分连接，
在所述第一基极电极的两侧分别配置有构成所述第一发射极层的半导体部分。
4.根据权利要求1至3中的任一项所述的半导体装置，其中，
设置在所述第一基极层的边缘的台阶的高度方向上的尺寸小于所述第一基极布线的厚度方向上的尺寸。
5.根据权利要求1至3中的任一项所述的半导体装置，其中，
还具有：
第二双极晶体管，包含在所述半导体基板上外延生长的第二集电极层、第二基极层以及第二发射极层；以及
第二基极布线，与所述第二基极层连接，
在所述第二基极层的边缘设置有台阶，
所述第二基极布线在俯视下与所述第二基极层的在所述第二方向上延伸的边缘交叉，并从所述第二基极层的内侧引出至外侧。
6.一种半导体装置，具有：
单晶的半导体基板，具有上表面，该上表面包含在进行了蚀刻率依赖于晶面取向的各向异性蚀刻时倒台面型的台阶延伸的第一方向和正台面型的台阶延伸的第二方向；
第一双极晶体管，包含在所述半导体基板上外延生长的第一集电极层、第一基极层以及第一发射极层；以及
第一基极布线，与所述第一基极层连接，
在所述第一基极层的边缘设置有台阶，
所述第一基极布线在俯视下在与所述第一方向交叉的方向上从所述第一基极层的内侧引出至外侧，
所述第一基极层的边缘与所述第一基极布线的交叉部位设为断线防止构造，所述断线防止构造与对所述第一基极层和所述第一集电极层进行各向异性蚀刻而形成的倒台面型的台阶和所述第一基极层交叉的构造相比，不易产生起因于台阶的所述第一基极布线的断线，
设置在所述第一基极层的边缘的台阶具有到达所述第一集电极层的底面的高度，
所述第一基极层的边缘从所述第一基极层的边缘与所述第一基极布线交叉的部位起在所述第一方向上延伸，
在所述第一基极层的边缘与所述第一基极布线重叠的部位，所述第一基极层的边缘在从所述第一方向偏移的方向上延伸，
设置在所述第一基极层的边缘的台阶在所述第一基极布线的两侧是倒台面型，在与所述第一基极布线重叠的位置垂直或者设为正台面型，由此构成所述断线防止构造。
7.根据权利要求6所述的半导体装置，其中，
还具有：直线状的第一基极电极，配置在所述第一基极层上，在所述第二方向上延伸，
在所述第一基极电极的两侧分别配置有构成所述第一发射极层的半导体部分，
所述第一基极电极关于所述第二方向延伸至配置有所述第一发射极层的区域的外侧，所述第一基极电极包含扩宽部，所述扩宽部随着在所述第二方向上远离所述第一发射极层，宽度呈倒锥形状变宽，
所述第一基极布线与所述第一基极电极的所述扩宽部连接。
8.根据权利要求6或7所述的半导体装置，其中，
还具有：
第二双极晶体管，包含在所述半导体基板上外延生长的第二集电极层、第二基极层以及第二发射极层；以及
第二基极布线，与所述第二基极层连接，
在所述第二基极层的边缘设置有台阶，
所述第二基极布线在俯视下与所述第二基极层的在所述第二方向上延伸的边缘交叉，并从所述第二基极层的内侧引出至外侧。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019121735A (ja) * 2018-01-10 2019-07-22 株式会社村田製作所 半導体装置
JP2021048250A (ja) * 2019-09-18 2021-03-25 株式会社村田製作所 半導体装置
JP2021052150A (ja) * 2019-09-26 2021-04-01 株式会社村田製作所 パワーアンプ単位セル及びパワーアンプモジュール
JP7444622B2 (ja) * 2020-01-29 2024-03-06 古河電気工業株式会社 光半導体素子および集積型半導体レーザ
JP2021132100A (ja) * 2020-02-19 2021-09-09 株式会社村田製作所 高周波電力増幅素子
JP2021158641A (ja) * 2020-03-30 2021-10-07 株式会社村田製作所 電力増幅素子
JP2022051054A (ja) * 2020-09-18 2022-03-31 株式会社村田製作所 半導体装置
WO2022118560A1 (ja) * 2020-12-04 2022-06-09 株式会社村田製作所 電力増幅器
CN113921598B (zh) * 2021-08-25 2023-06-20 厦门市三安集成电路有限公司 一种hbt器件的金属连线方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181080A (ja) * 1995-12-26 1997-07-11 Sharp Corp 半導体チップ、その製造方法、半導体素子、および半導体装置
JP2002083815A (ja) * 2000-09-07 2002-03-22 Nec Corp 半導体装置及びその製造方法
CN104347406A (zh) * 2013-07-31 2015-02-11 株式会社村田制作所 双极晶体管、半导体装置以及双极晶体管的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3885658B2 (ja) * 2002-05-13 2007-02-21 住友電気工業株式会社 ヘテロ接合バイポーラトランジスタ
JP2004327717A (ja) * 2003-04-24 2004-11-18 Sony Corp 半導体装置およびその製造方法
JP4788096B2 (ja) * 2003-06-04 2011-10-05 住友電気工業株式会社 ヘテロ接合バイポーラトランジスタ
US7655529B1 (en) * 2004-08-20 2010-02-02 Hrl Laboratories, Llc InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer
JP2006114698A (ja) 2004-10-14 2006-04-27 Matsushita Electric Ind Co Ltd バイポーラトランジスタ
JP2009088194A (ja) * 2007-09-28 2009-04-23 Renesas Technology Corp 半導体装置および半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181080A (ja) * 1995-12-26 1997-07-11 Sharp Corp 半導体チップ、その製造方法、半導体素子、および半導体装置
JP2002083815A (ja) * 2000-09-07 2002-03-22 Nec Corp 半導体装置及びその製造方法
CN104347406A (zh) * 2013-07-31 2015-02-11 株式会社村田制作所 双极晶体管、半导体装置以及双极晶体管的制造方法

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