JPH09181080A - 半導体チップ、その製造方法、半導体素子、および半導体装置 - Google Patents

半導体チップ、その製造方法、半導体素子、および半導体装置

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JPH09181080A JP33961095A JP33961095A JPH09181080A JP H09181080 A JPH09181080 A JP H09181080A JP 33961095 A JP33961095 A JP 33961095A JP 33961095 A JP33961095 A JP 33961095A JP H09181080 A JPH09181080 A JP H09181080A
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output terminal
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典子 柿本
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浩哉 佐藤
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Abstract

(57)【要約】 【課題】 バンプ電極の接合部の剥がれやチップ配線の
段切れ等によるオープン不良を起こしにくく、トランジ
スタ素子にダメージを与える応力を受けにくくする。 【解決手段】 半導体チップ基材５００の周縁部に配置
される入出力端子バンプ電極８２０は、下部構造物６１
２が介在され、半導体チップ基材５００の表面からの高
さｈsが素子バンプ電極８１０の高さｈt以上となるよう
に調節される。これによって半導体チップ４００を配線
基板に実装する際のトランジスタ素子６００にかかる応
力を低減し、入出力端子バンプ電極８２０の接合強度を
高めることができる。入出力端子バンプ電極８２０の下
方のチップ配線の厚みを厚くしたり、下部構造物の側面
にポリイミドによる被膜を形成したり、下部構造物６１
２の形状をメサ状にするなどによって、段切れを防ぐこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、トランジスタ素子
などの半導体素子、半導体素子を含む半導体チップおよ
びその製造方法、ならびにそれらを用いるマイクロ波や
ミリ波用モノリシックＩＣなどの半導体装置に関する。
【０００２】
【従来の技術】近年、高周波用、特にマイクロ波やミリ
波帯での電力増幅用半導体として、トランジスタチップ
やこれを用いたマイクロ波用モノリシック集積回路（Mo
nolithic Microwave IC。以下「ＭＭＩＣ」と略称す
る）チップへの需要が高まっている。中でもマイクロ波
帯域において、現在実用化されているＧａＡｓ電界効果
トランジスタ（Field Effect Transistor。以下「ＦＥ
Ｔ」と略称する）に比較して、高い利得と低いアウトプ
ットコンダクタンスとを有するヘテロジャンクションバ
イポーラトランジスタ素子（以下「ＨＢＴ」と略称す
る）は、高効率増幅器を実現する手段として注目されて
いる。
【０００３】一般に知られているように、ＨＢＴは、高
電流密度で動作するため、必然的に発熱密度が高くな
る。したがって、ＨＢＴを適正に動作させるためには、
半導体チップの主面上に形成されるｐｎ接合部からの発
熱を効率よく半導体チップの外へ逃がす必要がある。
【０００４】半導体チップの主面上に形成された接合部
の発熱を効率よく逃がすことができる上に、引き出し配
線のインダクタンスや寄生容量等を低減することがで
き、マイクロ波帯での電力増幅用として実用に供するこ
とができるトランジスタ素子や、それらを複数個有する
トランジスタチップやＭＭＩＣチップ、さらにはこれら
を用いた半導体装置を製造するための方法、バンプ電極
の構造などについて、本件発明者他は、次に示すような
文献等で開示している。 H. Sato et al.,"Bump Heat Sink technology" 15th
Annual GaAs ICSymposium Technical Digest p337-34
0。 K. Yamamura et al.,"Flip-Chip Bonding Technology
for GaAs-MMIC PowerDevices" ISHM '93 p433-438。 特開平６−１０４２７４号公報（特願平４−２４９３
９８）。
【０００５】図２５は、特開平６−１０４２７４号公報
の「半導体装置」として開示している「電気的接続を目
的としない複数個のダミーバンプ電極」を形成する構成
を示す。この公開特許公報の第００５７および第００５
８段落では、半導体基板５００上に形成される縦型トラ
ンジスタ６００のメサ層６１１の最上層のエミッタに接
続される素子バンプ電極８１０と、ダミーバンプ電極８
３１，８３２との高さの差をなくすため、ダミーバンプ
電極８３１，８３２の下に金属構造物６１２を形成する
構成を開示している。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た先行技術では、次のような問題を有する。すなわち、
異なる複数の電位のチップ配線、たとえばトランジスタ
チップの場合はベース配線やコレクタ配線と、ＭＭＩＣ
チップの場合はコントロール電圧端子や電源電圧端子等
に接続されてチップの周辺部に配置される入出力バンプ
電極と、フリップチップボンディングを行う上でチップ
にかかる荷重のバランスを取ること等を目的として配置
されるダミー電極とが、配線基板との接合部、すなわち
バンプ電極と配線基板内配線用電極部との間の接合部で
剥がれることがある。特に、入出端子バンプ電極が剥が
れると、オープン不良に至ることがあり、非常に問題と
なる。
【０００７】この不良原因として次のようなものが考え
られる。 これらのバンプ電極の半導体チップ基材からの高さ
は、半導体層の積層厚み等の影響でトランジスタ素子の
上方に存在する素子バンプ電極の高さより低くなってし
まい、その結果、素子バンプ電極に比較して入出力端子
バンプ電極のボンディング強度が弱くなるためである。 入出力端子バンプ電極はチップの比較的周辺部に位置
し、素子バンプ電極はチップの比較的中央部に位置す
る。一般的に、応力中立点からの距離が大きい周辺部ほ
ど、熱膨張や熱収縮によって大きな応力を受けやすくな
る。
【０００８】したがって、チップの比較的周辺部に位置
する入出力端子バンプ電極に、より大きな応力がかかる
ことが避けられない。しかしながら、特開平６−１０４
２７４号公報の先行技術では、電気的接続を目的としな
い複数のダミーバンプ電極の高さを素子バンプ電極の高
さと同一に調整すること等を開示しているけれども、入
出力端子バンプ電極の高さについては対策を講じていな
い。周辺部の入出力端子バンプ電極が剥がれやすい現象
は、多数のトラジスタ素子を有するチップでは、必然的
に数多く密集して配置される素子バンプ電極群に比較し
て、入出力端子バンプ電極の数が少なくまばらな配置に
なりがちとなるために顕著となる。
【０００９】入出力端子バンプ電極に接続されたチップ
配線の下方に、チップ配線が半導体チップの主面上で外
部へ連なる方向を横切るように、なんらかの構造層が設
けられる場合もある。しかしながら、構造層に横切られ
る部分で、チップ配線が段切れを起こし、オープン不良
に至るおそれがある。こうした現象は、その構造層の厚
みが厚く、構造層の側面が急峻な形状であるほど顕著と
なる。
【００１０】トランジスタ素子の近傍に設けられる素子
バンプ電極においては、トランジスタ素子としての真性
動作部の直上方にあたる部分にも素子バンプ電極の一部
が形成される場合がある。１つの素子バンプ電極の中で
も、真性動作部の直上方を中心とする部分の高さが、半
導体層の積層高さの影響で高くなる。こうしたチップを
フリップチップ実装すると、この素子バンプ電極に加わ
る熱応力や外的応力、特にフリップチップボンディング
時の荷重が間接的にトランジスタ素子の真性動作部にも
伝わってしまい、トランジスタ素子がダメージを受ける
おそれがある。こうした現象は、素子バンプ電極が少な
く小さい場合、トランジスタ素子の真性動作部の上方の
バンプ電極等の厚さが薄い場合、あるいはフリップチッ
プ実装時に真性動作部のバンプ電極等のつぶれ量が多い
場合等に顕著となる。
【００１１】本発明の目的は、比較的チップ周辺部に存
在する入出力端子バンプ電極等が、配線基板への接合時
に剥がれなどを起こしにくい構造を有し、真性動作部に
応力を受けにくい構造を有する半導体チップ、その製造
方法、半導体素子、および半導体装置を提供することで
ある。
【００１２】
【課題を解決するための手段】本発明は、半絶縁性基板
の主面上への順次的な半導体層の積層によって構成さ
れ、メサエッチングによって各オーミック電極間が絶縁
され、少なくとも１つのオーミック電極に接続される素
子バンプ電極を具備する半導体素子を、単一個または並
列に接続した複数個有し、素子バンプ電極とは異なる電
位のチップ配線に接続される複数の入出力端子バンプ電
極を具備する半導体チップにおいて、該入出力端子バン
プ電極の下方と半絶縁性基板との間に設けられ、金属も
しくは半導体層と同一物質から成り、半絶縁性基板の主
面を基準として、入出力端子バンプ電極の高さが素子バ
ンプ電極の高さ以上となるように調整する下部構造物を
含むことを特徴とする半導体チップである。本発明に従
えば、入出力端子バンプ電極は、下部構造物が下方に設
けられて、半絶縁性基板の表面からの高さが素子バンプ
電極の高さ以上となっているので、フリップチップボン
ディング時のバンプ電極等のつぶれ量が大きくなり、ボ
ンディング強度を高めて、剥がれなどの発生するおそれ
を解消することができる。素子バンプ電極の高さは入出
力端子バンプ電極の高さ以下となるので、半導体素子の
真性動作部の直上方に存在する部分では、フリップチッ
プボンディング時にバンプ電極等のつぶれ量が相対的あ
るいは絶対的に減少し、半導体素子としての真性動作部
へ応力がかかることはなく、間接的ダメージの低減を図
ることができる。また、動作時に半導体チップから発生
する熱を、より大きな素子バンプ電極を介して配線基板
に放熱させることになり、熱的だけでなく電気的にもつ
ながっている素子バンプ電極は、たとえばトップ層がエ
ミッタで素子バンプ電極を通して配線基板の接地電極に
接続される場合、グランドとしての安定性が増すことに
なる。これらは、いずれもマイクロ波でのパワーアンプ
などへの応用に関して、より好適な形態を提供する。
【００１３】また本発明は、前記入出力端子バンプ電極
の下方で、かつ入出力端子バンプ電極の前記下部構造物
の上方に、下部構造物から半絶縁性基板の主面上で下部
構造物の外部へ連なるチップ配線を有し、下部構造物の
厚さは、該チップ配線の厚さよりも薄いことを特徴とす
る。本発明に従えば、入出力端子バンプ電極から半絶縁
性基板の主面上に連なるチップ配線が設けられるので、
半絶縁性基板上にトランジスタ、抵抗、スパイラルイン
ダクタ、キャパシタ等のＭＭＩＣを構成する種々の素子
を搭載したときに、容易に電気的に結合することができ
る。下部構造物を設けることによって下部構造物から半
絶縁性基板の主面上に連なる部分でチップ配線を下部構
造物が横切ることがあっても、チップ配線の厚さが下部
構造物の厚さよりも厚いので、チップ配線が段切れして
オープン不良を発生する危険を回避することができる。
【００１４】また本発明は、前記入出力端子バンプ電極
の下方で、かつ入出力端子バンプ電極の前記下部構造物
の上方に、下部構造物から半絶縁性基板の主面上で下部
構造物の外部へ連なるチップ配線を有し、該チップ配線
が下部構造物から外部に引き出される部分の直下に、電
気絶縁性樹脂層を具備することを特徴とする。本発明に
従えば、入出力端子バンプ電極の下方の下部構造物の上
方には、チップ配線が設けられ、下部構造物から半絶縁
性基板主面上に連なる引き出し部では電気絶縁性樹脂層
が具備されるので、チップ配線をなだらかに引き出すこ
とができ、段切れのためにオープン不良が発生する危険
をさらに減少させることができる。またチップ配線がな
だらかに引き出されるので、その上方に形成するパッシ
ベーションとしてのＳｉＮｘ等のカバレージを向上さ
せ、ひいては半導体チップの耐湿性の向上を図ることが
できる。
【００１５】また本発明は、前記入出力端子バンプ電極
の下方で、かつ入出力端子バンプ電極の前記下部構造物
の上方に、下部構造物から半絶縁性基板の主面上で下部
構造物の外部へ連なるチップ配線を有し、該下部構造物
は、メサ状に形成されることを特徴とする。本発明に従
えば、下部構造物は多段のメサ状に形成される。下部構
造物の厚さが分割されて一段分の厚さが薄くなるので、
メサ状にしない場合に比べて段差がチップ配線の厚さに
対して小さくなることからチップ配線の段切れが起こり
にくくなり、これによるオープン不良の発生を防ぐこと
ができる。
【００１６】さらに本発明は、半絶縁性基板の主面上
に、半導体素子の構成要素となる複数の半導体層を、順
次積層する工程と、半導体素子の真性動作部、および入
出力端子バンプが形成される入出力部を除く半導体層の
大部分を、半絶縁性基板に達するまでエッチングによっ
て除去する工程と、周辺を含む真性動作部および入出力
部の半導体層上に、素子バンプ電極および入出力端子バ
ンプ電極をそれぞれ含むバンプ電極を形成する工程とを
含むことを特徴とする半導体チップの製造方法である。
本発明に従えば、バンプ電極を形成する工程の前に、半
導体層を順次積層する工程と、積層された半導体層の大
部分を半絶縁性基板に達するまで除去する工程とを含
み、除去する工程において半導体素子の真性動作部だけ
でなく入出力端子バンプが形成される入出力部も残すの
で、入出力端子バンプ電極の下部構造物を半導体層と同
一物質から形成する場合は、エッチング除去の工程で同
時に下部構造物を形成することができる。このようにし
てバンプ電極を形成する際には、入出力バンプ電極の半
絶縁性基板主面からの高さを、素子バンプ電極高さ以上
に形成することが容易である。また本発明に従えば、下
部構造物（特にメサ状の下部構造物）や、半導体素子の
真性動作部へのダメージを一層防止する形状の素子バン
プ電極を具備した半導体素子などを、ホトリソグラフィ
での開口パターンの変更だけで形成することができ、さ
らには下部構造物よりも厚いチップ配線、下部構造物に
接したチップ配線直下の電気絶縁性樹脂層なども、上記
工程やその間に経る通常のいくつかの工程において、ホ
トリソグラフィでの開口パターンの変更だけで同時に形
成することができ、新たな工程を加える必要が無い。す
なわち、極小の工程で課題を解決する半導体チップを作
成する手段を提供することができる。
【００１７】さらに本発明は、半絶縁性基板の主面上へ
の順次的な半導体層の積層による縦型構造を有し、メサ
エッチングによって各オーミック電極間が絶縁され、少
なくとも１つのオーミック電極に接続される素子バンプ
電極を具備する半導体素子において、該素子バンプ電極
は、半導体素子の少なくとも真性動作部の直上方には存
在せず、該真性動作部の周囲に存在する非真性動作部の
少なくとも一部の直上方に存在するような形状に形成さ
れ、該非真性動作部の少なくとも一部の直上方に存在す
る素子バンプ電極と、真性動作部の縦型構造の最上層と
を接続する引き出し配線を含むことを特徴とする半導体
素子である。本発明に従えば、縦型構造の半導体素子の
真性動作部の直上方には素子バンプ電極が存在しないの
で、半導体素子をフリップチップボンディングするよう
な場合に、充分なつぶれ量となるように押圧して接合強
度を高めて剥がれを防ぎ、かつ真性動作部に間接的なダ
メージを与えるおそれを解消することができる。
【００１８】さらに本発明は、半絶縁性基板の主面上へ
の順次的な半導体層の積層による縦型構造を有し、メサ
エッチングによって各オーミック電極間が絶縁され、少
なくとも１つのオーミック電極に接続される素子バンプ
電極を具備する半導体素子において、該素子バンプ電極
は、半導体素子の真性動作部の直上方、および該真性動
作部の周囲に存在する非真性動作部の少なくとも一部の
直上方に存在し、少なくとも真性動作部の直上方に存在
する素子バンプ電極の半絶縁性基板からの高さが、非真
性動作部の少なくとも一部の直上方に存在する素子バン
プ電極の半絶縁性基板からの高さよりも、該縦型構造の
厚さ程度低くなるような形状に形成され、該非真性動作
部の少なくとも一部の直上方に存在する素子バンプ電極
と、真性動作部の縦型構造の最上層とを接続する引き出
し配線を含むことを特徴とする半導体素子である。本発
明に従えば、縦型構造の半導体素子の真性動作部の直上
方に存在する素子バンプ電極部分の半絶縁性基板主面か
らの高さは非真性動作部の少なくとも一部の直上方に存
在する部分の高さよりも低い。半導体素子をフリップチ
ップボンディングするような場合に、素子バンプ電極を
充分なつぶれ量となるように押圧して接合強度を高めて
剥がれを防いでも、真性動作部に加わる応力を低減する
ことができ、間接的なダメージを与えるおそれを解消す
ることができる。素子バンプ電極を介する接続が、真性
動作部への間接的ダメージなしに行えるので、熱的およ
び電気的接続が安定する。したがって、マイクロ波用パ
ワーアンプなどへの適用を好適に行うことができる。
【００１９】さらに本発明は、素子バンプ電極と、半絶
縁性基板の主面からの高さが素子バンプ電極よりも高い
入出力バンプ電極とを具備する半導体チップを実装する
半導体装置であって、半導体チップの素子バンプ電極を
接合すべき位置に接地電極を具備し、入出力端子バンプ
電極を接合すべき位置に配線用電極を具備する配線基板
を有し、該配線基板の主面上に、該素子バンプ電極およ
び該入出力端子バンプ電極を介して、半導体チップが接
続されていることを特徴とする半導体装置である。本発
明に従えば、フリップチップボンディング時に入出力バ
ンプ電極接合強度を充分に得ることができ、素子バンプ
電極を介して半導体チップの真性動作部に応力によるダ
メージを与えるおそれを解消することができる。素子バ
ンプ電極によって半導体チップからの放熱を良好にする
だけでなく、接地されていることによって素子の動作特
性の向上を図るとともに、また半導体チップの周辺部に
配置される入出力バンプ電極によって信号の入出力を行
うことができるので、マイクロ波用などに好適な実装形
態の半導体装置を低コストで実現することができる。
【００２０】さらにまた本発明は、接続されている前記
半導体チップと前記配線基板とのギャップが、電気絶縁
性樹脂材料で封止されていることを特徴とする。本発明
に従えば、接続部分にバンプ電極があることによって作
られる半導体チップ主面と配線基板の主面とのすきまで
あるギャップを電気絶縁性樹脂で封止することによっ
て、耐湿性や耐衝撃性などの信頼性の向上を図ることが
できる。
【００２１】
【発明の実施の形態】図１は、本発明の実施の第１形態
の基本的な構成を示す。半導体チップ４００では、半絶
縁性基板である半導体チップ基材５００の表面に、半導
体素子である縦型のトランジスタ素子６００が形成され
ている。トランジスタ素子６００には素子バンプ電極８
１０が配置され、半導体チップ基材５００の表面の周辺
部には入出力端子バンプ電極８２０が配置される。入出
力端子バンプ電極８２０と半導体チップ基材５００との
間には、下部構造物６１２が設けられる。下部構造物６
１２を介在させることによって、半導体チップ基材５０
０の主面である表面からの入出力端子バンプ電極８２０
の高さｈs は、素子バンプ電極８１０の半導体チップ基
材５００の表面からの高さｈt に対して、ｈs≧ｈtとな
るように調整される。
【００２２】図２は、図１に示すトランジスタ素子６０
０の能動部を簡略化した外形を示す。トランジスタ素子
６００は、たとえばｎｐｎエミッタアップ型の縦型構造
を有している。コレクタ、ベースおよびエミッタに対応
する半導体層が順次積層され、メサエッチングによって
メサ層６１１Ｃ，６１１Ｂ，６１１Ｅがそれぞれ形成さ
れる。縦型構造としては、たとえば図２（ａ）に示すよ
うに、積層された各半導体層の一方向についての長さが
揃っているタイプや、図２（ｂ）に示すように各半導体
層が同心状に積み重なっているタイプなどがある。
【００２３】図３は、図２のトランジスタ素子６００の
能動部を含む主要部の断面構成を示す。トランジスタ素
子６００の縦型構造には、図３（１ａ）および（１ｂ）
に示す電極両側タイプや、図３（２ａ）および（２ｂ）
に示す電極片側タイプなどがある。図３（１ａ）および
（２ａ）は縦断面図、図３（１ｂ）および（２ｂ）は平
面図をそれぞれ示す。半導体チップ基材５００は、たと
えば半絶縁性ＧａＡｓ（ガリウム砒素）基板によって形
成される。その基板の主面上に半導体層を順次積層して
メサエッチングを施し、メサ層６１１Ｃ，６１１Ｂ，６
１１Ｅ（以下、総称するときは参照符６１１で示す）を
形成する。メサ層６１１Ｃ，６１１Ｂ，６１１Ｅはそれ
ぞれコレクタ、ベース、エミッタ電極となるオーミック
電極６２０Ｃ，６２０Ｂ，６２０Ｅを有する。コレクタ
およびベースに対応するオーミック電極６２０Ｃ，６２
０Ｂは、引き出し電極部７１１Ｃ，７１１Ｂを介してコ
レクタ配線７１０Ｃおよびベース配線７１０Ｂにそれぞ
れ電気的に接続されている。なお、図３（１ａ）および
（２ａ）は、図３（１ｂ）および（２ｂ）の切断面線Ｘ
−Ｙから見た断面図にそれぞれ対応する。
【００２４】図４は、図３（１ａ）および（１ｂ）に示
される電極両側タイプのトランジスタ素子６００を複数
個含有する半導体チップ４００の構成を示す。図４
（ａ）は縦断面図であり、図４（ｂ）の平面図の切断面
線Ｘ−Ｙから見た状態に対応する。半導体チップ４００
の中央部には、素子バンプ電極８１０を具備する縦型構
造のトランジスタ素子６００が並列に形成される。各ト
ランジスタ素子６００のコレクタのオーミック電極は、
引き出し電極部７１１Ｃを通じてコレクタ配線７１０Ｃ
に電気的に接続される。コレクタ配線７１０Ｃは、コレ
クタ信号用の入出力端子電極部７１２Ｃに接続される。
各トランジスタ素子６００のベースのオーミック電極
は、引き出し電極部７１１Ｂを通じてベース配線７１０
Ｂに接続され、さらにベース配線７１０Ｂから入出力端
子電極部７１２Ｂに接続される。各入出力端子電極部７
１２Ｃ，７１２Ｂの上方には、各信号の入出力端子バン
プ電極８２０が形成される。前述のように、入出力バン
プ電極８２０の下方には下部構造物６１２が設けられて
いる。素子バンプ電極８１０の近傍には、トランジスタ
素子６００からの放熱を目的とするダミーバンプ電極８
３１も設けられる。半導体チップ基材５００の４隅部に
は、フリップチップボンディング時の傾き防止などを目
的とするためのダミーバンプ電極８３２も設けられてい
る。
【００２５】図５は、図１のトランジスタ素子６００に
おいて、エミッタが電気的に接続されている素子バンプ
電極８１０の構成を示す。図５（ａ）は断面図であり、
図５（ｂ）に示す平面図の切断面線Ｘ−Ｙから見た状態
に対応する。図５（ｃ）は同じく平面図であるが、真性
動作部６３０の特に近接した区域の真性動作部近接域６
４０、その周囲の非真性動作部６５０について示した図
である。トランジスタ素子６００の能動部は、図２に示
したように細長い矩形状立体で、ある程度の厚みを有
し、図５（ａ）では紙面に垂直な方向に長手方向が延び
るような形状に形成される。トランジスタ素子６００と
しての真性動作部６３０の直上方と、真性動作部６３０
の形状の長手方向と直交する方向に位置する非真性動作
部６５０とに、またがるように素子バンプ電極８１０が
形成されている。真性動作部６３０と両側の非真性動作
部６５０とには、またがるように、引き出し配線７２０
が形成される。その引き出し配線７２０の上には、詳し
くは、非真性動作部６５０の上方ではさらに上層配線７
５０を介して、真性動作部６３０の上方を含む真性動作
部近接域６４０の上方では上層配線７５０を介さずに、
平面形状で大略的にＨ型の素子バンプ電極８１０が金め
っきによって形成されている。
【００２６】さらに、素子バンプ電極８１０と引き出し
配線７２０とは、電気的に接続されている。引き出し配
線７２０の引き出し電極部７２１と電気的に接合されて
いるオーミック電極６２０Ｅを除いて、真性動作部６３
０を含む真性動作部近接域６４０では、引き出し配線７
２０の直下にポリイミドなどの電気絶縁性樹脂層９２０
が形成され、他のオーミック電極６２０Ｃ，６２０Ｂと
は電気的に絶縁される。
【００２７】次に、ここでいう「Ｈ」型について説明を
付け加える。トランジスタ素子６００の細長い形状の長
手方向と、同方向に延びて非真性動作部６５０の上方に
位置する素子バンプ電極８１０の一部とは、平面形状が
「Ｈ」の字の２本の平行なステムを形成する。トランジ
スタ素子６００の長手方向と直交する方向に延びて、非
真性動作部６５０〜真性動作部６３０を含む真性動作部
近接域６４０〜非真性動作部６３０の上方に位置する素
子バンプ電極８１０の一部が「Ｈ」のうちの横のバーに
対応する。
【００２８】図５に示す各部の高さのうち、トランジス
タ素子６００の真性動作部６３０の直上方を含む真性動
作部近接域６４０の上方の部分における素子バンプ電極
８１０の高さｈt r は、半絶縁性基板である半導体チッ
プ基材５００から２２〜２５μｍ程度に形成される。そ
れ以外の部分、すなわち非真性動作部６５０の上方にお
ける素子バンプ電極８１０の高さｈt n は、約２９μｍ
に形成される。したがってｈt r はｈt n よりも低くな
っている。すなわち、図５（ａ）に示すように、真性動
作部６３０ではその周囲の非真性動作部６５０よりもバ
ンプが低くなっている。なお後述する入出力端子バンプ
電極８２０の高さｈs は約３２μｍに形成され、半導体
チップ基材５００の表面からの高さが最も高くなってい
る。このため、半導体チップ４００をフリップチップ実
装するとき、入出力端子バンプ電極８２０のボンディン
グ強度が相対的に高くなる。また素子バンプ電極８１０
の部分でも、トランジスタ素子６００の真性動作部６３
０の直上方にあたる部分は、高さｈt r が他の部分の高
さｈt n よりも低くなるので、たとえばボンディング時
の荷重が間接的にも真性動作部６３０にかかりにくくな
って、トランジスタ素子６００の受けるダメージを回避
することができる。
【００２９】図６および図７は、図４に示すような半導
体チップ４００を製造する工程の一例について示す。図
６（ａ）に示すように、半導体チップ基材５００の主面
上に、縦型構造のトランジスタ素子６００の構成要素と
なる半導体層６１０を順次的に積層する。次に図６
（ｂ）に示すように、トランジスタ素子６００の構成要
部であるメサ層６１１Ｃ，６１１Ｂ，６１１Ｅおよび少
なくとも入出力端子バンプ電極８２０の下部構造物６１
２となる部分を除く大部分を、半導体チップ基材５００
に達するまでエッチング除去する。エッチング除去の方
法は、たとえば電子通信学会技術研究報告ＥＤ９０−１
３５などに紹介され、よく知られている方法を採用する
ことができる。このとき、ＡｌＧａＡｓ／ＧａＡｓのｎ
ｐｎエミッタアップ型のトランジスタ素子６００のメサ
層６１１Ｃ，６１１Ｂ，６１１Ｅと、バンプ電極、特に
入出力端子バンプ電極８２０の下方の下部構造物６１２
とを同時に形成する。さらに下部構造物６１２の形状
は、後述するように、その周囲が多段のメサ状となるよ
うに形成される。入出力端子バンプ電極の下方の下部構
造物６１２を形成するためには、積層された半導体層の
選択的除去のためのエッチングパターンを改造するだけ
でよく、新たな工程を追加する必要はない。またこの状
態で、エミッタ、ベースおよびコレクタのオーミック電
極６２０Ｅ，６２０Ｂ，６２０Ｃも形成される。
【００３０】図６（ｃ）は、その後、層間絶縁膜として
ポリイミドを用い、ベースおよびコレクタのオーミック
電極６２０Ｂ，６２０Ｃ上をカバーするように電気絶縁
性樹脂層９２０を形成する状態を示す。エミッタのオー
ミック電極６２０Ｅの部分は開口し、同時に入出力端子
バンプ電極のチップ配線が下部構造物６１２の外部に出
る部分の直下にあたる部分にもポリイミドを用いて電気
絶縁性樹脂層９２０を形成した状態を示す。したがって
下部構造物６１２の周縁での配線の段切れを防止する電
気絶縁性樹脂層９２０を形成するためには、開口パター
ンを代えるだけでよく、新たな工程を追加する必要はな
い。なお入出力端子バンプ電極付近の電気絶縁性樹脂層
９２０の形状の説明について付け加えると、下部構造物
６１２がメサ状に形成される場合はその部分を覆い、入
出力端子バンプ電極の付近は開口された形状とする。
【００３１】図６（ｄ）は、その後、チタン（Ｔｉ）／
白金（Ｐｔ）／金（Ａｕ）を用い、Ｈ型のエミッタ引き
出し配線７２０を形成し、同時に入出力端子バンプ電極
８２０のチップ配線７００も形成した状態を示す。なお
このチップ配線７００には、各ベースのオーミック電極
６２０Ｂから各ベースの引き出し電極部７１１Ｂを通じ
て、ベース信号の入出力端子電極部７１２Ｂへ接続され
るベース配線７１０Ｂ、すなわち各ベース配線引き出し
電極部とベース信号の入出力端子部との間の配線が含ま
れる。また、各コレクタのオーミック電極から各コレク
タ引き出し電極部を通じてコレクタ信号の入出力端子電
極部へ接続されるコレクタ配線、すなわち各コレクタ引
き出し電極部とコレクタ信号の入出力端子電極部との間
の配線なども含まれる。
【００３２】図６（ｅ）では、この後、ＳｉＮｘを用い
て、パッシベーション膜９１０として堆積させた状態を
示す。パッシベーション膜９１０は、半導体チップ上に
形成されたスパイラルインダクタ等とともに、インピー
ダンス整合回路を形成するための絶縁層として形成さ
れ、ＭＩＭ（Metal-Insulator-Metal Capacitor）膜と
しても機能する。ホトリソグラフィと緩衝フッ酸エッチ
ングとによって、バンプ電極を設ける部分および上層配
線７５０とのコンタクト部等が開口される。なお、パッ
シベーション膜９１０の図示は、以降の工程に対する説
明では省略する。
【００３３】図７（ｆ）では、この後保護用レジスト９
３０を塗布して、所定部を開口した後、全面に上層配線
めっき用メタル７４０を形成する。引き続き、上層配線
めっき用レジスト９３２を塗布して所定部分を開口した
状態を示す。保護用レジスト９３０のホトリソグラフィ
による開口部は、上層配線７５０を設けるべき領域に相
当する。トランジスタ素子６００の真性動作部６３０の
直上方を含む真性動作部近接域６４０の上方にあたる部
分には上層配線を設けないで、その直近の非真性動作部
６５０の上方にあたる部分６５０ａには、上層配線が設
けられるようなパターンとして、本実施形態では上層配
線めっき用レジスト９３２を平面視で略Ｈ型となるよう
に開口させる。これと同時に、入出力端子バンプ電極の
上層配線を形成する部分では、少なくとも入出力端子バ
ンプ電極へのチップ配線が下部構造物６１２の外部に出
る部分６１２ａ付近の上層配線めっき用レジスト９３２
を開口させる。
【００３４】なお上層配線めっき用メタル７４０として
は、Ｔｉ／Ａｕを用いる。上層配線めっき用レジスト９
３２のホトリソグラフィによる開口部は、上層配線を設
ける部分である。したがって、配線の段切れを防止する
ために下部構造物６１２よりも厚い上層配線を形成する
としても、開口パターンを変えるだけでよく、新たな工
程を追加する必要はない。またトランジスタ素子６００
のダメージ防止等を目的として、真性動作部６３０の直
上にあたる部分の高さ、すなわち半絶縁性基板である半
導体チップ基材５００の表面からの高さを低くするため
にも、開口パターンの変更のみを行えばよい。
【００３５】図７（ｇ）は、めっきによって上層配線７
５０を形成した後、図７（ｆ）に示す上層配線めっき用
レジスト９３２を除去し、引き続いて引き出し配線７２
０やチップ配線７００以外の金（Ａｕ）をエッチング除
去し、さらにチップ配線７００以外のチタン（Ｔｉ）を
図７（ｆ）に示す保護用レジスト９３０によるリフトオ
フによって除去した状態を示す。なおこの実施形態で
は、上層配線７５０の厚さは９μｍであり、この工程に
よってトランジスタ素子６００の真性動作部６３０の直
上方を含む真性動作部近接域６４０の上方の半導体チッ
プ基材５００の表面からの高さは、トランジスタ素子６
００のメサ高さである０〜３μｍ＋ポリイミド厚さ０〜
２μｍ＝０〜５μｍ程度になる。トランジスタ素子６０
０の非真性動作部の上方の高さは、上層配線７５０の厚
さが約９μｍとなるので、真性動作部近接域６４０の上
方とは４〜９μｍ程度の差が生じる。また入出力端子電
極部の高さは、半導体層である下部構造物６１２の厚さ
３μｍ＋上層配線９μｍ＝約１２μｍとなる。なお、下
部構造物６１２のメサ状の部分の上方には、後述するよ
うに入出力端子バンプ電極を形成しないので、高さの比
較からは除外する。
【００３６】図７（ｈ）は、保護用レジスト９３３の塗
布および開口処理後、全面にバンプめっき用メタル７６
０を形成し、引き続きバンプめっき用レジスト９３４を
塗布して開口した状態を示す。保護用レジスト９３３の
ホトリソグラフィによる開口部は、素子バンプ電極と入
出端子バンプ電極とを含むバンプ電極を設けるべき領域
に相当する。本実施形態では、素子バンプ電極のために
トランジスタ素子の真性動作部の直上と非真性動作部の
上方とにまたがるようにＨ型に開口させる。同時に、入
出力端子バンプ電極のためには円形に開口させる。な
お、素子バンプ電極および入出力端子バンプ電極以外の
ダミーバンプ電極のための開口も行う。バンプめっき用
メタル７６０としては、Ｔｉ／Ａｕを用いる。バンプめ
っき用レジスト９３４のホトリソグラフィによる開口部
も、バンプ電極を設ける部分に対応する。
【００３７】図７（ｉ）は、めっきによってバンプ電極
を形成した後、図７（ｈ）のバンプめっき用レジスト９
３４を除去し、バンプ電極直下以外のＡｕをエッチング
除去し、さらにバンプ電極直下以外のＴｉを、保護用レ
ジスト９３３によるリフトオフによって除去した状態を
示す。本実施形態では、平面形状を、素子バンプ電極８
１０はＨ型、入出力端子バンプ電極８２０とダミーバン
プ電極は円形にしている。バンプ電極のみの厚さ、すな
わち金めっきの厚さは、形成される部分の基準面からの
高さが高い低いに拘わらず基本的に一様であるが、段差
部分ではなだらかにめっきされるため、多少の厚い薄い
は生じる。なおこの実施形態では、バンプ電極のみの厚
さは基本的に２０μｍであり、図７（ｇ）の説明で述べ
た「４〜９μｍ程度の差」を反映して、素子バンプ電極
８１０については上層配線７５０のない真性動作部近接
域６４０の付近と、上層配線７５０のある非真性動作部
６５０の上方とでは、半導体チップ基材５００からの高
さも４〜９μｍ程度の差が生じる。もっとも、段差部分
であるため、めっき仕上がり後は、めっき形成前に比べ
て若干なだらかになっている。この工程によって、トラ
ンジスタ素子６００の真性動作部６３０直上方を含む真
性動作部近接域６４０の上方の素子バンプ電極８１０の
厚さは、トランジスタ素子６００のメサ厚さ３μｍ＋ポ
リイミド厚さ０〜２μｍ＋バンプ電極厚さ２０μｍ＝２
０〜２５μｍ程度になる。トランジスタ素子６００の非
真性動作部６５０の上方の素子バンプ電極８１０の厚さ
は、上層配線７５０の厚さ９μｍ＋バンプ電極厚さ２０
μｍ＝約２９μｍになる。また入出力端子バンプ電極８
２０の厚さは、半導体層である下部構造物６１２の厚さ
３μｍ＋上層配線７５０の厚さ９μｍ＋バンプ電極厚さ
２０μｍ＝約３２μｍとなる。なお、この後、通常の方
法により、ラッピング、ダイシングなどを行い、半導体
チップを完成させる。
【００３８】以上のように、図４に示すような半導体チ
ップ４００は、すなわち、下部構造６１２を設けるだけ
でなくトランジスタ素子６００の形状も工夫した特徴を
持つ半導体チップ４００は、図６および図７に示す各工
程で作製される。各工程の個々の説明で明らかにしたよ
うに、従来の工程に対して新たな工程を追加することな
く、本実施形態の半導体チップ４００を作成することが
できる。もし、下部構造物６１２を設けないで、入出力
バンプ電極８２０の高さをバンプ電極形成の際に特に高
くしようとすれば、パターニング工程も含めてバンプの
めっきを２回は行う必要が生じ、追加の工程が発生して
しまう。
【００３９】図８および図９は、本発明の第２および第
３実施形態によるトランジスタ素子６００の構成を示
す。図８に示す第２実施形態では、図５の第１実施形態
のように上層配線７５０を形成せずに、引き出し配線７
２０の上に直接素子バンプ電極８１０を形成する。図８
に示す第３実施形態では、引き出し配線７２０上に、真
性動作部６３０と両側の非真性動作部６５０とにまたが
る上層配線７５０を形成し、その上に素子バンプ電極８
１０を形成する。引き出し配線７２０、上層配線７５０
および素子バンプ電極８１０の平面形状は、好ましい形
状の一例としてＨ型をあげたが、他の形状であってもよ
い。これらの素子バンプ電極８１０の形状では、図５に
示したような場合（つまり、真性動作部６３０を含む真
性動作部近接域６４０には上層配線７５０を形成しない
パターンを用いることにより、素子バンプ電極８１０の
内でもその部分の高さが低い）に比べて、フリップチッ
プボンディング時に真性動作部６３０に大きな応力が加
わる可能性がある。しかしながら、図６および図７に示
したように下部構造物６１２を設けて、半導体チップと
して入出力バンプ電極の高さの方を高くしておけば、素
子バンプ電極８１０にかかる応力は軽減される。
【００４０】図１０は、本発明の第４実施形態のトラン
ジスタ素子６００の構成を示す。図１０（ａ）は縦断面
図であり、図１０（ｂ）の平面図の切断面線Ｘ−Ｙから
見た状態に対応する。第１〜第３実施形態では、素子バ
ンプ電極８１０を、トランジスタ素子６００の真性動作
部６３０と両側の非真性動作部６５０とにまたがって形
成しているのに対し、本実施形態ではトップ層であるエ
ミッタのオーミック電極６２０Ｅの上面の引き出し電極
部７２１から、トップ層の長手方向と直交する方向の両
側へアーチ状に引き出し配線７２０を引き出し、引き出
し配線７２０の一部、すなわち両側の非真性動作部６５
０の上方に相当する部分に素子バンプ電極８１０を形成
している。本実施形態では、真性動作部６３０と両側の
非真性動作部６５０とにまたがって引き出し配線７２０
を形成している。その引き出し配線７２０の上には、真
性動作部６３０と両側の非真性動作部６５０とにまたが
って上層配線７５０が形成される。上層配線７５０上に
は、素子バンプ電極８１０が両側の非真性動作部６５０
の上方に金めっきによって大略的にＨ型に形成される。
さらに素子バンプ電極８１０と引き出し配線７２０とは
電気的に接続されている。引き出し配線７２０の引き出
し電極部７２１と接合されたエミッタのオーミック電極
６２０Ｅを除いて、真性動作部６３０を含む真性動作部
近接域６４０にあたる引き出し配線７２０の直下の部分
は、ポリイミドによる電気絶縁性樹脂層９２０が形成さ
れ、他のオーミック電極６２０Ｃ，６２０Ｂとは絶縁さ
れている。
【００４１】図１０に示す各部の高さについて説明を加
えると、素子バンプ電極８１０の存在する非真性動作部
６５０の半導体チップ基材５００の表面からの高さｈt
n は約２９μｍに形成される。素子バンプ電極８１０の
存在しない真性動作部６３０の直上方を含む真性動作部
近接域６４０の上方にあたる部分の高さｈt r は１１〜
１４μｍ程度に形成されている。なお後述する入出力端
子バンプ電極８２０の高さは約３２μｍに形成され、最
も高くなっている。このためフリップチップボンディン
グされた状態では、入出力端子バンプ電極８２０のボン
ディングによるつぶれ量は素子バンプ電極８１０のつぶ
れ量よりも大きくなるので、入出力端子バンプ電極８１
０のボンディング強度が相対的に高くなる。またトラン
ジスタ素子６００の真性動作部６３０の直上方にあたる
部分は、素子バンプ電極８１０が存在せず高さが一番低
くなる。たとえばボンディングによって接続高さが約２
１μｍになるボンディング条件の場合には、入出力端子
バンプ電極のボンディングによるつぶれ量は約１１μ
ｍ、非真性動作部６５０に存在する素子バンプ電極８１
０のつぶれ量は約８μｍとなる。一方トランジスタ素子
６００の真性動作部６３０にはボンディング荷重は基本
的には伝わらず、トランジスタ素子６００の受けるダメ
ージは発生しない。
【００４２】図１１および図１２は、本発明の第５およ
び第６実施形態によるトランジスタ素子６００の構成を
それぞれ示す。図１１および図１２（ａ）は、それぞれ
のトランジスタ素子６００の縦断面図を示す。図１２
（ｂ）はトランジスタ素子６００の平面図を示す。図１
２（ａ）は図１２（ｂ）の切断面線Ｘ−Ｙから見た断面
図に対応する。図１１に示すトランジスタ素子６００の
平面図も、図１２（ｂ）と同様に表れる。図１１の第５
実施形態では、上層配線を形成せずに、真性動作部近接
域６４０の上方を除いた部分に素子バンプ電極８１０を
形成する。図１２に示す第６実施形態では、真性動作部
近接域６４０の上方を除いた非真性動作部６５０の上方
の部分に一旦上層配線７５０を形成した後、素子バンプ
電極８１０を形成する。なお第５および第６実施形態で
は、引き出し配線７２０について、引き出し電極部７２
１と接合されたエミッタのオーミック電極６２０Ｅを除
いて、真性動作部６３０を含む真性動作部近接域６４０
に存在する引き出し配線７２０の直下に空隙を設けてエ
アブリッジ７３０を形成する。したがって第４実施形態
のようなポリイミド等の電気絶縁性樹脂層９２０は設け
られない。また引き出し配線７２０、上層配線７５０、
および素子バンプ電極８１０の形状は、図示した形状に
限らず他の形状とすることもできる。
【００４３】図１３は本発明の第７実施形態として、両
側電極タイプのｎｐｎエミッタアップ型トランジスタ素
子６００からなるトランジスタ素子群を有する半導体チ
ップ４００を示す。本実施形態では、半導体チップ４０
０の中央部に、素子バンプ電極８１０を具備する縦型構
造のトランジスタ素子６００を複数個並列に形成する。
これまでに説明してきた第１〜第６実施形態とは異な
り、細長い形状のトランジスタ素子６００の真性動作部
から長手方向片側へ、詳しくはトップ層であるエミッタ
のオーミック電極６２０Ｅから並列したトランジスタ素
子６００の群の配列方向に平行なベース配線７１０Ｂに
関して対称となる側へ、アーチ状に引き出し配線７２０
を引き出す。その引き出し配線７２０の上方には素子バ
ンプ電極８１０が形成される。各コレクタのオーミック
電極６２０Ｃから各コレクタ引き出し電極部７１１Ｃを
通じてコレクタ配線７１０Ｃがコレクタ信号の入出力端
子電極部７１２Ｃに接続される。同様に各ベースのオー
ミック電極６２０Ｂから各ベース引き出し電極部７１１
Ｂを通じてベース配線７１０Ｂがベース信号の入出力端
子電極部７１２Ｂに接続される。各入出力端子電極部７
１２Ｃ，７１２Ｂの上方には、入出力端子バンプ電極８
２０が設けられ、その下方には下部構造物６１２が介在
される。素子バンプ電極８１０の近傍には、トランジス
タ素子６００からの放熱等を目的とし、電気的には接続
されていないダミーバンプ電極８３１が設けられてい
る。
【００４４】図１４は、図１３に示すトランジスタ素子
群の構成について示す。各トランジスタ素子６００のコ
レクタのオーミック電極６２０Ｃは、隣接するコレクタ
のオーミック電極６２０Ｃと電気的に接続される。コレ
クタのオーミック電極６２０Ｃに接続されるコレクタ配
線７１０Ｃは、コレクタ引き出し電極部７１１Ｃを除い
てエアブリッジ７３０を形成する。
【００４５】図１５は、第７実施形態のトランジスタ素
子６００の構成を示す。図１５（ａ）は縦断面図、図１
５（ｂ）は平面図を示し、図１５（ｂ）の切断面線Ｘ−
Ｙから見た断面図が図１５（ａ）に相当する。細長い形
状のトランジスタ素子６００の真性動作部６３０から、
長手方向片側へ、詳しくはトップ層であるエミッタのオ
ーミック電極６２０Ｅからベース配線７１０Ｂの延びる
方向に垂直な方向へアーチ状に引き出し配線７２０を引
き出す。その引き出し配線７２０の一部の上に上層配線
７５０を形成し、さらに上層配線７５０の一部の上にめ
っきによる素子バンプ電極８１０が形成する。素子バン
プ電極８１０と引き出し配線７２０とは電気的に接続さ
れている。引き出し配線７２０の引き出し電極部７２１
と接合されたエミッタのオーミック電極６２０Ｅを除
き、素子バンプ電極８１０が存在する側の引き出し配線
７２０の直下は、ポリイミドによる電気絶縁性樹脂層９
２０で他のオーミック電極やチップ配線などと電気的に
絶縁されている。本実施形態では、トランジスタ素子６
００の真性動作部６３０の直上方にあたる部分は、エア
ブリッジ７３０を形成するコレクタ配線７１０Ｃが通
り、素子バンプ電極８１０が存在しない。このため、コ
レクタ配線７１０Ｃが配線基板配線に接触しない条件で
フリップチップボンディングすれば、トランジスタ素子
６００の真性動作部６３０にはボンディング荷重が基本
的にかからなくなり、トランジスタ素子６００はダメー
ジを受けない。
【００４６】図１６および図１７は、本発明の第８およ
び第９実施形態によるトランジスタ素子６００の構成を
それぞれ示す。図１６および図１７（ａ）は縦断面図、
図１７（ｂ）は平面図をそれぞれ示す。図１７（ａ）は
図１７（ｂ）の切断面線Ｘ−Ｙから見た状態に相当す
る。図１６の第８実施形態では、上層配線７５０を形成
せずに、素子バンプ電極８１０を非真性動作部６５０上
の引き出し配線７２０上に形成する。図１７に示す第９
実施形態では、厚い引き出し配線７２０を全体的に形成
し、その上に素子バンプ電極８１０を形成する。これら
の実施形態の場合、コレクタ配線７１０Ｃの上方の部分
で引き出し配線７２０によるエアブリッジ７３０を形成
するので、高さ関係や形成時およびボンディング時につ
いての考慮が必要である。たとえば、コレクタ配線７１
０Ｃを、エアブリッジさせずにベース配線７１０Ｂの対
称側をアーチ状の引き出し配線７２０として形成するよ
うにすることもできる。なお素子バンプ電極８１０と引
き出し配線７２０とは電気的に接続されているけれど
も、引き出し配線７２０の直下にポリイミド等の絶縁物
を介さず、この部分の引き出し配線７２０をエアブリッ
ジ７３０として形成することもできる。また引き出し配
線７２０および素子バンプ電極８１０の形状は、図示し
た形状に限らず自由に選定することができる。
【００４７】図１８および図１９は、本発明の第１０お
よび第１１実施形態による入出端子バンプ電極８２０に
関連する構成を示す。図１８および図１９の（ａ）は縦
断面図、図１８および図１９の（ｂ）は平面図をそれぞ
れ示し、各図の（ａ）は各図の（ｂ）の切断面線Ｘ−Ｙ
から見た断面図に相当する。入出力端子バンプ電極８２
０の下方には半導体層と同一の物質からなる下部構造物
６１２が存在する。入出力端子バンプ電極８２０の下方
で下部構造物６１２の上方に、下部構造物６１２から外
部へつながるチップ配線７００が設けられる。第１０実
施形態では厚いチップ配線７００が形成される。第１１
実施形態のチップ配線７００が半導体チップ主面上で下
部構造物６１２の外部へ出る部分の直下には、ポリイミ
ドによる電気絶縁性樹脂層９２０が設けられる。このポ
リイミドは、急峻な下部構造物６１２の側面を覆ってな
だらかな形状となるように形成される。このため下部構
造物６１２が横切る部分でのチップ配線の段切れによる
オープンずれ不良が発生しにくくなる。またポリイミド
のなだらかさのために、この上方に形成するバッシベー
ション膜３１としてのＳｉＮｘのカバレージが向上し、
ひいては半導体チップ４００の耐湿性の向上を図ること
ができる。
【００４８】図２０は、本発明の第１２実施形態による
入出力端子バンプ電極８２０の構成を示す。図２０
（ａ）は縦断面図、図２０（ｂ）は平面図をそれぞれ示
し、図２０（ａ）は図２０（ｂ）の切断面線Ｘ−Ｙから
見た断面図に相当する。下部構造物６１２は半導体層と
同一の物質から成り、入出力端子バンプ電極８２０の下
方から外部に連なるチップ配線７００が引き出される。
チップ配線７００が半導体チップ周面上で下部構造物６
１２の外部へ引出される直前の部分では、下部構造物６
１２の形状が多段のメサ状となるメサ状部６１２ｂが形
成されている。この形状によって、下部構造物６１２の
厚さは分割されて１つの段の厚さが薄くなり、チップ配
線７００の段切れによるオープン不良が発生しにくくな
る。
【００４９】図２１は、本発明の第１３実施形態による
入出力端子バンプ電極８２０の構成を示す。図２１
（ａ）は縦断面図、図２１（ｂ）は平面図をそれぞれ示
し、図２１（ａ）は図２１（ｂ）の切断面線Ｘ−Ｙから
見た断面図に相当する。第１３実施形態による入出力端
子バンプ電極８２０は、第１０〜第１２実施形態による
入出力端子バンプ電極８２０を複合した形状となる。こ
のため、相乗効果は著しく高まり、チップ配線７００の
段切れはほとんど生じなくなる。なお下部構造物６１２
の形状について付け加えると、入出力端子バンプ電極８
２０を囲むように下部構造物６１２の周囲がメサ状に形
成される。またポリイミドによる電気絶縁性樹脂層９２
０の形状について付け加えると、下部構造物６１２のメ
サ状部６１２ｃを覆い、入出力端子バンプ電極８２０の
付近には開口部７００ａを有する形状となる。
【００５０】なお入出力端子バンプ電極８２０および素
子バンプ電極８１０の半導体チップ基材５００表面から
の高さは、上層配線７５０の形成の有無等によって異な
る。入出力端子バンプ電極８２０は、素子バンプ電極８
１０の高さに同一かまたはそれ以上の高さとなるように
調整される。また、下部構造物６１２の材料としては、
上述の実施形態のような半導体層に代えて、チップ配線
７００を形成する金属等を使用することもできる。また
これらを併用することもできる。なお下部構造物６１２
の材料としてポリイミドなどの電気絶縁性樹脂を使用す
ることも考えられるけれども、密着性や工程上の利便性
等を考慮すると、使用しないか、使用する場合は単独で
はなく、むしろ半導体層や金属と併用することが望まし
い。
【００５１】図２２は、本発明の第１４実施形態による
半導体装置１００の基本構成を示す。図２２（ａ）は縦
断面図、図２２（ｂ）は平面図をそれぞれ示し、図２２
（ａ）は図２２（ｂ）の切断面線Ｘ−Ｙから見た断面図
に相当する。本実施形態による半導体装置１００は、縦
型構造のトランジスタ素子６００を有する半導体チップ
４００を、配線基板配線３２０を具備した配線基板３０
０に、素子ならびに入出力端子バンプ電極８１０，８２
０等を介してフリップチップ接続している。配線基板３
００は、ＡｌＮ（窒化アルミニウム）製の配線基板基材
３１０に、Ａｕで配線基板配線３２０を形成したＬＣＣ
基板である。配線基板配線３２０について、素子バンプ
電極８１０を接合すべき位置は接地電極３４０であり、
入出力端子バンプ電極８２０を接合すべき位置は各々の
配線基板電極部３３０となる。配線基板基材３１０のＡ
ｌＮ、配線基板配線３２０やバンプ電極や上層配線で用
いるＡｕは、熱伝導性のよい材料であるので、トランジ
スタ素子６００からの熱を効率的に配線基板３００側へ
放熱することができ、多数のトランジスタ素子群を有す
る半導体チップ４００においても、良好な電気的特性を
得ることができる。なお本実施形態では、半導体チップ
４００の直下、すなわち半導体チップ４００と配線基板
３００とのギャップは、エポキシ系樹脂またはシリコー
ン系樹脂等の界面樹脂２００で満たされており、これに
よって半導体装置１００の耐湿性、熱履歴およびメカニ
カル的な信頼性の向上を図ることができる。また、界面
樹脂２００として熱伝導性に優れた樹脂を用いて、さら
に放熱性を上げることもできる。
【００５２】図２３は、第１４実施形態の半導体装置１
００を製造する工程の一部を示す。図２３（ａ）では、
半導体チップ４００と配線基板３００とを位置合わせす
るアライメント工程を示す。なお半導体チップ４００は
ボンダのボンディングツール３５０の先端に真空吸着さ
れており、配線基板３００はボンダのステージ３６０に
真空吸着されている。次に図２３（ｂ）に示すボンディ
ング工程が行われる。ボンディング条件は、素子バンプ
電極、入出力バンプ電極またはダミーバンプ電極などの
バンプ電極８００のボンディングによる潰れ量が約１０
μｍとなるような圧力、加熱温度および加熱時間に調節
される。本実施形態では、入出力端子バンプ電極８２０
の潰れ量が約１１μｍとなる条件、すなわち圧力が１．
０ｋｇ／ｃｍ2、加熱温度が３５０℃、および加熱時間
が５秒となっている。ボンディング時の加熱には、パル
スヒート方式を用い、トランジスタ素子６００等に加わ
る熱を極力低減する。
【００５３】図２３（ｂ）では、素子および入出力端子
バンプ電極８１０，８２０等のバンプ電極８００のボン
ディングによる潰れ状態を示す。図２４（ｂ）に示すよ
うに、入出力端子バンプ電極８２０の潰れ量ｐsが約１
１μｍとなるときに接続後の半導体チップ基材５００の
表面から配線基板配線３２０までの高さｈbが約２１μ
ｍになるボンディング条件の場合を例にとる。すなわ
ち、元の高さが約３２μｍである入出力端子バンプ電極
８２０の潰れ量ｐsが約１１μｍとなる。このとき、図
２４（ａ）に示すように、元の高さが約２９μｍである
素子バンプ電極８１０の非真性動作部６５０に相当する
部分の素子バンプ電極の潰れ量ｐtnは約８μｍとなり、
元の高さが約２５μｍである素子バンプ電極８１０の真
性動作部６３０に相当する部分の素子バンプ電極の潰れ
量ｐtrは約４μｍとなる。潰れ量の大きいほど、そのバ
ンプ電極のボンディング強度は大きくなる。したがっ
て、本実施形態では、入出力端子バンプ電極８２０のボ
ンディング強度は素子バンプ電極８１０のボンディング
強度よりも大きくなる。一方フリップチップ接続後の形
態では、チップ周辺部のバンプほど熱応力等が大きくな
る。チップ周辺部に入出力端子バンプ電極８２０が配置
されても、そのボンディング強度が比較的大きいので、
バンプ電極と配線基板３００の接合部との剥がれによる
オープン不良は起こりにくくなる。さらに素子バンプ電
極８１０では、真性動作部６３０の直上方部分での潰れ
量ｐtrは小さいため、ボンディング時などに真性動作部
６３０へボンディング荷重が伝わりにくくなり、トラン
ジスタ素子６００がダメージを受けることを防止するこ
とができる。
【００５４】図２３（ｃ）は、界面樹脂２００を注入す
る工程を示す。本実施形態では、半導体チップ４００の
端部に、フィラーを含まないエポキシ系樹脂またはシリ
コーン系樹脂等の界面樹脂２００を、ディスペンサのノ
ズル２１０から適量滴下させて注入する。界面樹脂２０
０は、毛細管現象によって気泡等を巻込むことなく半導
体チップ４００と配線基板３００とのギャップに侵入す
る。なお界面樹脂２００としては、高周波動作への影響
が少なくなるように、誘電率の小さい材料を使用する。
なお、界面樹脂２００としては、半導体チップ４００と
配線基板３００とのギャップに入りやすいように、本実
施形態ではフィラーを含まない樹脂を使用したが、均等
に侵入可能であれば、ギャップに比べて充分に小さい微
小フィラーを含有したものでもよい。図２３（ｄ）で
は、界面樹脂２００を硬化させる工程を示す。本実施形
態では、窒素ガス雰囲気中で１５０℃に２時間加熱す
る。なお本実施形態では、半導体チップ４００と配線基
板３００とのギャップに、界面樹脂２００による封止を
行っているけれども、必ずしも行わなくてもよい。ある
いは半導体チップ４００を全体として覆うようにコーテ
ィングしてもよい。
【００５５】以上説明した各実施形態では、ｎｐｎエミ
ッタアップ型の縦型構造として、コレクタ、ベースおよ
びエミッタをこの順番で半導体チップ基材５００上に形
成しているけれども、この反対の順序で、エミッタ、ベ
ースおよびコレクタを半導体チップ基材５００上に形成
してもよい。また半導体層の導電型を各実施形態で示し
た導電型とは異なる導電型に代えることもできる。バイ
ポーラトランジスタについても、エミッタのみがバンド
キャップの大きい、いわゆる、シングルヘテロバイポー
ラトランジスタ（ＳＨＢＴ）や、コレクタにもワイドバ
ンドギャップ材料を用いるいわゆるダブルヘテロハイポ
ーラトランジスタ（ＤＨＢＴ）とすることもできる。ま
たＯ+、Ｂ+、Ｈ+イオン等を外部ベース直下に注入して
ベース・コレクタ間容量Ｃｂｃを低減する方法や、イオ
ン注入による素子間分離法との組合わせも可能である。
【００５６】第１〜第１４実施形態では、能動素子とし
てＨＢＴについて説明しているけれども、たとえば縦型
構造素子では、通常のバイポーラトランジスタ、サイリ
スタ、ＨＥＴ（Hot Electron Transistor）、共鳴トン
ネルトランジスタなどにも本発明を同様に適用すること
ができる。また横型構造素子では、ＦＥＴ（FieldEffec
t Transistor）、横型バイポーラトランジスタ、ＨＥＭ
Ｔ（High ElectronMobility Transistor）等でもよく、
またはこれらの組合わせあるいは発光や受光素子との組
合わせにも本発明を適用可能である。また各実施形態で
は、マイクロ波電力増幅用のトランジスタチップを例と
して説明しているけれども、上述の種々の半導体素子を
有するＭＭＩＣチップ、超高速用集積回路等にも応用可
能である。各実施形態においては、素子バンプ電極８１
０はエミッタ信号電極としての役割も果しているけれど
も、大電力を扱うＭＭＩＣチップや超高速集積回路等の
用途によっては、バンプ電極がエミッタやソースである
と都合が悪い場合もある。このような場合は、バンプ電
極をベースやゲートあるいはコレクタやドレインに接続
するか、電極としては使用せず、絶縁膜を介する等の方
法によって熱拡散の用途のみに用いることもできる。
【００５７】また各実施形態の対象とすることができる
半導体チップ４００の材料は、ＧａＡｓに限定されるも
のではなく、ＩｎＰ、ＳｉＣ、ＧａＰ等の化合物半導体
や、ＣやＳｉ等の元素半導体であってもよい。また素子
自体についても、たとえばＡｌＧａＡｓ／ＧａＡｓ系、
ＩｎＧａＰ／ＧａＡｓ系、ＩｎＧａＡｓ（Ｐ）／ＩｎＡ
ｌＡｓ系、ＩｎＧａＡｓ（Ｐ）／ＩｎＰ系と他の格子整
合系であってもよく、またＩｎＧａＡｓ／ＡｌＧａＡｓ
／ＩｎＰ等の格子不整合系であってもよい。
【００５８】さらに各実施形態では、フリップチップ接
続による配線基板３００として、Ａｕで配線基板配線３
２０を形成したＡｌＮ基板を用いている。熱伝導性の良
好な材料であれば、酸化ベリリウム（ＢｅＯ）を添加し
たＳｉＣなどの他の材料を用いることもできる。また配
線基板３００は必ずしも平面単板である必要はなく、い
わゆるスルホールやビアホールを具備してもよく、また
積層基板等、平面以外の構造を有してもよい。なお各実
施形態では、半導体チップ４００の裏面側からの放熱を
特に図っていない。当然ながら、半導体チップ４００の
裏面を薄く削って伝熱用半田やケースキャップ等を経由
して放熱する方法と組合わせることもできる。
【００５９】
【発明の効果】以上のように本発明によれば、半導体チ
ップの入出力端子バンプ電極の半絶縁性基板表面からの
高さは、半導体素子の素子バンプ電極の高さ以上に調整
されるので、フリップチップ実装時に入出力端子バンプ
電極のボンディング強度を相対的に強化することがで
き、配線基板との接合部の剥がれを防止することができ
る。
【００６０】また本発明によれば、入出力端子バンプ電
極からチップ配線が設けられるので、半絶縁性基板上に
トランジスタ、抵抗、スパイラルインダクタ、キャパシ
タ等のＭＭＩＣを構成する種々の素子を搭載したとき
に、容易に電気的な接続や結合を行うことができる。下
部構造物を設けることによって、半絶縁性基板の主面上
に連なる部分でチップ配線を下部構造物が横切ることが
あっても、チップ配線の厚さが下部構造物の厚さよりも
厚いので、チップ配線が段切れしてオープン不良を発生
する危険を回避することができる。
【００６１】また本発明によれば、チップ配線が設けら
れ、下部構造物から半絶縁性基板主面上に連なる引き出
し部では電気絶縁性樹脂層が具備される。これによっ
て、チップ配線をなだらかに引き出すことができ、段切
れのためにオープン不良が発生する危険をさらに減少さ
せることができる。またチップ配線がなだらかに引き出
されるので、その上方に形成するパッシベーションとし
てのＳｉＮｘ等のカバレージを向上させ、ひいては半導
体チップの耐湿性の向上を図ることができる。
【００６２】また本発明によれば、下部構造物は多段の
メサ状に形成される。下部構造物の厚さが分割されて一
段分の厚さが薄くなるので、チップ配線の引き出し部分
が接触しにくくなり、段切れによるオープン不良の発生
を防ぐことができる。
【００６３】さらに本発明によれば、バンプ電極を形成
する工程の前に、半導体層を順次積層する工程と、積層
された半導体層の大部分を半絶縁性基板に達するまで除
去する工程とを含む。入出力端子バンプ電極の下部構造
物を半導体層と同一物質から形成する場合は、エッチン
グ除去の工程で同時に下部構造物を形成することができ
る。下部構造物が存在すれば、バンプ電極を形成する際
に、入出力バンプ電極の半絶縁性基板主面からの高さ
を、素子バンプ電極高さ以上に形成することが容易であ
る。
【００６４】さらに本発明によれば、縦型構造の半導体
素子の真性動作部の直上方には素子バンプ電極が存在し
ない。半導体素子をフリップチップボンディングするよ
うな場合には、充分なつぶれ量となるように押圧して接
合強度を高めて剥がれを防ぎ、かつ真性動作部に間接的
なダメージを与えるおそれを解消することができる。
【００６５】さらに本発明によれば、縦型構造の半導体
素子の真性動作部の直上方に存在する素子バンプ電極部
分の半絶縁性基板主面からの高さは非真性動作部の少な
くとも一部の直上方に存在する部分の高さよりも低い。
半導体素子をフリップチップボンディングするような場
合に、素子バンプ電極を充分なつぶれ量となるように押
圧して接合強度を高めて剥がれを防いでも、真性動作部
に加わる応力を低減することができ、間接的なダメージ
を受けるおそれを解消することができる。
【００６６】さらに本発明によれば、フリップチップボ
ンディング時に入出力バンプ電極接合強度を充分に得る
ことができ、素子バンプ電極を介して半導体チップの真
性動作部に応力によるダメージを与えるおそれを解消す
ることができる。素子バンプ電極によって半導体チップ
からの放熱を良好にするとともに、入出力バンプ電極に
よって信号の入出力のための電気的接続を行うことがで
きる。これによって、マイクロ波用などに好適な実装形
態の半導体装置を低コストで実現することができる。
【００６７】さらにまた本発明によれば、接続部分を電
気絶縁性樹脂で封止することによって、耐湿性などの信
頼性の向上を図ることができる。また、高熱と高周波の
信号の取扱いに好適な実装形態で半導体装置を形成する
ことができ、特にマイクロ波電力増幅用ＨＢＴの実用化
に向けて大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態の基本的な構成を示す
縦断面図である。
【図２】実施第１形態に使用するｎｐｎエミッタアップ
型トランジスタ素子の能動部の外観を示す簡略化した斜
視図である。
【図３】実施第１形態に使用するｎｐｎエミッタアップ
型トランジスタ素子の能動部を含む主要部の構成を示す
縦断面図および平面図である。
【図４】実施第１形態による半導体チップの構成を示す
縦断面図および平面図である。
【図５】実施第１形態のトランジスタ素子を拡大して示
す縦断面図および平面図である。
【図６】実施第１形態のトランジスタチップの製造方法
を示す一連の縦断面図である。
【図７】実施第１形態のトランジスタチップの製造方法
を示す一連の縦断面図である。
【図８】本発明の実施の第２形態によるトランジスタ素
子を拡大して示す縦断面図である。
【図９】本発明の実施の第３形態によるトランジスタ素
子を拡大して示す縦断面図である。
【図１０】本発明の実施の第４形態によるトランジスタ
素子を拡大して示す縦断面図および平面図である。
【図１１】本発明の実施の第５形態によるトランジスタ
素子を拡大して示す縦断面図である。
【図１２】本発明の実施の第６形態によるトランジスタ
素子を拡大して示す縦断面図および平面図である。
【図１３】本発明の実施の第７形態による半導体チップ
を示す平面図である。
【図１４】実施第７形態のトランジスタ素子群の構成を
示す部分的な縦断面図である。
【図１５】実施第７形態のトランジスタ素子を拡大して
示す縦断面図および平面図である。
【図１６】本発明の実施の第８形態によるトランジスタ
チップを部分的に拡大して示す縦断面図である。
【図１７】本発明の実施の第９形態によるトランジスタ
チップを部分的に拡大して示す縦断面図および平面図で
ある。
【図１８】本発明の実施の第１０形態による入出力端子
バンプ電極付近を拡大して示す縦断面図および平面図で
ある。
【図１９】本発明の実施の第１１形態による入出力端子
バンプ電極付近を拡大して示す縦断面図および平面図で
ある。
【図２０】本発明の実施の第１２形態による入出力端子
バンプ電極付近を拡大して示す縦断面図および平面図で
ある。
【図２１】本発明の実施の第１３形態による入出力端子
バンプ電極付近を拡大して示す縦断面図および平面図で
ある。
【図２２】本発明の実施の第１４形態による半導体装置
を示す縦断面図および平面図である。
【図２３】実施第１４形態の半導体装置の製造方法の一
例を示す一連の縦断面図である。
【図２４】実施第１４形態の半導体装置のボンディング
前後におけるバンプ高さとボンディングによるバンプ電
極等のつぶれ量の一例を示す部分的な縦断面図である。
【図２５】従来技術によるダミーバンプ電極の構成を示
す縦断面図である。
【符号の説明】
１００ 半導体装置 ２００ 界面樹脂 ３００ 配線基板 ３２０ 配線基板配線 ３３０ 配線基板電極部 ３４０ 接地電極 ４００ 半導体チップ ５００ 半導体チップ基材 ６００ トランジスタ素子 ６１０ 半導体層 ６１１，６１１Ｃ，６１１Ｂ，６１１Ｅ メサ層 ６１２ 下部構造物 ６２０Ｃ，６２０Ｂ，６２０Ｅ オーミック電極 ６３０ 真性動作部 ６４０ 真性動作部近接域 ６５０ 非真性動作部 ７００ チップ配線 ７２０ 引出し配線 ７２１ 引出し電極部 ７３０ エアーブリッジ ７５０ 上層配線 ８００ バンプ電極 ８１０ 素子バンプ電極 ８２０ 入出力端子バンプ電極 ８３１，８３２ ダミーバンプ電極 ９１０ パッシベーション膜 ９２０ 電気絶縁性樹脂層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半絶縁性基板の主面上への順次的な半導
    体層の積層によって構成され、メサエッチングによって
    各オーミック電極間が絶縁され、少なくとも１つのオー
    ミック電極に接続される素子バンプ電極を具備する半導
    体素子を、単一個または並列に接続した複数個有し、素
    子バンプ電極とは異なる電位のチップ配線に接続される
    複数の入出力端子バンプ電極を具備する半導体チップに
    おいて、該入出力端子バンプ電極の下方と半絶縁性基板
    との間に設けられ、金属もしくは半導体層と同一物質か
    ら成り、半絶縁性基板の主面を基準として、入出力端子
    バンプ電極の高さが素子バンプ電極の高さ以上となるよ
    うに調整する下部構造物を含むことを特徴とする半導体
    チップ。
  2. 【請求項２】 前記入出力端子バンプ電極の下方で、か
    つ入出力端子バンプ電極の前記下部構造物の上方に、下
    部構造物から半絶縁性基板の主面上で下部構造物の外部
    へ連なるチップ配線を有し、 下部構造物の厚さは、該チップ配線の厚さよりも薄いこ
    とを特徴とする請求項１記載の半導体チップ。
  3. 【請求項３】 前記入出力端子バンプ電極の下方で、か
    つ入出力端子バンプ電極の前記下部構造物の上方に、下
    部構造物から半絶縁性基板の主面上で下部構造物の外部
    へ連なるチップ配線を有し、 該チップ配線が下部構造物から外部に引き出される部分
    の直下に、電気絶縁性樹脂層を具備することを特徴とす
    る請求項１記載の半導体チップ。
  4. 【請求項４】 前記入出力端子バンプ電極の下方で、か
    つ入出力端子バンプ電極の前記下部構造物の上方に、下
    部構造物から半絶縁性基板の主面上で下部構造物の外部
    へ連なるチップ配線を有し、 該下部構造物は、メサ状に形成されることを特徴とする
    請求項１記載の半導体チップ。
  5. 【請求項５】 半絶縁性基板の主面上に、半導体素子の
    構成要素となる複数の半導体層を、順次積層する工程
    と、 半導体素子の真性動作部、および入出力端子バンプが形
    成される入出力部を除く半導体層の大部分を、半絶縁性
    基板に達するまでエッチングによって除去する工程と、 周辺を含む真性動作部および入出力部の半導体層上に、
    素子バンプ電極および入出力端子バンプ電極をそれぞれ
    含むバンプ電極を形成する工程とを含むことを特徴とす
    る半導体チップの製造方法。
  6. 【請求項６】 半絶縁性基板の主面上への順次的な半導
    体層の積層による縦型構造を有し、メサエッチングによ
    って各オーミック電極間が絶縁され、少なくとも１つの
    オーミック電極に接続される素子バンプ電極を具備する
    半導体素子において、 該素子バンプ電極は、半導体素子の少なくとも真性動作
    部の直上方には存在せず、該真性動作部の周囲に存在す
    る非真性動作部の少なくとも一部の直上方に存在するよ
    うな形状に形成され、 該非真性動作部の少なくとも一部の直上方に存在する素
    子バンプ電極と、真性動作部の縦型構造の最上層とを接
    続する引き出し配線を含むことを特徴とする半導体素
    子。
  7. 【請求項７】 半絶縁性基板の主面上への順次的な半導
    体層の積層による縦型構造を有し、メサエッチングによ
    って各オーミック電極間が絶縁され、少なくとも１つの
    オーミック電極に接続される素子バンプ電極を具備する
    半導体素子において、 該素子バンプ電極は、半導体素子の真性動作部の直上
    方、および該真性動作部の周囲に存在する非真性動作部
    の少なくとも一部の直上方に存在し、少なくとも真性動
    作部の直上方に存在する素子バンプ電極の半絶縁性基板
    からの高さが、非真性動作部の少なくとも一部の直上方
    に存在する素子バンプ電極の半絶縁性基板からの高さよ
    りも、該縦型構造の厚さ程度低くなるような形状に形成
    され、 該非真性動作部の少なくとも一部の直上方に存在する素
    子バンプ電極と、真性動作部の縦型構造の最上層とを接
    続する引き出し配線を含むことを特徴とする半導体素
    子。
  8. 【請求項８】 請求項１〜４のいずれかに記載の半導体
    チップ、または、請求項６または７のいずれかに記載の
    半導体素子を単一個または並列に接続した複数個有し、
    素子バンプ電極とは異なる電位のチップ配線に接続され
    る複数の入出力端子バンプ電極を具備する半導体チップ
    を実装する半導体装置であって、 前記素子バンプ電極を接合すべき位置に接地電極を具備
    し、前記入出力端子バンプ電極を接合すべき位置に配線
    用電極を具備する配線基板を有し、 該配線基板の主面上に、該素子バンプ電極および該入出
    力端子バンプ電極を介して、半導体チップが接続されて
    いることを特徴とする半導体装置。
  9. 【請求項９】 接続されている前記半導体チップと前記
    配線基板とのギャップが、電気絶縁性樹脂材料で封止さ
    れていることを特徴とする請求項８記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2003500859A (ja) * 1999-05-21 2003-01-07 タレス 長いパルスで作動する電子コンポーネントのためのサーマルキャパシタ
CN109390319A (zh) * 2017-08-09 2019-02-26 株式会社村田制作所 半导体装置
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