JP2007035809A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 互いに並列に接続されたベースバラスト抵抗及び容量を付加したＨＢＴ等のヘテロ接合型半導体素子を有する半導体装置において、その素子面積を縮小し、かつ作製工程の簡略化も可能にすること。
【解決手段】
少なくともコレクタ層３とベース層５と第１のエミッタ層７Ａとからなる積層体によって構成されたＨＢＴ１５ａ及び１５ｂを有し、これらのＨＢＴと同一構成材料からなる積層体１６において、各ＨＢＴのベースに接続されたベース構成材料層５と、ベース信号入力端子電極に相当するエミッタ構成材料層上のエミッタ電極９との間に、ベース構成材料によるベースバラスト抵抗１３と、エミッタ及びベース構成材料からなる逆方向ダイオードによる容量１４とが並列に接続されることによって、並列の複数のＨＢＴの熱暴走を防止する構造を素子面積の縮小の下で容易に作製することができる。
【選択図】 図１

Description

本発明は、例えばヘテロ接合型バイポーラトランジスタを含む半導体装置に好適な半導体装置及びその製造方法に関するものである。

近年、半導体装置の高速化および高集積化に対する要求はますます強くなり、III−Ｖ族化合物半導体によるヘテロ接合型バイポーラトランジスタに対する期待も高くなっている。

このような従来のヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴと称することがある。）の一例をその作製工程に沿って説明する。

先ず、ＭＢＥ法（モレキュラービーム・エピタキシー）やＭＯＣＶＤ法（有機金属を用いる化学的気相成長）等を用いたエピタキシャル成長法によって、半絶縁性の基板の上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層、及びエミッタキャップ層を順次積層して積層体を形成する。

そして、フォトリソグラフィとエッチングとによって、積層体をメサ形状にパターニングした後、サブコレクタ層上に接してコレクタ電極を設け、ベース層上に接してベース電極を設ける。この際、エミッタキャップ層上に接してエミッタ電極を設け、これをマスクにしてエミッタ層をメサ形状にエッチングする。これらの電極の材料としては、各半導体層にオーミック接触を形成できる材料を用いることができる。

更に、ポリイミドやベンゾシクロブテン（ＢＣＢ）等に代表される有機膜を塗布する等の方法で、表面全面が平坦になるように絶縁膜を形成し、その表面上に上記の各電極に接続された配線を形成する。絶縁膜の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるｌｏｗ ｋ材料を用いるのが良い。

このようなＨＢＴはシングルヘテロ接合型以外に、高出力及び高耐圧の増幅素子としてダブルへテロ接合型のバイポーラトランジスタ（Ｄ−ＨＢＴ）が用いられる。

中でも、ＩｎＰ系のＤ−ＨＢＴは、ＩｎＰ基板上に、ＩｎＰと格子整合する化合物半導体材料を積層して構成材料とする素子であって、バンドギャップが大きく、かつ、高電界域でキャリア移動度が大きいＩｎＰをエミッタ層及びコレクタ層に用いることができ、またキャリア移動度がＧａＡｓに比べて大きいＩｎＧａＡｓをベース層等に用いることができるため、高周波動作、高出力及び高耐圧動作を実現できる素子として有望である。

このＩｎＰ系のＨＢＴは、その高速性を利用して、４０Ｇｂｐｓ以上の光通信用デジタルＩＣや６０ＧＨｚ帯における無線通信用ＩＣとしての開発が進んでいる。また、高出力及び高耐圧と共にＩｎＰの熱抵抗の低さを活かして、ＣＤＭＡ(符号分割多元接続)方式の携帯機器用パワー素子等としての応用も期待されている。

ここで、ＩｎＰ系のＨＢＴ等のバイポーラトランジスタが有する一般的な問題は、例えば、電流と温度に正の相関を示し、熱暴走を起こし易いということである。

特に、パワー用途の増幅用素子として所望の高出力を得るためには、通常、多数のＨＢＴを並列に接続した構造が必要である。このような構造では、一部のＨＢＴに電流と熱とが集中して、有効な実行動作面積のばらつきや、それに起因するトランジスタの破壊などが起きること（熱暴走）が問題となっている。

即ち、例えば、並列に接続されたトランジスタ群において、１つのトランジスタが、製造面でのばらつき等のために、他のトランジスタよりも電流が流れ易くなっている場合に、この電流の流れ易いトランジスタに電流が集まり、最悪の場合にはこのトランジスタが破壊されてしまう。

そこで、この熱暴走を防ぐために、回路的にエミッタやベースにバラスト抵抗を付加する方法が取られている。例えば、エミッタにバラスト抵抗を付加したエミッタバラスト抵抗を用いる方法、ベースにバラスト抵抗を付加したベースバラスト抵抗を用いる方法があり、また、ＨＢＴのデバイス自体に抵抗を付加する方法として、ベース抵抗をベースバラスト抵抗として利用する方法等が挙げられる。

エミッタバラスト抵抗を用いる方法として、熱分散型ダーリントン増幅器がある（後述の特許文献１を参照）。

この熱分散型ダーリントン増幅器は、第１段において、通常１つ又は複数の第１トランジスタを具備し、入力信号に応答して第１信号及び第２信号を生成するように構成され、また第２段において、一般に１つ又は複数の第２トランジスタを具備し、第１信号及び第２信号に応答して出力信号を生成するように構成され、そして第１トランジスタに熱エミッタバラスト抵抗が接続されている。

しかし、このエミッタバラスト抵抗により、エミッタとベースとの間に加わる信号電圧の振幅が減少してしまう。こうした問題を生じないものとして、以下に述べるように、ベースにバラスト抵抗を付加したベースバラストが知られている。

従来例（１）
こうしたベースバラストを用いる例として、図２０に示す電力増幅器５１がある（後述の特許文献２を参照）。

この電力増幅器５１は、パワー用のＨＢＴ５７を用いた増幅器であり、このＨＢＴ５７のベース部分に直列にベースバラスト抵抗５５が付加されている。入力端子５４に入力された高周波ＲＦｉｎは、ベースバラスト抵抗５５と並列に接続されたカップリングコンデンサ（容量）５８を介して、ＨＢＴ５７のベースに入力される。ＨＢＴ５７のエミッタは接地され、コレクタは出力端子５６に接続されて高周波信号ＲＦｏｕｔを出力する。そして、ＨＢＴ５７のベースには、ベースバイアス電圧供給端子５３からのバイアス電圧ＶＢがベースバラスト抵抗５５を介して供給される。

更に、ベースバラスト抵抗５５に対して並列に、直流成分に対して開放であると共に、交流成分を通過させる可変インピーダンス回路５９を設けている。この可変インピーダンス回路５９の一端は、ベースバイアス電圧供給端子５３とベースバラスト抵抗５５との間に接続され、他端は、入力端子５４とコンデンサ５８との間に接続され、これによってベースバラスト抵抗５５に向かうベース電流の交流成分の一部に関して、ベースバラスト抵抗５５をバイパスするバイパス経路を構成する。このバイパス経路のインピーダンスは、可変インピーダンス回路５９のインピーダンスを制御回路５２からの外部制御信号によって変化させることができる。

従来例（２）
また、ベースバラストを用いる別の例として、図２１に示す半導体装置６９がある（後述の特許文献３を参照）。

この半導体装置６９は、基板６３の表面側の金属層５９ａと基板６３の裏面側の金属層５９ｂとが複数個のビアホール６５によって接続され、各ビアホール６５の裏面側及び基板６３の裏面側に設けられた複数個のＭＩＭキャパシタ（容量）８６と、各ビアホール６５における金属層５９ｂ側の端部の側面に設けられた抵抗層６０とが、ビアホール６５と金属層５９ｂとの間に並列に配置されている構造である。

加えて、基板６３上にはコレクタ層６６、ベース層６８及びエミッタ層６４が積層されて複数個のＨＢＴ６７が構成され、ＭＩＭキャパシタ（容量）８６は、電極６１、絶縁層６２及び金属層５９ｂの積層構造により形成されている。

従来例（３）
また、ベース抵抗をベースバラスト抵抗として利用する例として、図２２〜図２３に示すＨＢＴ８７がある（後述の特許文献４を参照）。

図２２（Ａ）にＨＢＴ８７の平面図を示し、図２２（Ｂ）にＨＢＴ８７のＡ−Ａ’線断面図を示し、図２３にＨＢＴ８７のＢ−Ｂ’線断面図を示す。

このＨＢＴ８７は、ベースバラスト抵抗７１、ＳｉＮ膜７９、ベース入力パッド７８、上部電極７７、ベースバラスト抵抗用電極７０、ベース引き出し電極７６、コレクタ電極７４、エミッタ電極７２、エミッタ電極パッド７３、ベース層８０、ベース電極７５、コレクタ層８１、コレクタコンタクト層８２、基板８３、エミッタ層８５、エミッタコンタクト層８４等からなる。

ベース容量８８は、ベース層８０上のベース入力パッド７８と、上部電極７７との双方の金属でＳｉＮ膜７９を挟んだＭＩＭキャパシタ構造によって形成されている。

また、ベースバラスト抵抗７１は、エミッタコンタクト層８４及びエミッタ層８５を除去した部分のベース層８０のシートからなっている。このベースバラスト抵抗７１は、破線で図示したように、ベースバラスト抵抗用電極７０を下部に有するベース入力パッド７８の一部と、別のベースバラスト抵抗用電極７０を下部に有するベース引き出し電極７６の一部との間の領域で形成される。

特表２００４−５３１９７９公報（６頁３５行目〜７頁３１行目、図５） 特開２００５−６２１２公報（６頁４７行目〜８頁８行目、図１） 特開２００４−８７５９０公報（１０頁２９行目〜１０頁４８行目、図８） 特開平８−２７９５６１公報（３頁左欄３３行目〜３頁右欄１７行目、図２）

上記したように、熱暴走を抑える手法として、エミッタバラスト抵抗を用いる方法は、多数の並列したＨＢＴの全てのエミッタに抵抗が付加されるものであるが、実際の素子の動作時には、エミッタ−ベース間の信号電圧の劣化に加えて、電流や熱が集中する領域にばらつきがあるために、熱暴走の抑制を必要としないＨＢＴの利得まで低下させてしまうという問題が生じる。

こうした問題のないベースバラスト抵抗を用いる方法では、ベースバラスト抵抗による高周波電力の損失を防ぐために、ベースバラスト抵抗をバイパスして高周波信号をベースに与えるための容量をベースバラスト抵抗と並列に接続する必要がある。高周波信号を十分に通すためには、比較的大きな容量を必要とするので、素子全体の面積が大きくなってしまうという問題がある。従って、この方法では、チップサイズの縮小が困難になる。

更に、実際に回路的に抵抗や容量を付加する場合に、ＨＢＴとは別の素子として抵抗や容量を作製しなければならず、作製工程が複雑になるなどしてチップ面積が大きくなってしまう。

図２２〜図２３に示した例では、ＨＢＴのベース部分をバラスト抵抗としているので、新たに抵抗を作製する必要はないものの、容量については別途形成しているために、素子の寸法が大きくなってしまい、小型の例えば携帯機器向けの素子としては問題がある。

本発明は、このような状況に鑑みてなされたものであって、その目的は、互いに並列に接続されたベースバラスト抵抗及び容量を付加したＨＢＴ等へのヘテロ接合型半導体素子を有する半導体装置において、その素子面積を縮小し、かつ作製工程の簡略化も可能にすることにある。

即ち、本発明は、少なくともコレクタ層とベース層とエミッタ層とからなる積層体によって構成されたヘテロ接合型半導体素子を有し、前記ベース層とベース信号入力端子電極との間に抵抗及び容量が並列に接続されている半導体装置において、
前記積層体と同一構成材料層によって形成された別の積層体のうち、ベース構成材料 層とエミッタ構成材料層との間のダイオード構造によって前記容量が形成されている
ことを特徴とする半導体装置に係わるものである。

本発明は又、この本発明の半導体装置の製造方法であって、
少なくともコレクタ構成材料層と、ベース構成材料層と、エミッタ構成材料層と、エ ミッタ電極構成材料層とを順次積層する工程と、
前記エミッタ電極構成材料層をパターニングして、前記ヘテロ接合型半導体素子のエ ミッタ電極と、前記別の積層体における前記ベース信号入力端子電極とを形成する工程 と、
前記エミッタ電極と前記ベース信号入力端子電極とをマスクにして、前記エミッタ構 成材料層をエッチングし、前記ヘテロ接合型半導体素子の前記エミッタ層と、前記別の 積層体における前記エミッタ構成材料層とを形成する工程と、
前記へテロ接合型半導体素子から、前記別の積層体上に延設されたベース電極を形成 する工程と、
前記ベース構成材料層をエッチングして、前記へテロ接合型半導体素子の前記ベース 層と、前記別の積層体における前記ベース構成材料層とを形成する工程と、
前記コレクタ構成材料層をエッチングして、前記へテロ接合型半導体素子の前記コレ クタ層と、前記別の積層体におけるコレクタ構成材料層とを形成する工程と
を有する、半導体装置の製造方法に係わるものである。

本発明によれば、前記積層体と同一構成材料層によって形成された別の積層体のうち、ベース構成材料層とエミッタ構成材料層との間のダイオード構造によって前記容量を形成しているために、前記半導体素子に対して前記容量を別途作製する必要がなくなり、素子面積（又はサイズ）の縮小が可能となり、また前記容量の作製工程も容易となって簡略化することができる。

本発明においては、前記別の積層体に前記容量と前記抵抗との双方を形成する上で、前記別の積層体において前記ベース構成材料層によって前記抵抗が形成されているのが望ましい。

この場合、前記別の積層体に前記容量及び前記抵抗を形成し、これらを複数の半導体素子に共用してチップ面積を更に縮小するため、前記ヘテロ接合型半導体素子が複数個配置され、これらの半導体素子の各ベース電極が、前記別の積層体におけるベース構成材料層にそれぞれ接続され、かつ前記エミッタ構成材料層上に前記ベース信号入力端子電極となるエミッタ電極構成材料層が設けられているのが望ましい。

また、前記ベース層の露出を防ぐことにより、前記ベース層が露出することによってその作製プロセスでの外的因子で生じる前記抵抗の抵抗値の変動（不安定化）を減少若しくはなくすために、前記エミッタ層又は前記エミッタ構成材料層と、前記ベース層又は前記ベース構成材料層との間に、ベースレッジ層が形成されるのがよく、このベースレッジ層を通して、前記ベース電極又はベース電極構成材料層が合金化されているのが望ましい。

この場合、前記エミッタ層又は前記エミッタ構成材料層がｎ型のＩｎＰからなり、前記ベースレッジ層がアンドープのＩｎＧａＡｓからなり、前記ベース層又は前記ベース構成材料層がｐ型のＩｎＧａＡｓからなるのがよい。

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。

第１の実施の形態
図１〜図１８は、本発明の第１の実施の形態を示すものである。

図１（Ａ）、図１（Ｂ）及び図２に、一対のヘテロ接合型バイポーラトランジスタ１５ａ（ＨＢＴ−１）及び１５ｂ（ＨＢＴ−２）と、これらのＨＢＴと同じ積層構造の積層体１６（別の積層体）を用いた並列接続された抵抗及び容量の複合素子とからなる半導体装置１７ａの構造を示す。

この構造においては、素子領域内に、複数個（ここでは２個）のＨＢＴ１５ａ及び１５ｂが並列に分離して配置されると共に、これらのＨＢＴに隣接した領域に、エミッタ電極９（ベース信号入力端子電極）及びベース電極１０Ｂ及び２０Ｂ等を有し、ＨＢＴ１５ａ及び１５ｂと同一構成材料層からなる積層体１６が形成されている。

このＨＢＴ１５ａ、１５ｂ及び積層体１６は、例えば、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって形成されるが、次のような構成層からなっている。

ＩｎＰからなる半絶縁性の基板１の上に、ＨＢＴのサブコレクタ層２及び積層体１６におけるサブコレクタ構成材料層として、Ｓｉを１×１０¹⁹ｃｍ^-3ドーピングしたＩｎ組成比５３％のｎ⁺型ＩｎＧａＡｓ層が３００ｎｍの厚さに形成され、ＨＢＴのコレクタ層３及び積層体１６のコレクタ構成材料層として、Ｓｉを２×１０¹⁹ｃｍ^-3ドーピングしたｎ型ＩｎＰ層が４５５ｎｍの厚さに形成されている。

また、ベース層とコレクタ層との間に配置されるグレーディッド層としてのＳｉを２×１０¹⁶ｃｍ^-3ドーピングしたＩｎ組成比５３％のＩｎＧａＡｓ層と、Ｉｎ組成比５２％のＩｎＡｌＡｓ層とで、ＨＢＴのチャープド超格子層４及び積層体１６の超格子構成材料層が４５ｎｍの厚さに形成されている。また、ＨＢＴのベース層５及び積層体１６のベース構成材料層として、炭素を２×１０¹⁹ｃｍ^-3ドーピングしたＩｎ組成比５３％のｐ型ＩｎＧａＡｓ層が７５ｎｍの厚さに形成されている。ＨＢＴのベースレッジ層６及び積層体１６のベースレッジ材料層として、アンドープのＩｎ組成比５３％のＩｎＧａＡｓ層が１０ｎｍの厚さに形成されている。

また、ＨＢＴの第１エミッタ層７Ａ及び積層体１６の第１エミッタ構成材料層として、Ｓｉを５×１０¹⁷ｃｍ^-3ドーピングしたｎ型ＩｎＰ層が７５ｎｍの厚さに形成され、ＨＢＴの第２エミッタ層７Ｂ及び積層体１６の第２エミッタ構成材料層として、Ｓｉを１×１０¹⁹ｃｍ^-3ドーピングしたｎ⁺型ＩｎＰ層が５０ｎｍの厚さに形成されている。また、ＨＢＴのエミッタコンタクト（キャップ）層８及び積層体１６のエミッタコンタクト構成材料層として、Ｓｉを１×１０¹⁹ｃｍ^-3ドーピングしたＩｎ組成比５３％のｎ⁺型ＩｎＧａＡｓ層が７５ｎｍの厚さに形成され、更に、ＨＢＴのエミッタ電極９及び積層体１６のエミッタ電極構成材料層（又はベース信号入力端子電極構成材料層）が形成されている。

通常、このような積層構造のＩｎＰ系のＤ−ＨＢＴでは、上述したと同様に、ＩｎＰのようなバンドギャップの広い材料をエミッタ（第１エミッタ層７Ａ、第２エミッタ層７Ｂ）及びコレクタ層３の構成材料に用い、ＩｎＧａＡｓのようなバンドギャップの狭い材料をベース層５の構成材料に用いる。

上記の構造を作製するには、電極形状に加工されたエミッタ電極材をマスクにして、エミッタコンタクト材、第２エミッタ材及び第１エミッタ材がメサ構造にパターニング（エミッタメサ）されて、エミッタ電極９、エミッタコンタクト層８、第２エミッタ層７Ｂ及び第１エミッタ層７Ａが形成され、またベースレッジ材、ベース材及び超格子材がメサ構造にパターニング（ベースメサ）されて、ベースレッジ層６、ベース層５及び超格子層４が形成され、更にコレクタ材がメサ構造にパターニング（コレクタメサ）されてコレクタ層３が形成されている（このコレクタメサにはサブコレクタ層２も含めることがある）。

また、ＨＢＴ１５ａのベースレッジ層６上にベース電極１０Ａが形成され、ＨＢＴ１５ｂのベースレッジ層６上にベース電極２０Ａが形成されると共に、積層体１６のベースレッジ層６上にベース電極１０Ａに連設したベース電極１０Ｂ、及びベース電極２０Ａに連設したベース電極２０Ｂが形成されている。これらの各ベース電極とその下部に位置するベース層５とは、ベースレッジ層６を通した熱拡散によるベースコンタクト部（アロイ化部）１１によって電気的に接続されている。

また、積層体１６においては、ベース電極１０Ｂ及び２０Ｂは、各ＨＢＴ１５ａ及び１５ｂからのベース電極引き出し部となっており、エミッタ電極９はベース信号入力用の配線層への引き出し部となっている。また、ＨＢＴ１５ａのベース電極１０Ａと積層体１６のベース電極１０Ｂとが電気的に接続されるように一体に連設され、ＨＢＴ１５ｂのベース電極２０Ａと積層体１６のベース電極２０Ｂとが電気的に接続されるように一体に連設されている。

このような構造のヘテロ接合型バイポーラトランジスタＨＢＴ１５ａ及び１５ｂを含む素子は、図３（Ａ）に示す等価回路図で表すことができ、積層体１６において、ベースバラスト抵抗１３と並列に、ダイオード構造の逆方向バイアス時の接合容量１４が挿入されている構造からなっている。

即ち、図３（Ｂ）に示すように、各ＨＢＴ１５ａ、１５ｂのベースに付加するベースバラスト抵抗と、これに並列に接続された容量とはそれぞれ、各ＨＢＴを形成しているエピタキシャル成長層と同一の構成材料によって同一のプロセスで形成された積層体１６において、第１エミッタ層７Ａとベース層５との間に形成された抵抗１３と、ダイオードの逆方向バイアス時の容量１４とに相当するものである。ベース電極１０Ｂ及び２０Ｂは、ベースレッジ層６を通してベース層５までアロイ化を行うことによってベース層５にオーミックコンタクトする。

換言すれば、第１エミッタ層７Ａとベース層５との間に、抵抗成分１３とＰＮ接合のダイオードが逆方向に接続されて形成される容量成分１４とが、互いに並列に接続されているのと等価であり、これによって各ＨＢＴのベースに共通の抵抗成分１３と容量部分１４が付加された状態となる。抵抗成分１３はベースバラスト抵抗１３として、容量成分１４は高周波の入力経路として機能する。

この場合、各ＨＢＴ１５ａ及び１５ｂのベース電極１０Ａ及び２０Ａへの入力信号は、積層体１６に形成された第１エミッタ層７Ａ（エミッタ構成材料層）とベース層５（ベース構成材料層）との接合を通して、入力端子Ｔ（又はエミッタ電極９）から入力し、ベース電極１０Ｂ及び２０Ｂから伝達することができる。

このように、本実施の形態によれば、各ＨＢＴと同一構成材料層によって形成された別の積層体１６のうち、ベース構成材料層とエミッタ構成材料層との間に形成されるダイオード構造によってベースバラスト抵抗１３と容量１４とを形成しているために、各ＨＢＴ（更にはベースバラスト抵抗）に対して容量を別途作製する必要がなくなり、素子面積（又はサイズ）の縮小が可能となり、また容量１４（更には抵抗１３）の作製工程も容易となって簡略化することができる。

即ち、仮に、これと同じ回路構成を、各ＨＢＴとは別の抵抗素子（例えば、他の構成材料からなる薄膜抵抗）と容量素子（例えば、図２１や図２２に示した金属−絶縁体−金属からなるキャパシタ）とを用いて形成する場合と比較して、抵抗や容量を別途作製するのではなしに共通の積層体によって同時に作り込み、また逆方向ダイオードの容量は十分に大きくとれるので、チップ面積を縮小し、作製工程を簡略化することができる。

更に、本実施の形態では、各ＨＢＴのベース層５と共にベースバラスト抵抗１３がベースレッジ層６によって覆われており、表面が露出しないように保護されているために、作製プロセス時に外的因子によるダメージを阻止でき、抵抗値の変動をなくして安定にすることができる。

図４は、本実施の形態の半導体装置１７ａの動作時におけるコレクタ電流Ｉc（ｍＡ）とベース・エミッタ間容量Ｃbe（ｐＦ）との相関特性（但し、信号周波数は９００ＭＨｚ）を示す。このグラフによれば、容量Ｃbe、即ち上記の容量１４を増大させると、Ｉcが増加することが分かる。

これは、ベース端子に接続する容量を別途作製する従来例と、本実施の形態によるキャパシタ１４とについて、キャパシタの面積による特性の比較を行えることを表している。

例えば、上述の特許文献３の記述によれば、面積が６００μｍ²（６００平方ミクロン）程度であり、比誘電率が７であるＳｉＮ膜（膜厚１２０ｎｍ）を用いた場合に、容量が０．３１ｐＦとなることが計算されている。

これに対して本実施の形態によれば、図４に示したように、例えば９００ＭＨｚの周波数におけるエミッタ・ベース間の容量Ｃbeのコレクタ電流依存性から、電流値が小さくて容量がほぼ一定となっている範囲（電流量が約０．１ｍＡ〜約１．０ｍＡの範囲）が、真性のエミッタ・ベース間の容量であり、その値は約１．０ｐＦと考えられる。そして、この時に測定した素子におけるエミッタ・ベース間の接合面積は３２０μｍ²（３２０平方ミクロン）である。

従って、従来例と比較すると、本実施の形態では、面積が約半分であるにもかかわらず約３倍の容量値を得ることができるので、同じ容量値を得るのに面積が１／５〜１／６程度でも十分となり、チップ面積を大幅に小さくすることができる。

次に、図５〜図１８について、ＨＢＴ１５ａ、ＨＢＴ１５ｂ及び積層体１６からなる半導体装置１７ａの作製工程を順次示す。

図５〜図１１には、ＨＢＴ１５ａ、ＨＢＴ１５ｂ及び積層体１６の各段階での平面図を示し、図１２〜図１８には、ＨＢＴ１５ａ及びＨＢＴ１５ｂの各段階でのＡ−Ａ’線断面図並びに積層体１６の各段階でのＢ−Ｂ’線断面図を示す。ＨＢＴ１５ａ、ＨＢＴ１５ｂ及び積層体１６の素子構造は、エミッタメサ、ベースメサ及びコレクタメサからなる一般的なトリプルメサ構造の作製工程を経て形成される。

まず、図５（ａ）及び図１２（ａ）に示すように、半絶縁性の基板として、例えば、鉄Ｆｅをドープしたインジウム燐からなる基板１（ＩｎＰ）の上に、例えば、ＭＢＥ法又はＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ材２ａ（ｎ^＋−ＩｎＧａＡｓ）、コレクタ材３ａ（ｎ−ＩｎＰ）、超格子（グレーディッド）材４ａ（ＩｎＧａＡｓ／ＩｎＡｌＡｓ）、ベース材５ａ（ｐ−ＩｎＧａＡｓ）、ベースレッジ材６ａ（ＩｎＧａＡｓ）、第１エミッタ材７ａ（ｎ−ＩｎＰ）、第２エミッタ材７ｂ（ｎ^＋−ＩｎＰ）、エミッタコンタクト（キャップ）材８ａ（ｎ^＋−ＩｎＧａＡｓ）及びエミッタ電極材９ａを順次積層する。これら各構成材料層の組成や層厚等は、図１及び図２について上述した通りである。

超格子材４ａは、エネルギーバンドの不連続を解消するために、組成傾斜したグレーディッド層として挿入する。また、各層の膜厚や不純物濃度や材料は、特に限定されることはない。

次に、図６（ｂ）及び図１３（ｂ）に示すように、例えば、フォトレジストをパターニングして形成し、このフォトレジストをマスクとしてその開口部からエッチングすることにより、ＨＢＴ１５ａ及びＨＢＴ１５ｂ用のエミッタ電極９、及び、積層体１６においてベース信号入力端子電極として用いるエミッタ電極９を、エミッタコンタクト材８ａ上に所定パターンに形成する。

このエミッタ電極９の電極材料は、例えば、チタン、白金及び金がこの順に積層されたＴｉ／Ｐｔ／Ａｕの３層構造（構成金属）からなり、それぞれ蒸着法で厚さ５０ｎｍ／５０ｎｍ／２５０ｎｍに形成する。

次に、図７（ｃ）及び図１４（ｃ）に示すように、不要なエミッタ電極部分をイオンミリング法により除去し、更にフォトレジストを除去した後、エミッタ電極９及びベース信号入力端子電極として用いるエミッタ電極９をマスクとして用い、エミッタコンタクト（キャップ）材８ａを燐酸系のエッチング液でエッチングし、第２エミッタ材７ｂ及び第１エミッタ材７ａを塩酸系のエッチング液でエッチングする。

その結果、ベースレッジ材６ａを露出させると共に、ＨＢＴ１５ａ及びＨＢＴ１５ｂ用のエミッタコンタクト層８、第２エミッタ層７Ｂ及び第１エミッタ層７Ａを形成する。更に、積層体１６用のエミッタコンタクト層８（エミッタコンタクト材料構成層）、第２エミッタ層７Ｂ（第２エミッタ構成材料層）、及び第１エミッタ層７Ａ（第２エミッタ構成材料層）を形成する。

この時に、図７（ｃ）に破線で示すように、エッチング液の相違等により、第２エミッタ材７ｂ及び第１エミッタ材７ａがエミッタコンタクト材８ａよりもオーバーエッチングされる。このようにして、エミッタコンタクト（キャップ）層８、第２エミッタ層７Ｂ及び第１エミッタ層７Ａからなるエミッタメサ構造を形成する。

次に、図８（ｄ）及び図１５（ｄ）に示すように、ベース電極形成部（開口）をパターニングにより形成し、例えば、白金、チタン、白金及び金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造（構成金属）をそれぞれ厚さ５０ｎｍ／３０ｎｍ／５０ｎｍ／１２０ｎｍに蒸着した後、リフトオフ法でＨＢＴ１５ａ及び１５ｂのベース電極１０Ａ、２０Ａ並びに積層体１６のベース電極１０Ｂ及び２０Ｂの各連設体を形成する。

その後、３００℃で１分間の熱処理を行い、ベースレッジ材６ａを介してベース電極１０Ａ、１０Ｂ、２０Ａ及び２０Ｂからベース材５ａにかけてベースコンタクト部（アロイ化部分）１１を形成する。

なお、ベース電極１０ＡはＨＢＴ１５ａ用、ベース電極２０ＡはＨＢＴ１５ｂ用、ベース電極１０Ｂ及び２０Ｂは積層体１６用であり、ベース電極１０Ａとベース電極１０Ｂとはベースレッジ材６ａ上で電気的に接続されるように一体に連設され、ベース電極２０Ａとベース電極２０Ｂとはベースレッジ材６ａ上で電気的に接続されるように一体に連設される。

次に、図９（ｅ）及び図１６（ｅ）に示すように、ベースレッジ層６、ベース層５及び超格子層４（グレーディット層）よりなるベースメサ構造としてのベース領域、並びにベース電極引き出し部（積層体１６）となる領域を、フォトレジストマスクを用いたパターニングにより形成し、ベースレッジ材６ａ、ベース材５ａ及び超格子材４ａを燐酸系のエッチング液でエッチングする。

その結果、ＨＢＴ１５ａ及び１５ｂのベースレッジ層６、ベース層５及び超格子層４を形成し、積層体１６のベースレッジ層６（ベースレッジ構成材料層）、ベース層５（ベース構成材料層）及び超格子層４（超格子構成材料層）を形成し、ベースメサ構造を形成する。

ここで、ベース層５の上部に位置するベースレッジ層６によってベース層５が露出していないために、ベースバラスト抵抗１３（更にはベース抵抗）の抵抗値を安定化させ易くなる。

なお、この時に、ベース電極１０Ａ及び２０Ａのベース電極１０Ｂ及び２０Ｂ側への延設部分の下部に位置するベースレッジ材６ａ、ベース材５ａ及び超格子材４ａは除去されて、いわばエアブリッジ構造となる。

次に、図１０（ｆ）及び図１７（ｆ）に示すように、コレクタ材３ａを塩酸系のエッチング液でエッチングして、ＨＢＴ１５ａ及び１５ｂのコレクタ層３を形成し、積層体１６のコレクタ層３（コレクタ構成材料層）を形成して、コレクタメサ構造を形成する。

この時に、図１０（ｆ）に破線で示すように、エッチング液の相違等により、ベースレッジ層６、ベース層５及び超格子層４よりもコレクタ層３がオーバーエッチングされる。

次に、図１１（ｇ）及び図１８（ｇ）に示すように、フォトレジストをパターニングし、このフォトレジストをマスクとして、コレクタ電極１２をサブコレクタ材２ａ上に形成する。

このコレクタ電極１２の電極材料は、例えば、チタン、白金及び金がこの順に積層されたＴｉ／Ｐｔ／Ａｕの３層構造（構成金属）からなり、それぞれ厚さを５０ｎｍ／５０ｎｍ／２２０ｎｍに蒸着後にリフトオフ法でコレクタ電極１２を形成する。

最後に、図１（Ａ）、図１（Ｂ）及び図２に示したように、フォトレジストを用いてコレクタ領域のパターニングを行い、サブコレクタ材２ａを燐酸系のエッチング液でエッチングして、ＨＢＴ１５ａ、ＨＢＴ１５ｂ及び積層体１６等をそれぞれ独立した素子として分離する。

この時に、エッチング液の相違等により、サブコレクタ層２のオーバーエッチングの度合いは、コレクタ層３のオーバーエッチングの度合いよりも小さい。

このように、本実施の形態によれば、各ＨＢＴと同時に、これと同一構成材料層によって形成された別の積層体１６をメサ加工することによって、ベース構成材料層とエミッタ構成材料層との間に形成されるダイオード構造によってベースバラスト抵抗１３と容量１４とを形成しているために、各ＨＢＴ（更にはベースバラスト抵抗）に対して容量を別途作製する必要がなくなり、素子面積（又はサイズ）が縮小された容量１４（更には抵抗１３）を含む素子を容易かつ簡略に、しかも精度良く作製することができる。

第２の実施の形態
図１９は、本発明の第２の実施の形態を示すものである。

図１９に示すように、本実施の形態による半導体装置１７ｂにおいては、積層体１６に関し、ＨＢＴ−１５ａ（ＨＢＴ−１）及びＨＢＴ−１５ｂ（ＨＢＴ−２）が配置されている側とは反対側に、ＨＢＴ−１５ａ及びＨＢＴ−１５ｂと同様の構造のＨＢＴ−１５ｃ（ＨＢＴ−３）及びＨＢＴ−１５ｄ（ＨＢＴ−４）が配置されていると共に、これらのＨＢＴ−１５ｃ及びＨＢＴ−１５ｄのベース電極１０Ｃ及び２０Ｃが、積層体１６のベース電極１０Ｂ及び２０Ｂと電気的に接続されるように一体に連設されていること以外は、上述の第１の実施の形態と同様である。

上述の第１の実施の形態では、２個のＨＢＴ１５ａ、１５ｂに対してベース電極引き出し部となる積層体１６が１個あるような構造を示したが、本実施の形態では、マルチフィンガーのパワー用途向けデバイス１７ｂとして、多数（図では４個）のＨＢＴ−１５ａ、ＨＢＴ−１５ｂ、ＨＢＴ−１５ｃ及びＨＢＴ−１５ｄに対して、共通の１つの積層体１６を通して、ベースバラスト抵抗と容量とを並列接続した各ベース電極に入力信号を送ることができるために、各ＨＢＴに対してバラスト抵抗とキャパシタ（容量）とを個々に付加する場合に比べて、バラツキを抑え、かつチップ面積を縮小して半導体装置１７ｂの小型化等に寄与することができる。

その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

例えば、上述の例では１つのベース電極が中央部に配置され、この両側に２つのエミッタ電極を具備するベースセンター型のＨＢＴについて述べたが、１つのエミッタ電極が中央部に配置され、この両側に２つのベース電極を具備するエミッタセンター型のＨＢＴに本発明を適用することができる。この場合には、２つのベース電極を対応する積層体１６上に延設すればよい。上述のベースレッジ層は必ずしも設けなくてもよいし、その他、各構成層の層構成等も種々に変更してよく、また各構成層の導電型を逆導電型に変換してもよい。

本発明のヘテロ接合型半導体素子は、種々の電子回路に用いられ、その高速化および高集積化を実現するIII−Ｖ族化合物半導体によるヘテロ接合型バイポーラトランジスタ（ＨＢＴ）などの半導体装置として、その熱暴走を防止し、生産容易性や小型化等に貢献することができる。

本発明の第１の実施の形態による半導体装置の構造を示す平面図（Ａ）及びＡ−Ａ’線断面図（Ｂ）である。 同、Ｂ−Ｂ’線断面図（Ｂ）である。 同、半導体装置の等価回路図（Ａ）及びその説明のための概略断面図（Ｂ）である。 同、容量と電流量との相関特性を示すグラフである。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す平面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 同、半導体装置の作製工程を示す断面図である。 本発明の第２の実施の形態による半導体装置の構造を示す平面図である。 従来例による半導体装置の一例の等価回路図である。 同、半導体装置の別の例を示す断面図である。 同、半導体装置の更に別の例を示す平面図（Ａ）及びＡ−Ａ’線断面図（Ｂ）である。 同、Ｂ−Ｂ’線断面図（Ｂ）である。

符号の説明

１…基板、２ａ…サブコレクタ材、２…サブコレクタ層、３ａ…コレクタ材、
３…コレクタ層、４ａ…超格子材、４…超格子層、５ａ…ベース材、５…ベース層、
６ａ…ベースレッジ材、６…ベースレッジ層、７ａ…第１エミッタ材、
７Ａ…第１エミッタ層、７ｂ…第２エミッタ材、７Ｂ…第２エミッタ層、
８ａ…エミッタコンタクト材、８…エミッタコンタクト層、９ａ…エミッタ電極材、
９…エミッタ電極、１０Ａ、１０Ｂ、１０Ｃ、２０Ａ、２０Ｂ、２０Ｃ…ベース電極、
１１…ベースコンタクト部（アロイ化部）、１２…コレクタ電極、
１３…ベースバラスト抵抗、１４…容量、１５ａ…ＨＢＴ−１、１５ｂ…ＨＢＴ−２、
１５ｃ…ＨＢＴ−３、１５ｄ…ＨＢＴ−４、１６…積層体、
１７ａ、１７ｂ…半導体装置、Ｔ…ベース信号入力端子

Claims (10)

1. 少なくともコレクタ層とベース層とエミッタ層とからなる積層体によって構成されたヘテロ接合型半導体素子を有し、前記ベース層とベース信号入力端子電極との間に抵抗及び容量が並列に接続されている半導体装置において、
   前記積層体と同一構成材料層によって形成された別の積層体のうち、ベース構成材料 層とエミッタ構成材料層との間のダイオード構造によって前記容量が形成されている
   ことを特徴とする半導体装置。
2. 前記別の積層体において前記ベース構成材料層によって前記抵抗が形成されている、請求項１に記載の半導体装置。
3. 前記ヘテロ接合型半導体素子が複数個配置され、これらの半導体素子の各ベース電極が、前記別の積層体におけるベース構成材料層にそれぞれ接続され、かつ前記エミッタ構成材料層上に前記ベース信号入力端子電極となるエミッタ電極構成材料層が設けられている、請求項２に記載の半導体装置。
4. 前記エミッタ層又は前記エミッタ構成材料層と、前記ベース層又は前記ベース構成材料層との間に、ベースレッジ層が形成され、このベースレッジ層を通して、前記ベース電極又はベース電極構成材料層が合金化されている、請求項１に記載の半導体装置。
5. 前記エミッタ層又は前記エミッタ構成材料層がｎ型のＩｎＰからなり、前記ベースレッジ層がアンドープのＩｎＧａＡｓからなり、前記ベース層又は前記ベース構成材料層がｐ型のＩｎＧａＡｓからなる、請求項４に記載の半導体装置。
6. 請求項１に記載の半導体装置の製造方法であって、
   少なくともコレクタ構成材料層と、ベース構成材料層と、エミッタ構成材料層と、エ ミッタ電極構成材料層とを順次積層する工程と、
   前記エミッタ電極構成材料層をパターニングして、前記ヘテロ接合型半導体素子のエ ミッタ電極と、前記別の積層体における前記ベース信号入力端子電極とを形成する工程 と、
   前記エミッタ電極と前記ベース信号入力端子電極とをマスクにして、前記エミッタ構 成材料層をエッチングし、前記ヘテロ接合型半導体素子の前記エミッタ層と、前記別の 積層体における前記エミッタ構成材料層とを形成する工程と、
   前記へテロ接合型半導体素子から、前記別の積層体上に延設されたベース電極を形成 する工程と、
   前記ベース構成材料層をエッチングして、前記へテロ接合型半導体素子の前記ベース 層と、前記別の積層体における前記ベース構成材料層とを形成する工程と、
   前記コレクタ構成材料層をエッチングして、前記へテロ接合型半導体素子の前記コレ クタ層と、前記別の積層体におけるコレクタ構成材料層とを形成する工程と
   を有する、半導体装置の製造方法。
7. 前記ベース構成材料層と前記エミッタ構成材料層との間のダイオード構造によって前記容量を形成し、前記ベース構成材料層によって前記抵抗を形成する、請求項６に記載の半導体装置の製造方法。
8. 前記ヘテロ接合型半導体素子を複数個配置し、これらの半導体素子の各ベース電極を、前記別の積層体におけるベース構成材料層にそれぞれ接続し、かつ前記エミッタ構成材料層上に前記ベース信号入力端子電極となるエミッタ電極構成材料層を設ける、請求項６に記載の半導体装置の製造方法。
9. 前記エミッタ層又は前記エミッタ構成材料層と、前記ベース層又は前記ベース構成材料層との間に、ベースレッジ層を形成し、このベースレッジ層を通して、前記ベース電極又はベース電極構成材料層を合金化する、請求項６に記載の半導体装置の製造方法。
10. 前記エミッタ層又は前記エミッタ構成材料層をｎ型のＩｎＰによって形成し、前記ベースレッジ層をアンドープのＩｎＧａＡｓによって形成し、前記ベース層又は前記ベース構成材料層をｐ型のＩｎＧａＡｓによって形成する、請求項９に記載の半導体装置の製造方法。

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