JP2000183076A

JP2000183076A - 半導体装置およびその製造方法

Info

Publication number: JP2000183076A
Application number: JP11280671A
Authority: JP
Inventors: Kohei Moritsuka; 宏平森塚; Masayuki Sugiura; 政幸杉浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-10-09
Filing date: 1999-09-30
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】小型で接地インダクタンスの小さいＨＢＴを
提供すること。【解決手段】高濃度にドーピングされたｎ型の半導体
基板４１上に、ｐ型の半導体層２と、コレクタとなる高
濃度にドーピングされたｎ型の半導体層４と、ベースと
なる高濃度にドーピングされたｐ型の半導体層６と、エ
ミッタとなるｎ型の半導体層７とが順次積層され、コレ
クタとなる高濃度にドーピングされたｎ型の半導体層４
にコレクタ電極１２が電気的に接続し、ベースとなる高
濃度にドーピングされたｐ型の半導体層６にベース電極
１１が電気的に接続し、エミッタとなるｎ型の半導体層
７にエミッタ電極９が電気的に接続してバイポーラトラ
ンジスタが構成され、ｎ型の半導体基板１のｐ型の半導
体層２に相対する側に、半導体基板１に接続する電極８
を有し、この電極８とエミッタ電極９とが電気的に接続
され、半導体基板１の裏面に接地電極１０を有すること
を特徴とする半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高利得でチップサイ
ズの小さい高周波電力増幅器用バイポーラトランジスタ
に関し、特に化合物半導体を用いたヘテロ接合バイポー
ラトランジスタに関するものである。

【０００２】

【従来の技術】無線携帯端末の普及とともに、高周波の
電力増幅器の性能向上と低価格化が急速に進展してい
る。携帯性を増すために電池個数を減らす必要があり、
電源電圧を低下させることが近年強く求められている。
このために、電源電圧が低下しても高効率な増幅が可能
なＧａＡｓ系のエピタキシャルウエハを用いたＨＢＴ
（Heterojunction Bipolar Transistor ：ヘテロ接合バ
イポーラトランジスタ）素子が用いられるようになって
きた。このようなエピタキシャルウエハは、従来のＳｉ
基板やＧａＡｓ基板に比べ非常に高価であるため、電力
増幅器を小さなチップ面積で実現することが重要な課題
となる。

【０００３】また、近年新たに登場した携帯端末には、
次第に高い周波数帯が割り当てられるようになってき
た。例えば、アナログ携帯電話では、従来１ＧＨｚ程度
であった周波数が、最近のデジタル携帯電話では２ＧＨ
ｚ程度に向上しさらに５ＧＨｚ程度までの利用も考えら
れる様になってきた。このように周波数が向上すると、
電力を増幅するトランジスタの実装方法にも工夫が必要
となる。特に、接地電極のワイヤボンディングによって
発生するインダクタンスの影響は深刻である。

【０００４】すなわち、高出力用のトランジスタは素子
サイズが大きいので入力インピーダンスが低下する。従
って、接地インダクタンスが素子サイズに応じて縮小さ
れないと印加される入力信号のうちトランジスタに印加
される割合が減少し電力利得が大きく低下してしまう。
通常トランジスタの入力インピーダンスは容量性なの
で、周波数が高くなると接地インダクタンスの問題は深
刻になる。ワイヤボンディングによってエミッタを接地
面と接続する場合、素子サイズに応じて接地インダクタ
ンスを下げるために、ワイヤ本数を増す必要がある。こ
のため、接地用のボンディングパッドを素子サイズに応
じて増やす必要があるが、ボンディングパッドの面積は
大きいのでチップ面積が非常に大きくなってしまいコス
ト上昇を招いてしまう。

【０００５】図１は従来のＨＢＴの一例を示す素子の平
面レイアウトである。この素子は、半導体チップ（１）
の中央部に３２個のトランジスタ素子配列が形成されて
おり、これらの素子のエミッタ電極（２）が図１に示さ
れている。そして半導体チップ（１）の上下の周辺部に
は１２個のボンディングパッド３が配列されている。図
では省略されているが、３２個のトランジスタ素子のエ
ミッタ電極（２）は適宜グループ分けされて１２個のボ
ンディングパッド（３）に半導体チップ（１）内に形成
された配線により接続されている。また、各ボンディン
グパッド（３）は半導体チップ（１）の外側に設けられ
た接地導体にワイヤにより接続され接地されている。

【０００６】このような従来のＨＢＴにおいては、エミ
ッタインダクタンスを下げるためにボンディングワイヤ
を１２本も用いたにもかかわらず、接地インダクタンス
は０．１ｎＨにしか下がらず電力利得は９ｄＢと大きく
劣化していた。また、ボンディングパッド３を多数設け
るためにチップ面積を大きくする必要があり、３０ｄＢ
ｍの出力を得るのに要した面積は１．２×１．０ｍｍで
あった。

【０００７】さらに、複数本ワイヤボンディングを行っ
ても、ワイヤ間の相互インダクタンスのために、ワイヤ
本数に反比例するよりも緩やかにしかインダクタンスが
下がらず、従来のワイヤボンディングによる実装には限
界がある。

【０００８】このため、ボンディングに代わる方法とし
てＧａＡｓ基板にヴィアホールを開ける方法がとられる
ようになってきた。この方法は、半絶縁性ＧａＡｓ基板
上に形成されたトランジスタにおいて、エミッタ電極パ
ッドの下部のＧａＡｓ基板にエッチングによって穴をあ
けＧａＡｓ基板裏面に設けた接地導体とエミッタ電極を
メッキ配線等によって接続するものである。メッキ配線
による接続は、インダクタンスがボンディングワイヤの
場合の１／１０以下と小さいので、エミッタ電極パッド
を増やさずに十分接地インダクタンスを下げられ、高利
得を維持することができる。しかし、通常基板にヴィア
ホールを開けるには基板を５０μｍ程度まで薄くして基
板裏面から加工を行うなど複雑なプロセスが必要で、量
産技術としてはまだ未熟である。このため、低コスト化
への要求には十分応えきれていない。

【０００９】他の方法として、フリップチップを用いる
方法がある。フリップチップでは、基板表面に設けたエ
ミッタ電極パッド上に金バンプ等の突起物を設け、基板
を裏返して接地面に接続する。このため、エミッタのイ
ンダクタンスは極めて小さく高利得を確保できる。しか
し、エミッタ以外の電極もバンプで接続する必要があ
り、チップのアライメントに高度な技術と特別な装置が
要求され、低コスト化への要求には十分応えきれていな
い。

【００１０】上記の問題点に関わる別の従来技術とし
て、Ｓｉ−ＭＯＳ電界効果トランジスタの技術について
図２を参照して述べる。携帯端末向けの高周波パワーＭ
ＯＳＦＥＴでは、高濃度のｐ型基板（２１）上に低濃度
のｐ型エピタキシャル層（２８）を用いてｎチャネルの
ＭＯＳＦＥＴを作製する。この際、表面よりｐ型基板に
到達するまで高濃度のｐ型領域（２２）を拡散によって
形成する。このｐ型領域（２２）とソース電極（２３）
を接続することで、ソース電極は、高濃度ｐ型基板（２
１）を介して基板裏面の接地電極（２９）と低インピー
ダンスで接続される。この方法では、特殊なプロセスが
不要で廉価に高周波動作に適したパワートランジスタが
形成できる。

【００１１】しかし、ソース領域をｐ型基板と接続する
領域（２２）を形成する拡散工程では、基板（２１）に
含まれるアクセプタ不純物であるボロンなどの上方拡散
も同時に進行し、低濃度層（２８）の厚み制御が困難で
あるという問題がある。この構造では、基板が導電性で
あるのでドレイン配線に接続する接地容量が大きくな
る。接地容量はインピーダンス整合回路に含めて設計を
行えれば電力利得などの性能を劣化することはない。と
ころが、上述したように低濃度領域（２８）の厚みを制
御するのは困難で、結果的にドレイン配線やコレクタ配
線に接続する接地容量のばらつきが大きくなり設計の精
度を損ねるという問題点がある。

【００１２】ＧＨｚ帯の電力増幅には、埋め込みコレク
タ構造を有するｎｐｎバイポーラトランジスタが使用さ
れる。図３に通常用いられている埋め込みコレクタ層を
有するＳｉバイポーラトランジスタの断面構造を模式的
に示す。このようなトランジスタは、低濃度のｐ型Ｓｉ
基板（３０）上に選択的に高濃度のｎ型不純物を拡散し
埋め込みコレクタ領域（３１）を形成した後に、低濃度
のエピタキシャル層（３２）を成長しｐ型のベース領域
（３７）とｎ型のエミッタ領域（３８）を選択拡散によ
って形成して作製される。ここで、埋め込みコレクタ層
の拡散工程と低濃度層（３２）のエピタキシャル成長工
程には高温工程が必要である。

【００１３】Ｓｉバイポーラトランジスタにおいて、導
電性基板上に埋め込みコレクタ層を積み、さらにその上
に低濃度のエピタキシャル層を有する高周波バイポーラ
トランジスタを形成することを試みたとしても、この高
温工程の存在のために所望のキャリアプロファイルを維
持することは不可能になる。このような製造方法に関わ
る障害のために、バイポーラトランジスタにおいて導電
性基板を用いて接地インダクタンスを下げる方法が採用
されることはなかった。

【００１４】

【発明が解決しようとする課題】本発明は、上記従来技
術の問題点に鑑み、小型で接地インダクタンスの小さな
高周波パワー素子、特に、ＧａＡｓを用いたＨＢＴ素子
の構造およびその製造方法の提供を目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
高濃度に不純物がドーピングされた導電性の化合物半導
体基板と、この基板上に積層された分離層と、この分離
層を介してコレクタ層、ベース層およびエミッタ層が順
次積層形成され、それぞれにコレクタ電極、ベース電極
およびエミッタ電極が設けられたバイポーラトランジス
タ素子と、このバイポーラトランジスタ素子が形成され
る領域外の前記化合物半導体基板上に形成された絶縁物
層と、この絶縁物層に形成されたコンタクトホールを介
して前記バイポーラトランジスタ素子のエミッタ電極お
よび前記化合物半導体基板とを電気的に接続する接地配
線層とを備えたことを特徴とするものである。

【００１６】また、本発明の半導体装置は、高濃度にド
ーピングされたｎ型の半導体基板上と、この半導体基板
上に積層されたｐ型の半導体層と、このｐ型の半導体層
上に積層された高濃度にドーピングされたｎ型のコレク
タ層と、このコレクタ層上に積層された高濃度にドーピ
ングされたｐ型のベース層と、このベース層上に積層さ
れたｎ型のエミッタ層と、前記コレクタ層上に形成され
たコレクタ電極と、前記ベース層上に形成されたベース
電極と、前記エミッタ層上に形成されたエミッタ電極
と、これらのコレクタ層、ベース層およびエミッタ層に
より構成されるバイポーラトランジスタ素子形成領域外
の前記コレクタ層に形成された絶縁分離領域と、この絶
縁分離領域に形成された開口内の前記半導体基板上に形
成された基板電極と、この基板電極が形成された前記絶
縁分離領域および前記バイポーラトランジスタ素子上に
積層された層間絶縁膜と、この層間絶縁膜形成されたコ
ンタクトホールを介して前記エミッタ電極と基板電極と
を接続するように前記層間絶縁膜上に形成された接地配
線層と、前記半導体基板の裏面に形成された接地電極と
を備えたことを特徴とするものである。

【００１７】さらに、本発明の半導体装置は、高濃度に
ドーピングされたｎ型の半導体基板上と、この半導体基
板上に積層された前記高濃度にドーピングされたｐ型の
半導体層と、このｐ型の半導体層上に積層された高濃度
にドーピングされたｎ型のコレクタ層と、このコレクタ
層上に積層された高濃度にドーピングされたｐ型のベー
ス層と、このベース層上に積層されたｎ型のエミッタ層
と、前記コレクタ層上に形成されたコレクタ電極と、前
記ベース層上に形成されたベース電極と、前記エミッタ
層上に形成されたエミッタ電極と、これらのコレクタ
層、ベース層およびエミッタ層により構成されるバイポ
ーラトランジスタ素子形成領域外の前記コレクタ層に形
成された絶縁分離領域と、この絶縁分離領域に形成され
た開口内の前記半導体基板上に形成された基板電極と、
この基板電極が形成された前記絶縁分離領域および前記
バイポーラトランジスタ素子上に積層された層間絶縁膜
と、この層間絶縁膜形成されたコンタクトホールを介し
て前記エミッタ電極と基板電極とを接続するように前記
層間絶縁膜上に形成された接地配線層と、前記半導体基
板の裏面に形成された接地電極とを備え、前記高濃度に
ドーピングされたｎ型の半導体基板とこの基板上の前記
高濃度にドーピングされたｐ型の半導体層とがトンネル
接合を形成することを特徴とするものである。

【００１８】さらに、本発明の半導体装置は、高濃度に
ドーピングされたｎ型の半導体基板と、この半導体基板
上に積層された半導体層と、この半導体層上に積層され
た高濃度にドーピングされたｎ型のコレクタ層と、この
コレクタ層上に積層された高濃度にドーピングされたｐ
型のベース層と、このベース層上に積層されたｎ型のエ
ミッタ層と、前記コレクタ層上に形成されたコレクタ電
極と、前記ベース層上に形成されたベース電極と、前記
エミッタ層上に形成されたエミッタ電極と、これらのコ
レクタ層、ベース層およびエミッタ層により構成される
バイポーラトランジスタ素子形成領域外の前記コレクタ
層に形成された絶縁分離領域と、この絶縁分離領域に形
成された開口内の前記半導体基板上に形成された基板電
極と、この基板電極が形成された前記絶縁分離領域およ
び前記バイポーラトランジスタ素子上に積層された層間
絶縁膜と、この層間絶縁膜形成されたコンタクトホール
を介して前記エミッタ電極と基板電極とを接続するよう
に前記層間絶縁膜上に形成された接地配線層と、前記半
導体基板の裏面に積層形成された接地電極とを備え、前
記半導体層の少なくとも一部は、禁止帯幅が前記高濃度
にドーピングされたｎ型の半導体基板の禁止帯幅よりも
大きい半導体層よりなることを特徴とするものである。

【００１９】さらに、本発明の半導体装置は、高濃度に
ドーピングされたＰ型の半導体墓板と、この半導体墓板
上に積層されたノンドーピング半導体層と、このノンド
ーピング半導体層上に積層された高濃度にドーピングさ
れたｎ型のコレクタ層と、このコレクタ層上に積層され
た高濃度にドーピングされたｐ型のベース層と、このベ
ース層上に積層されたｎ型のエミッタ層と、前記コレク
タ層上に形成されたコレクタ電極と、前記ベース層上に
形成されたベース電極と、前記エミッタ層上に形成され
たエミッタ電極と、これらのコレクタ層、ベース層およ
びエミッタ層により構成されるバイポーラトランジスタ
素子形成領域外の前記コレクタ層に形成された絶縁分離
領域と、この絶縁分離領域に形成された開口内の前記半
導体基板上に形成された基板電極と、この基板電極が形
成された前記絶縁分離領域および前記バイポーラトラン
ジスタ素子上に積層された層間絶縁膜と、この層間絶縁
膜形成されたコンタクトホールを介して前記エミッタ電
極と基板電極とを接続するように前記層間絶縁膜上に形
成された接地配線層と、前記半導体基板の裏面に形成さ
れた接地電極とを備えたことを特徴とするものである。

【００２０】さらに、本発明の半導体装置は、高濃度に
ドーピングされたｎ型あるいはｐ型の化合物半導体基板
と、この基板上に積層された分離層と、この分離層を介
してコレクタ層、ベース層およびエミッタ層が順次積層
形成され、それぞれにコレクタ電極、ベース電極および
エミッタ電極が設けられた化合物半導体素子と、この化
合物半導体素子形成領域外の前記コレクタ層に形成され
た絶縁分離領域と、この絶縁分離領域に形成された開口
内の前記半導体基板上に埋め込み形成されたプラグ状金
属層と、このプラグ状金属層が埋め込まれた前記絶縁分
離領域および前記バイポーラトランジスタ素子上に積層
された層間絶縁膜と、この層間絶縁膜形成されたコンタ
クトホールを介して前記エミッタ電極とプラグ状金属層
とを接続するように前記層間絶縁膜上に形成された接地
配線層と、前記半導体基板の裏面に形成された接地電極
とを備えたことを特徴とするものである。

【００２１】さらに、本発明の半導体装置においては、
前記エミッタとなるｎ型の半導体層の禁止帯幅が前記ベ
ースとなる高濃度にドーピングされたｐ型の半導体層の
禁止帯幅よりも大きいことを特徴とするものである。

【００２２】さらに、本発明の半導体装置においては、
前記コレクタ層に形成された絶縁分離領域は、前記コレ
クタ層にイオン注入により高抵抗化された領域であるこ
とを特徴とするものである。

【００２３】本発明の半導体装置の製造方法は、高濃度
にドーピングされたｎ型あるいはｐ型の半導体基板上に
分離層を積層形成する工程と、この分離層上にコレクタ
層、ベース層およびエミッタ層を順次積層形成する工程
と、メサエッチングにより前記ベース層およびコレクタ
層を露出させ、これらの層にコレクタ電極およびベース
電極を形成するとともに、前記エミッタ層にエミッタ電
極を形成してバイポーラトランジスタ素子を形成する工
程と、このバイポーラトランジスタ素子が形成された領
域外の前記コレクタ層に絶縁分離領域を形成する工程
と、この絶縁分離領域に前記化合物半導体基板を露出す
るように開口部を形成する工程と、この開口部底部にオ
ーミックコンタクト電極を形成する工程と、この開口部
を含む前記バイポーラトランジスタ素子の周囲に層間絶
縁膜を積層形成する工程と、この層間絶縁膜の前記バイ
ポーラトランジスタ素子のエミッタ電極および前記オー
ミックコンタクト電極上部に開口を形成する工程と、こ
れらの開口を介して前記エミッタ電極および前記オーミ
ックコンタクト電極を相互に接続する接地配線層を形成
する工程と、前記半導体基板の裏面に接地電極を形成す
る工程とを備えたことを特徴とするものである。

【００２４】また、本発明の半導体装置の製造方法は、
高濃度にドーピングされたｎ型あるいはｐ型の半導体基
板上に分離層を積層形成する工程と、この分離層上にコ
レクタ層、ベース層およびエミッタ層を順次積層形成す
る工程と、メサエッチングにより前記ベース層およびコ
レクタ層を露出させ、これらの層にコレクタ電極および
ベース電極を形成するとともに、前記エミッタ層にエミ
ッタ電極を形成してバイポーラトランジスタ素子を形成
する工程と、このバイポーラトランジスタ素子が形成さ
れた領域外の前記コレクタ層に絶縁分離領域を形成する
工程と、この絶縁分離領域に前記化合物半導体基板を露
出するように開口部を形成する工程と、この開口部底部
にオーミックコンタクト電極を形成する工程と、この開
口部を含む前記バイポーラトランジスタ素子の周囲に絶
縁膜を積層形成する工程と、この絶縁膜の前記オーミッ
クコンタクト電極上部に開口を形成する工程と、この開
口を介して前記オーミックコンタクト電極上に電解メッ
キ法により金属層を積層し、前記開口をプラグ状金属層
により埋めて平坦化する工程と、前記エミッタ電極、ベ
ース電極およびコレクタ電極部分の絶縁膜にコンタクト
ホールを形成する工程と、前記プラグ状金属層が埋め込
まれた開口部を含む前記半導体素子周囲の半導体基板上
に層間絶縁膜層を積層形成する工程と、この層間絶縁膜
の前記バイポーラトランジスタ素子のエミッタ電極およ
び前記プラグ状金属層上部にコンタクトホールを形成す
る工程と、これらのコンタクトホールを介して前記エミ
ッタ電極および前記オーミックコンタクト電極を相互に
接続する接地配線層を形成する工程と、前記半導体基板
の裏面に接地電極を形成する工程とを備えたことを特徴
とするものである。

【００２５】さらに、本発明の半導体装置の製造方法に
おいては、前記プラグ状金属層は、として前記高濃度に
ドーピングされた化合物半導体基板を一方の給電層とし
て用いた電解メッキ法により形成することを特徴とする
ものである。

【００２６】さらに、本発明の半導体装置の製造方法に
おいては、前記半導体基板は化合物半導体基板であり、
前記バイポーラトランジスタ素子はヘテロ接合化合物半
導体素子であり、前記絶縁分離領域は前記コレクタ層を
イオン注入により高抵抗化することにより形成すること
を特徴とするものである。

【００２７】

【発明の実施の形態】以下、本発明をＧａＡｓヘテロ接
合バイポーラトランジスタに適用した実施の形態を図面
を用いて詳述する。

【００２８】図４は本発明の第１の実施形態であるＨＢ
Ｔの構造を示す断面図である。高濃度のｎ型ＧａＡｓ基
板（４１）の上に厚みが厚みが１００ｎｍの高濃度のｐ
型ＧａＡｓ層（４２）と、厚みが２μｍのノンドーピン
グＧａＡｓ層（４３）と、埋め込みコレクタ層となる厚
みが５００ｎｍの高濃度のｎ型ＧａＡｓ層（４４）と、
コレクタ空乏層となる厚みが７００ｎｍの低濃度のｎ型
ＧａＡｓ層（４５）と、ベース層となる厚みが６０ｎｍ
の高濃度のｐ型ＧａＡｓ層（４６）とエミッタ層となる
厚みが１００ｎｍのｎ型ＩｎＧａＰ層（４７）とエミッ
タコンタクト層となる厚みが１００ｎｍの高濃度のｎ型
ＧａＡｓ層（５７）と厚みが１００ｎｍの高濃度のｎ型
ＩｎＧａＡｓ層（５８）とが積層されている。基板（４
１）の裏面には、電極（５０）が設けられ、接地導体
（５９）と接続されている。素子領域の外側のコレクタ
層（４４）にはボロンのイオン注入が施され高抵抗化さ
れて絶縁分離領域（５５）が形成されている。この高抵
抗分離領域（５５）の深さは、少なくとも埋め込みコレ
クタ層（４４）を完全に絶縁化するだけは必要で、図の
例では、およそ１μｍである。この高抵抗分離領域（５
５）にｎ型基板（４１）に到達する穴が形成され、底部
ｎ型基板（４１）と接続する基板電極（４８）が設けら
れている。メサエッチングによって埋め込みコレクタ層
（４４）とベース層（４６）にはそれぞれ露出領域が設
けられ、各々コレクタ電極（５２）とベース電極（５
１）が形成されている。エミッタ領域の上部には、エミ
ッタ電極（４９）が設けられている。配線層間膜（５
４）には各電極に接続するコンタクトホールが開口さ
れ、さらに配線が接続しているが、特に本発明では、エ
ミッタ電極（４９）と基板電極（４８）が配線層（５
３）で接続していることが特徴である。

【００２９】本発明の構造によれば、配線層（５３）の
インダクタンスはワイヤボンディング等にくらべ十分小
さくでき高周波電力利得を損ねることが無い。また、配
線（５３）を厚くとることにより、素子領域で発生した
熱が配線層（５３）を介して効率良く電極（４８）へ伝
達され熱抵抗を下げるという福次的な効果も得られる。

【００３０】図５は、この構造のＨＢＴを用いて構成し
た出力３０ｄＢｍの２ＧＨｚパワートランジスタの平面
レイアウトである。本発明の効果を分かりやすく示すた
め、エミッタ電極（４９）と基板電極（４８）のみを示
してある。エミッタ電極（４９）は５×３０μｍのサイ
ズで間隔６０μｍで３２本配置されておりそのエミッタ
の中間に基板電極（４８）が配置されている。この結
果、３０ｄＢｍの出力を得るのに必要なチップ４１の面
積は、０．６×０．６ｍｍであった。このチップの接地
インダクタンスは、０．０２ｎＨと非常に小さく、電力
利得は２１ｄＢが得られた。従って、本発明のＨＢＴに
おいては、図１の従来のＨＢＴに比較して、大幅な電力
利得の向上とチップ面積の削減が図れたことになる。

【００３１】この素子のバンド図を図６に示す。構造と
しては、層（４４）から（４７）までよりなるｎｐｎへ
テロ接合バイポーラトランジスタが高周波増幅を行う部
分で、その下部に層（４１）から（４４）よりなる寄生
のｎｐｎバイポーラトランジスタが形成される。直流特
性で見ると、層（４４）から（４７）までよりなるｎｐ
ｎへテロ接合バイポーラトランジスタの所望の動作電圧
に比べて寄生のｎｐｎバイポーラトランジスタの耐圧が
大きいことが必要である。この要件を確実に満たすため
には、層（４２）〜（４４）よりなるｐｎ接合の耐圧を
大きくするためにノンドーピングＧａＡｓ層（４３）の
厚みを低濃度コレクタ層（４５）の厚みよりも大きくす
ることが望ましい。さらに、寄生のバイポーラトランジ
スタの電流利得が小さくなるように設定することが望ま
しい。

【００３２】このために、成長時のｎ型バッファ層（５
６）と高濃度ｐ型層（４２）のドーピング濃度を上げト
ンネル接合を形成するようにする。成長時のバッファ層
（５６）と高濃度ｐ型層（４２）がトンネル接合となる
ようなバンド図を図７に示す。トンネル接合が形成され
ていると、基板からの電子の供給による拡散電流成分
（６１）が抑制されトンネル電流（６２）によって層
（４２）と層（５６）の電位は固定される。従って寄生
のｎｐｎ構造はもはやバイポーラトランジスタとしては
動作せず、確実に寄生ダイオードの耐圧を所望の動作電
圧以上に設定できる。また層（４２）と層（５６）の電
位が固定されるので、電気的な特性はあたかもｐ型基板
を用いたのと同一になる。

【００３３】次に図４に示したＨＢＴの製造方法につい
て、図８乃至図１２を用いて説明する。Ｓｉを３×１０
^１８ｃｍ^−３ドーピングしたｎ型ＧａＡｓ基板（４１）
の上にＭＯＣＶＤ法を用いて厚みが２００ｎｍのＳｉを
５×１０^１８ｃｍ^−３ドーピングしたｎ型ＧａＡｓ層
（５６）と、厚みが１００ｎｍの炭素を５×１０^１９ｃ
ｍ^−３ドーピングしたｐ型ＧａＡｓ層（４２）と、厚み
が２μｍのノンドーピングＧａＡｓ層（４３）と、厚み
が５００ｎｍのＳｉを５×１０^１８ｃｍ^−３ドーピング
したｎ型ＧａＡｓ層（４４）と、厚みが７００ｎｍのＳ
ｉを１×１０^１６ｃｍ^−３ドーピングしたｎ型ＧａＡｓ
層（４５）と、厚みが６０ｎｍの炭素を５×１０^１９ｃ
ｍ^−３ドーピングしたｐ型ＧａＡｓ層（４６）と厚みが
１００ｎｍのＳｉを５×１０^１７ｃｍ^−３ドーピングし
たｎ型ＩｎＧａＰ層（４７）と厚みが１００ｎｍのＳｉ
を５×１０^１８ｃｍ^−３ドーピングしたｎ型ＧａＡｓ層
（５７）と厚みが１００ｎｍのＳｉを５×１０^１９ｃｍ
^−３ドーピングしたｎ型ＩｎＧａＡｓ層（５８）とを順
次に成長する（図８）。次いでマスクパターンを用いた
メサエッチングプロセスによって、ベース層（４６）と
コレクタ層（４４）を露出させ、エミッタ電極（４
９）、ベース電極（５１）、コレクタ電極（５２）を形
成する（図９）。

【００３４】次に、ボロンのイオン注入によって素子領
域（５０）以外の埋め込みコレクタ層（４４）を高抵抗
化し、素子領域（６０）を他の部分から分離する分離領
域（５５）を形成する（図１０）。この分離領域（５
５）の厚みは、埋め込みコレクタ層（４４）の厚みを超
えてその下側のノンドーピングＧａＡｓ層（４３）内に
も及んでいる。この分離領域（５５）内に、その厚み方
向にｎ型基板（４１）に到達する、深さ３μｍの開口
（６３）をエッチングにより開け、底面に基板電極（４
８）を形成する（図１１）。次いで、素子領域（５０）
および開口（６３）を含むｎ型ＧａＡｓ基板（４１）上
に、ＢＣＢ（ベンゾ・シクロ・ブテン）膜をＨＢＴ素子
全体が埋め込まれる厚みに堆積し、上面がほぼ平坦な層
間絶縁膜（５４）を形成する。この後、層間絶縁膜（５
４）上面から、ＨＢＴのエミッタ電極（４９）および基
板電極（４８）を露出するコンタクトホール（６４）
（６５）をエッチングにより形成し、これらのコンタク
トホール（６４）（６５）を介してエミッタ電極（４
９）および基板電極（４８）を電気的に接続する配線層
（５３）をＣＶＤにより形成する（図１２）。しかる
後、ｎ型基板（４１）を所望の厚みまでラッピング研磨
し基板裏面に電極（５０）を形成し、図１の素子構造が
完成する。

【００３５】この製造工程では、エミッタ電極（４９）
および基板電極（４８）を電気的に接続する配線層（５
３）は、素子領域（５０）を他の部分から分離する分離
領域（５５）内のｎ型基板（４１）上に形成された基板
電極（４８）にＣＶＤ法により形成するため、Ｓｉ−Ｍ
ＯＳＦＥＴで問題となるような基板に含まれる不純物の
上方拡散は生じない。また、上記の第１の実施形態にお
いては、ｎ型のＧａＡｓ基板（４１）が用いられるが、
ｎ型基板（４１）のドナー不純物であるＳｉは、拡散係
数が極めて小さくＳｉ−ＭＯＳＦＥＴで問題となるよう
なエピタキシャル成長時の不純物の拡散は生じない。さ
らに、ＭＯＣＶＤ成長で用いるアクセプタである炭素も
拡散係数が極めて小さい。このためノンドーピングＧａ
Ａｓ層（４３）の厚みを確実に設計どおり実現でき埋め
込みコレクタ層を有するバイポーラトランジスタを低濃
度エピタキシャル層の上に構成できる。また基板からト
ランジスタまで一度のエピタキシャル成長で行えるの
で、プロセスコストの上昇が抑制できる。

【００３６】図１３は本発明の第２の実施形態であるＨ
ＢＴの構造を示す断面図である。なお、同図においては
図４と同一部分には同一符号を付して詳細な説明は省略
する。この実施形態が第１の実施形態と異なる点は、ｎ
型基板（４１）上のｎ型ＧａＡｓバッファ層（５６）と
埋め込みコレクタ層（４４）の間に禁止帯幅の大きなＩ
ｎＧａＰ層（７０）が形成されていることである。この
構造のバンド図を図１４に示す。同図から明らかなよう
に、このＩｎＧａＰ層（７０）により、基板（４１）か
らの電子の拡散はヘテロ障壁（７１）によって矢印（７
２）に示すように阻まれ、埋め込みコレクタ層（４４）
と基板（４１）の電気的な分離が行われる。この実施形
態のその他の効果は、第一の実施形態と同様である。

【００３７】図１５は本発明の第３の実施形態であるＨ
ＢＴの構造を示す断面図である。なお、同図において図
４と同一または対応する部分には同一符号を付して説明
する。高濃度に不純物を導入したp型ＧａＡｓ基板（４
１）の上に、厚さが２００ｎｍ、不純物濃度５×１０
^１９ｃｍ^−３のｐ型ＧａＡｓ層（４２）、厚さが２μｍ
のノンドービングＧａＡｓ層（４３）、埋め込みコレク
タ層となる厚さが５００ｎｍ、不純物濃度５×１０^１８
ｃｍ^−３のｎ型ＧａＡｓ層（４４）、コレクタ空乏層と
なる厚さが５００ｎｍ、不純物濃度１×１０^１６ｃｍ
^−３のｎ型ＧａＡｓ層（４５）、ベ一ス層となる厚さが
６０ｎｍ、不純物濃度４×１０^１９ｃｍ^−３のp型Ｇａ
Ａｓ層（４６）、エミッタ層となる厚さが１００ｎｍ、
不純物濃度５×１０^１７ｃｍ^−３のｎ型ＩｎＧａＰ層
（４７）、エミッタコンタクト層となる厚さが１００ｎ
ｍ、不純物濃度５×１０^１８ｃｍ^−３のｎ型ＧａＡｓ層
（５７）、厚さが１００ｎｍ、不純物濃度３×１０^１９
ｃｍ^−３のｎ型ＩｎＧａＡｓ層（５８）が順次積層され
ている。ｐ型ＧａＡｓ基板（４１）の裏面にはＰｔ、Ｔ
ｉ、Ｐｔ、Ａｕの順に積層して形成した接地電極（５
０）が設けてあり、実装基板の接地導体（５９）と接続
されている。

【００３８】素子領域の外側のコレクタ層（４４）には
ボロンのイオン注入が施され高抵抗化することにより、
素子間の電気的な分離を行っている。そのため、高抵抗
分離領域（５５）の深さは少なくとも埋め込みコレクタ
層（４４）を完全に絶縁するだけの深さが必要であり、
本実施例の場合、コレクタ層（４４）の下層のｐ型Ｇａ
Ａｓ層（４２）、ノンドービングＧａＡｓ層（４３）に
まで及ぶ、約1μｍの深さまで高抵抗化されている。こ
の高抵抗化領域（５５）にｐ型基板（４１）にまで到達
する開口（６３）がエッチングにより形成されており、
その底部にはＰｔ、Ｍｏ、Ａｕを順次積層した基板電極
（４８）が形成されている。

【００３９】メサエッチングによって埋め込みコレクタ
層（４４）とベ一ス層（４７）上面にそれぞれ露出領域
を有し、それぞれＡｕＧｅ、Ｎｉ、Ａｕを積層したコレ
クタ電極（５２）、Ｐｔ、Ｍｏ、Ａｕを積層したベ一ス
電極（５１）が形成されている。エミッタ領域の上部に
はＰｔ、Ｍｏ、Ａｕを積層したエミッタ電極（４９）が
設けられている。素子領域（６０）の表面は表面保護層
として厚さ２００ｎｍ、のＳｉＯ_２膜（８０）で覆われ
ており、各電極部分にコンタクトホール（図示せず）が
エッチングによって形成されている。一方、開口（６
３）の底部に設けられた基板電極（４８）を起点とし
て、電解メッキによってプラグ状金属層（８１）が形成
される。このプラグ状金属層（８１）は開口（６３）を
埋め尽くし、その表面はほぼ素子形成領域（６０）表面
と同じ高さとなり、平坦化がなされている。そして、Ｈ
ＢＴ素子形成領域（６０）および前記絶縁分離領域（５
５）を含む半導体基板（４１）上にＢＣＢ膜からなる層
間絶縁膜（５４）が積層される。この層間絶縁膜（５
４）はＨＢＴ素子の上方にまで堆積され、全体として半
導体基板（４１）に平行な平坦面を有するように形成さ
れる。この層間絶縁膜（５４）に形成されたコンタクト
ホールを介してエミッタ電極（４９）とプラグ状金属層
（８１）とが接地配線層（５３）によって相互に接続さ
れている。これ以外のＨＢＴの電極には図示しないがそ
れぞれ各電極に対応する配線層が接続されている。この
本発明の第３の実施形態であるＨＢＴ構造によれば、第
１および第２の実施形態と同様に、接地配線および貫通
孔の金属層によるインダクタンスは極めて低いため、ワ
イヤボンディングによる接地方法に比べ低接地インダク
タンスを実現できている。これにより、高周波領域での
素子の性能の劣化が抑制されている。また、ボンディン
グ用のパッドを設ける必要が無い為、チップ面積の縮小
化が可能となり、チップコストの低減が実現されてい
る。加えて、素子領域で発生した熱を接地配線層によっ
て外部に引き出し、基板深くに食い込んでいる金属層に
まで伝播できる事から、放熱効率が高まり熱抵抗を下げ
るという効果も見られる。また、この実施形態によるＨ
ＢＴを用いて構成した出力３０ｄＢｍの２ＧＨｚ帯電力
増幅器のチップサイズは０．６×０．６ｍｍであった。
この際、エミッタの大きさは５x３０μｍ、間隔６０μ
ｍで３２本配置されている。接地用の開口部はこの間隔
６０μｍのそれぞれの部分に大きさ２０×２５μｍで形
成されており、接地配線が接続されている構造となって
いる。このチップの接地インダクタンスは０．０２ｎ
Ｈ、電力利得は２１ｄＢというものであった。また、熱
抵抗についても、本発明によるＨＢＴを用いて構成した
電力増幅器では４５Ｋ／Ｗであったのに対し、ワイヤホ
ンディングを使用して接地配線を構成した電力増幅器で
は６０Ｋ／Ｗであった。この事実から、本発明のＨＢＴ
は自己発熱による影響をより低減する事が可能となって
いる。

【００４０】次に、図１５に示すＨＢＴの製造方法につ
いて図１6乃至図２3を用いて説明する。亜鉛を２×１０
^１９ｃｍ^−３導入したｐ型ＧａＡｓ基板（４１）の上
に、厚さが２００ｎｍ、炭素を５×１０^１９ｃｍ^−３導
入したｐ型ＧａＡｓ層（４２）、厚さが２μｍのノンド
ービングＧａＡｓ層（４３）、厚さが５００ｎｍ、Ｓｉ
を５×１０^１８ｃｍ^−３導入したn型ＧａＡｓ層（４
４）、厚さが５００ｎｍ、Ｓｉを１×１０^１６ｃｍ^−３
導入したn型ＧａＡｓ層（４５）、厚さが６０ｎｍ、炭
素を４×１０^１９ｃｍ^−３導入したｐ型ＧａＡｓ層（４
６）、厚さが１００ｎｍ、Ｓｉを５×１０^１７ｃｍ^−３
導入した、ｎ型ＩｎＧａＰ層（４７）、厚さが１００ｎ
ｍ、Ｓｉを５×１０^１８ｃｍ^−３導入したn型ＧａＡｓ
層（５７）、厚さが１００ｎｍ、Ｓｉを５×１０^１９ｃ
ｍ^−３導入したｎ型ＩｎＧａＡｓ層（５８）をＭＯＣＶ
Ｄ法により一度にエピタキシャル成長する（図１6）。

【００４１】メサエッチングによりコレクタ層（４４）
とベ一ス層（４７）上面にそれぞれ露出領域を露出さ
せ、これらの露出部分に、ＡｕＧｅ、Ｎｉ、Ａｕを順次
積層させたコレクタ電極（５２）を、Ｐｔ、Ｍｏ、Ａｕ
を順次積層させたベース電極（５１）およびエミッタ電
極（４９）を形成する（図１７）。

【００４２】次に、ボロンのイオン注入によって素子領
域（６０）以外の埋め込みコレクタ層（４４）を高低抗
化し、分離領域（５５）を形成する（図１８）。この高
低抗分離領域（５５）にｐ型基板（４１）に到達するよ
うに深さほぼ２μｍの開口（６３）をウエットエッチン
グにより形成し、その開口（６３）底面にＰｔ、Ｔｉ、
Ｐｔ、Ａｕを順次積層させた基板電極（４８）を形成す
る。その後、窒素雰囲気中で３７０℃、1分のアニール
工程をすことにより、オーミック接触を形成するととも
に電極と半導体界面の安定化を図る（図１９）。

【００４３】次に熱ＣＶＤ法により全体にＳｉＯ_２膜を
厚さ２００ｎｍで形成し、基板電極（４８）部分にエッ
チングにより開口部（６４）を設けておく（図２０）。
この状態でウエハを金メッキ漕に浸し、ウエハ周辺部分
に設けた大型の基板電極（図示せず）からｐ型ＧａＡｓ
基板（４１）全体に給電し、金メッキを施す。この際、
ＳｉＯ_２膜に開口部（６３）が設けられた基板電極（４
８）部分にのみ金メッキ層が形成される。金メッキ層の
厚さを開口部（６３）の深さであるほぼ２μｍに設定す
ることにより、基板（４１）に形成された開口部（６
３）はほぼ完全にメッキ層で埋め込まれ、平坦化され、
プラグ状金属層（８１）が形成される（図２１）。

【００４４】次にエミッタ電極（４９）、べ一ス電極
（５１）、コレクタ電極（５２）部分のＳｉＯ_２膜（８
０）にコンタクトホールを形成し、一層配線層を真空蒸
着法により形成する（図示せず）。その後ＢＣＢ膜をス
ピンコーティング法によりほぼ１μの厚さで全体に形成
し、二層配線層との層間絶縁膜（５４）とする（図２
２）。その後、エミッタ電極（４９）と金メッキによっ
て形成したプラグ状金属層（８１）部分の層間絶縁膜
（５４）にコンタクトホールを形成し、上述と同様に金
メッキ漕に浸し、金メッキにより二層配線層となる接地
配線（５３）を形成する（図２３）。しかる後、基板
（４１）を所望の厚さまでラッピング研磨し、基板裏面
に電極（５０）を形成し図1５に示したＨＢＴの構造が
完成する。

【００４５】この製造工程では、ｐ型基板にまで達する
深い開口（６３）を金メッキによって埋め込むことによ
りウエハ表面を平坦化している。この結果、これに続く
層間絶縁膜（５４）に対するコンタクトホールの形成、
設置配線層のメッキ工程は、コンタクトホールの深さが
層間絶縁膜（５４）の厚さであるほぼ１μｍとなるた
め、これらの工程を容易に進めることが可能となる。

【００４６】開口（６３）を金メッキにより埋め込む工
程も、基板から給電する為にメッキ層が自動的に基板電
極部分に形成されることとなり、特に複雑な別工程を必
要としないという点で、プロセスコストの大幅な増大は
ほとんど見られない。

【００４７】また、この製造方法ではメッキの給電を基
板表面に別途設けた基板電極から行っているが、基板裏
面から直接給電することも可能である。この方法によれ
ば、給電用の電極面積分のチップ収量が増加し、よりチ
ップコストの低減が可能となる。

【００４８】

【発明の効果】以上説明した本発明によれば、導電性基
板を接地導体として利用することによりワイヤボンディ
ングによる接地配線を無くし、低接地インダクタンスを
実現できるため、高利得な電力増幅用ＨＢＴを低価格で
実現することができる。また、本発明の製造方法によ
り、従来と同等の工程を用いて容易に高性能電力増幅器
を実現する事ができる。

【００４９】上記の実施形態では、同一の半導体基板上
に形成された複数個のトランジスタ素子のそれぞれが、
エミッタ電極を接地する構成について述べた。しかし、
複数個のトランジスタ素子のいくつかはエミッタを基板
に接続しないトランジスタを含んで上記エミッタ接地ト
ランジスタとともに集積化することは本発明の範囲内の
技術として容易である。例えばバイアス回路を内蔵した
ようなパワーアンプＩＣを構成することができる。

【図面の簡単な説明】

【図１】従来技術のＨＢＴの構成を示す平面図である。

【図２】従来の高周波パワーＭＯＳＦＥＴの構造を示す
断面図である。

【図３】従来の高周波バイポーラトランジスタの構造を
示す断面図である。

【図４】本発明の第１の実施形態であるＨＢＴの構成を
示す断面図である。

【図５】本発明の第１の実施形態であるＨＢＴの構成を
示す平面図である。

【図６】本発明の第１の実施形態に係るＨＢＴのバンド
図である。

【図７】本発明の第１の実施形態に対する変形例係るＨ
ＢＴのバンド図である。

【図８】本発明の第１の実施形態に係るＨＢＴの製造方
法を示す断面図である。

【図９】本発明の第１の実施形態に係るＨＢＴの製造方
法を示す断面図である。

【図１０】本発明の第１の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１１】本発明の第１の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１２】本発明の第１の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１３】本発明の第２の実施形態であるＨＢＴの構成
を示す断面図である。

【図１４】本発明の第２の実施形態に係るＨＢＴのバン
ド図である。

【図１５】本発明の第３の実施形態であるＨＢＴの構成
を示す断面図である。

【図１６】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１７】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１８】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図１９】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図２０】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図２１】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図２２】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【図２３】本発明の第３の実施形態に係るＨＢＴの製造
方法を示す断面図である。

【符号の説明】

４１高濃度ｎ型ＧａＡｓ基板４２高濃度ｐ型ＧａＡｓ層４３ノンドーピングＧａＡｓ層４４高濃度ｎ型ＧａＡｓ層（埋め込みコレクタ層）４５低濃度ｎ型ＧａＡｓ層（コレクタ空乏層）４６高濃度ｐ型ＧａＡｓ層（ベース層）４７高濃度ｎ型ＩｎＧａＡｓ層（エミッタ層）４８基板電極４９エミッタ電極５０電極５１ベース電極５２コレクタ電極５３配線層５４配線層間膜５５分離領域コレクタ層５６バッファ層５７高濃度ｎ型ＧａＡｓ層（エミッタコンタクト層）５８高濃度ｎ型ＩｎＧａＡｓ層（エミッタコンタクト
層）６０素子領域６３開口部６４コンタクトホール６５コンタクトホール８０ＳｉＯ_２膜８１プラグ状金属層

Claims

【特許請求の範囲】

【請求項１】高濃度に不純物がドーピングされた導電
性の化合物半導体基板と、この基板上に積層された分離
層と、この分離層を介してコレクタ層、ベース層および
エミッタ層が順次積層形成され、それぞれにコレクタ電
極、ベース電極およびエミッタ電極が設けられたバイポ
ーラトランジスタ素子と、このバイポーラトランジスタ
素子が形成される領域外の前記化合物半導体基板上に形
成された絶縁物層と、この絶縁物層に形成されたコンタ
クトホールを介して前記バイポーラトランジスタ素子の
エミッタ電極および前記化合物半導体基板とを電気的に
接続する接地配線層とを備えたことを特徴とする半導体
装置。
【請求項２】高濃度にドーピングされたｎ型の半導体
基板上と、この半導体基板上に積層されたｐ型の半導体
層と、このｐ型の半導体層上に積層された高濃度にドー
ピングされたｎ型のコレクタ層と、このコレクタ層上に
積層された高濃度にドーピングされたｐ型のベース層
と、このベース層上に積層されたｎ型のエミッタ層と、
前記コレクタ層上に形成されたコレクタ電極と、前記ベ
ース層上に形成されたベース電極と、前記エミッタ層上
に形成されたエミッタ電極と、これらのコレクタ層、ベ
ース層およびエミッタ層により構成されるバイポーラト
ランジスタ素子形成領域外の前記コレクタ層に形成され
た絶縁分離領域と、この絶縁分離領域に形成された開口
内の前記半導体基板上に形成された基板電極と、この基
板電極が形成された前記絶縁分離領域および前記バイポ
ーラトランジスタ素子上に積層された層間絶縁膜と、こ
の層間絶縁膜形成されたコンタクトホールを介して前記
エミッタ電極と基板電極とを接続するように前記層間絶
縁膜上に形成された接地配線層と、前記半導体基板の裏
面に形成された接地電極とを備えたことを特徴とする半
導体装置。
【請求項３】高濃度にドーピングされたｎ型の半導体
基板上と、この半導体基板上に積層された前記高濃度に
ドーピングされたｐ型の半導体層と、このｐ型の半導体
層上に積層された高濃度にドーピングされたｎ型のコレ
クタ層と、このコレクタ層上に積層された高濃度にドー
ピングされたｐ型のベース層と、このベース層上に積層
されたｎ型のエミッタ層と、前記コレクタ層上に形成さ
れたコレクタ電極と、前記ベース層上に形成されたベー
ス電極と、前記エミッタ層上に形成されたエミッタ電極
と、これらのコレクタ層、ベース層およびエミッタ層に
より構成されるバイポーラトランジスタ素子形成領域外
の前記コレクタ層に形成された絶縁分離領域と、この絶
縁分離領域に形成された開口内の前記半導体基板上に形
成された基板電極と、この基板電極が形成された前記絶
縁分離領域および前記バイポーラトランジスタ素子上に
積層された層間絶縁膜と、この層間絶縁膜形成されたコ
ンタクトホールを介して前記エミッタ電極と基板電極と
を接続するように前記層間絶縁膜上に形成された接地配
線層と、前記半導体基板の裏面に形成された接地電極と
を備え、前記高濃度にドーピングされたｎ型の半導体基
板とこの基板上の前記高濃度にドーピングされたｐ型の
半導体層とがトンネル接合を形成することを特徴とする
半導体装置。
【請求項４】高濃度にドーピングされたｎ型の半導体
基板と、この半導体基板上に積層された半導体層と、こ
の半導体層上に積層された高濃度にドーピングされたｎ
型のコレクタ層と、このコレクタ層上に積層された高濃
度にドーピングされたｐ型のベース層と、このベース層
上に積層されたｎ型のエミッタ層と、前記コレクタ層上
に形成されたコレクタ電極と、前記ベース層上に形成さ
れたベース電極と、前記エミッタ層上に形成されたエミ
ッタ電極と、これらのコレクタ層、ベース層およびエミ
ッタ層により構成されるバイポーラトランジスタ素子形
成領域外の前記コレクタ層に形成された絶縁分離領域
と、この絶縁分離領域に形成された開口内の前記半導体
基板上に形成された基板電極と、この基板電極が形成さ
れた前記絶縁分離領域および前記バイポーラトランジス
タ素子上に積層された層間絶縁膜と、この層間絶縁膜形
成されたコンタクトホールを介して前記エミッタ電極と
基板電極とを接続するように前記層間絶縁膜上に形成さ
れた接地配線層と、前記半導体基板の裏面に積層形成さ
れた接地電極とを備え、前記半導体層の少なくとも一部
は、禁止帯幅が前記高濃度にドーピングされたｎ型の半
導体基板の禁止帯幅よりも大きい半導体層よりなること
を特徴とする半導体装置。
【請求項５】高濃度にドーピングされたＰ型の半導体
墓板と、この半導体墓板上に積層されたノンドーピング
半導体層と、このノンドーピング半導体層上に積層され
た高濃度にドーピングされたｎ型のコレクタ層と、この
コレクタ層上に積層された高濃度にドーピングされたｐ
型のベース層と、このベース層上に積層されたｎ型のエ
ミッタ層と、前記コレクタ層上に形成されたコレクタ電
極と、前記ベース層上に形成されたベース電極と、前記
エミッタ層上に形成されたエミッタ電極と、これらのコ
レクタ層、ベース層およびエミッタ層により構成される
バイポーラトランジスタ素子形成領域外の前記コレクタ
層に形成された絶縁分離領域と、この絶縁分離領域に形
成された開口内の前記半導体基板上に形成された基板電
極と、この基板電極が形成された前記絶縁分離領域およ
び前記バイポーラトランジスタ素子上に積層された層間
絶縁膜と、この層間絶縁膜形成されたコンタクトホール
を介して前記エミッタ電極と基板電極とを接続するよう
に前記層間絶縁膜上に形成された接地配線層と、前記半
導体基板の裏面に形成された接地電極とを備えたことを
特徴とする半導体装置。
【請求項６】高濃度にドーピングされたｎ型あるいは
ｐ型の化合物半導体基板と、この基板上に積層された分
離層と、この分離層を介してコレクタ層、ベース層およ
びエミッタ層が順次積層形成され、それぞれにコレクタ
電極、ベース電極およびエミッタ電極が設けられた化合
物半導体素子と、この化合物半導体素子形成領域外の前
記コレクタ層に形成された絶縁分離領域と、この絶縁分
離領域に形成された開口内の前記半導体基板上に埋め込
み形成されたプラグ状金属層と、このプラグ状金属層が
埋め込まれた前記絶縁分離領域および前記バイポーラト
ランジスタ素子上に積層された層間絶縁膜と、この層間
絶縁膜形成されたコンタクトホールを介して前記エミッ
タ電極とプラグ状金属層とを接続するように前記層間絶
縁膜上に形成された接地配線層と、前記半導体基板の裏
面に形成された接地電極とを備えたことを特徴とする半
導体装置。
【請求項７】前記エミッタとなるｎ型の半導体層の禁
止帯幅が前記ベースとなる高濃度にドーピングされたｐ
型の半導体層の禁止帯幅よりも大きいことを特徴とする
請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】前記コレクタ層に形成された絶縁分離領
域は、前記コレクタ層にイオン注入により高抵抗化され
た領域であることを特徴とする請求項２乃至６のいずれ
かに記載の半導体装置。
【請求項９】高濃度にドーピングされたｎ型あるいは
ｐ型の半導体基板上に分離層を積層形成する工程と、こ
の分離層上にコレクタ層、ベース層およびエミッタ層を
順次積層形成する工程と、メサエッチングにより前記ベ
ース層およびコレクタ層を露出させ、これらの層にコレ
クタ電極およびベース電極を形成するとともに、前記エ
ミッタ層にエミッタ電極を形成してバイポーラトランジ
スタ素子を形成する工程と、このバイポーラトランジス
タ素子が形成された領域外の前記コレクタ層に絶縁分離
領域を形成する工程と、この絶縁分離領域に前記化合物
半導体基板を露出するように開口部を形成する工程と、
この開口部底部にオーミックコンタクト電極を形成する
工程と、この開口部を含む前記バイポーラトランジスタ
素子の周囲に層間絶縁膜を積層形成する工程と、この層
間絶縁膜の前記バイポーラトランジスタ素子のエミッタ
電極および前記オーミックコンタクト電極上部に開口を
形成する工程と、これらの開口を介して前記エミッタ電
極および前記オーミックコンタクト電極を相互に接続す
る配線層を形成する工程と、前記半導体基板の裏面に接
地電極を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。
【請求項１０】高濃度にドーピングされたｎ型あるい
はｐ型の半導体基板上に分離層を積層形成する工程と、
この分離層上にコレクタ層、ベース層およびエミッタ層
を順次積層形成する工程と、メサエッチングにより前記
ベース層およびコレクタ層を露出させ、これらの層にコ
レクタ電極およびベース電極を形成するとともに、前記
エミッタ層にエミッタ電極を形成してバイポーラトラン
ジスタ素子を形成する工程と、このバイポーラトランジ
スタ素子が形成された領域外の前記コレクタ層に絶縁分
離領域を形成する工程と、この絶縁分離領域に前記化合
物半導体基板を露出するように開口部を形成する工程
と、この開口部底部にオーミックコンタクト電極を形成
する工程と、この開口部を含む前記バイポーラトランジ
スタ素子の周囲に絶縁膜を積層形成する工程と、この絶
縁膜の前記オーミックコンタクト電極上部に開口を形成
する工程と、この開口を介して前記オーミックコンタク
ト電極上に電解メッキ法により金属層を積層し、前記開
口をプラグ状金属層により埋めて平坦化する工程と、前
記エミッタ電極、ベース電極およびコレクタ電極部分の
絶縁膜にコンタクトホールを形成する工程と、前記プラ
グ状金属層が埋め込まれた開口部を含む前記半導体素子
周囲の半導体基板上に層間絶縁膜層を積層形成する工程
と、この層間絶縁膜の前記バイポーラトランジスタ素子
のエミッタ電極および前記プラグ状金属層上部にコンタ
クトホールを形成する工程と、これらのコンタクトホー
ルを介して前記エミッタ電極および前記オーミックコン
タクト電極を相互に接続する接地配線層を形成する工程
と、前記半導体基板の裏面に接地電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】前記プラグ状金属層は、として前記高
濃度にドーピングされた化合物半導体基板を一方の給電
層として用いた電解メッキ法により形成することを特徴
とする請求項１０記載の半導体装置の製造方法。
【請求項１２】前記半導体基板は化合物半導体基板で
あり、前記バイポーラトランジスタ素子はヘテロ接合化
合物半導体素子であり、前記絶縁分離領域は前記コレク
タ層をイオン注入により高抵抗化することにより形成す
ることを特徴とする請求項９乃至１１のいずれかに記載
の導体装置の製造方法。