CN112531022B - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够实现SOA的扩大、以及击穿电压的提高的半导体装置。在基板的表层部，设置有具有导电性的子集电极层。在俯视时，在子集电极层的内部，配置有集电极层、基极层、以及发射极层。集电极层与子集电极层连接。在俯视时具有在第一方向上较长的形状的发射极电极配置于与发射极层重叠的位置。在俯视时具有在第一方向上较长的形状的基极电极在与第一方向正交的第二方向上与发射极电极隔着间隔来配置。在俯视时，从发射极电极观察集电极电极配置于第二方向的一侧，而未配置于另一侧。在基极电极的长度方向的两端以外的部位，基极布线与基极电极连接。

Description

半导体装置
技术领域
本发明涉及包含双极晶体管的半导体装置。
背景技术
在移动终端等利用高频无线通信的设备中，作为发送用的功率放大电路的放大元件，使用异质结双极晶体管(HBT)。在下述的专利文献1中，公开了与大输出功率对应的功率放大用HBT。
在专利文献1所公开的HBT中，在与发射极的长边方向正交的方向上，依次并排配置有集电极电极、基极电极、发射极电极、基极电极、发射极电极、基极电极、以及集电极电极。
专利文献1：日本特开2007－242727号公报
在HBT等双极晶体管中，提出了实现安全动作区域(SOA)的扩大、以及击穿电压的提高的各种方案，但希望进一步扩大SOA，并进一步提高击穿电压。
发明内容
本发明的目的在于提供一种能够实现SOA的扩大、以及击穿电压的提高的半导体装置。
根据本发明的一个观点，提供一种半导体装置，具有：
至少一个子集电极层，设置于基板的表层部，具有导电性，在俯视时被绝缘性的区域围起；
双极晶体管，在俯视时配置于各个上述子集电极层的内部，在厚度方向上依次具备集电极层、基极层、以及发射极层，且上述集电极层与上述子集电极层连接；
发射极电极，俯视时在第一方向上具有较长的形状，并配置于与上述发射极层重叠的位置，与上述发射极层电连接；
基极电极，俯视时在上述第一方向上具有较长的形状，在与上述第一方向正交的第二方向上与上述发射极电极隔着间隔来配置，与上述基极层电连接；
集电极电极，在俯视时，从上述发射极电极观察配置于上述第二方向的一侧，而未配置于另一侧，并经由上述子集电极层与上述集电极层电连接；以及
基极布线，在上述基极电极的长度方向的两端以外的部位与上述基极电极连接。
通过如上述那样设定发射极电极与集电极电极的位置关系，并如上述那样设定基极电极与基极布线的连接位置，能够实现SOA的扩大、以及击穿电压的提高。
附图说明
图1是表示第一实施例的半导体装置的多个构成要素的平面布局的图。
图2A以及图2B分别是图1的点划线2A－2A上的剖视图、以及点划线2B－2B上的剖视图。
图3是表示第一实施例以及比较例的半导体装置的构成要素的俯视时的布局的图。
图4A是表示第一实施例的另一比较例的半导体装置的构成要素的俯视时的布局的图，图4B是图4A的点划线4B－4B上的剖视图。
图5A是表示第一实施例的又一比较例的半导体装置的构成要素的俯视时的布局的图，图5B是图5A的点划线5B－5B上的剖视图。
图6是表示试样S0、S4、S5的SOA边界的迁移电压与击穿边界的电压的关系的测定结果的图表。
图7是第一实施例的变形例的半导体装置的剖视图。
图8是第一实施例的又一变形例的半导体装置的剖视图。
图9是表示第二实施例的半导体装置的多个构成要素的平面布局的图。
图10是图9的点划线10－10上的剖视图。
图11是第二实施例的变形例的半导体装置的剖视图。
图12是表示第三实施例的半导体装置的多个构成要素的平面布局的图。
图13是图12的点划线13－13上的剖视图。
图14是表示第四实施例的半导体装置的多个构成要素的平面布局的图。
图15是表示第五实施例的半导体装置的多个构成要素的平面布局的图。
图16是图15的点划线16－16上的剖视图。
图17是表示第六实施例的半导体装置的多个构成要素的平面布局的图。
图18是表示第七实施例的半导体装置的多个构成要素的平面布局的图。
图19是图18的点划线19－19上的剖视图。
图20是表示第八实施例的半导体装置的多个构成要素的平面布局的图。
图21是表示第九实施例的半导体装置的多个构成要素的平面布局的图。
图22是表示第九实施例的变形例的半导体装置的多个构成要素的平面布局的图。
图23是表示第九实施例的另一变形例的半导体装置的多个构成要素的平面布局的图。
图24是表示第九实施例的又一变形例的半导体装置的多个构成要素的平面布局的图。
图25是表示第九实施例的又一变形例的半导体装置的多个构成要素的平面布局的图。
图26是表示第九实施例的又一变形例的半导体装置的多个构成要素的平面布局的图。
图27是表示第九实施例的又一变形例的半导体装置的多个构成要素的平面布局的图。
图28是表示第九实施例的又一变形例的半导体装置的多个构成要素的平面布局的图。
图29是表示第十实施例的半导体装置的多个构成要素的平面布局的图。
图30是表示第一实施例以及第十实施例的半导体装置的构成要素的俯视时的布局的图。
图31是第十一实施例的半导体装置的构成要素的俯视时的布局的图。
图32是第十一实施例的半导体装置的等效电路图。
图33是表示第十二实施例的半导体装置的构成要素的俯视时的布局的图。
图34是表示第十三实施例的半导体装置的构成要素的俯视时的布局的图。
图35是图34的点划线35－35上的剖视图。
图36是第十三实施例的半导体装置的等效电路图。
图37是表示第十四实施例的半导体装置的构成要素的俯视时的布局的图。
图38是第十四实施例的半导体装置的等效电路图。
图39是表示第十五实施例的半导体装置的构成要素的俯视时的布局的图。
图40是第十五实施例的半导体装置的等效电路图。
图41是第十六实施例的半导体装置的等效电路图。
图42是表示第十六实施例的半导体装置的构成要素的俯视时的布局的图。
图43A是示意性地表示第十六实施例的变形例的半导体装置的多个单元、偏置电路的温度特性补偿元件与晶体管的平面的位置关系的图，图43B以及图43C是示意性地表示比较例的半导体装置的多个单元、偏置电路的温度特性补偿元件与晶体管的平面的位置关系的图，图43D是示意性地表示第十六实施例的另一变形例的半导体装置的多个单元、偏置电路的温度特性补偿元件与晶体管的平面的位置关系的图。
图44A以及图44B是第十六实施例的变形例的半导体装置的等效电路图。
图45A是第十七实施例的放大器模块的框图，图45B是表示第十七实施例的放大器模块被安装于模块基板的半导体装置的电路布局的图。
图46是第十七实施例的放大器模块的模块基板以及半导体装置的剖视图。
具体实施方式
[第一实施例]
参照图1～图6的附图，对第一实施例的半导体装置进行说明。
图1是表示第一实施例的半导体装置的多个构成要素的平面布局的图。图2A以及图2B分别是图1的点划线2A－2A上的剖视图、以及点划线2B－2B上的剖视图。此外，在图2A以及图2B所示的剖视图中，着眼于高度方向的位置关系示出多个构成要素，横向的位置关系未必与图1所示的布局一致。
在第一实施例的半导体装置中，使用(100)GaAs基板70。在基板70的表层部，设置有被绝缘性的区域71包围的导电性的子集电极层50。子集电极层50例如由在基板70上外延生长的n型GaAs形成。子集电极层50的周围的绝缘性的区域71通过向n型GaAs层注入氢离子(质子)而形成。在俯视时，在子集电极层50的内部配置有台面状的集电极台面51以及集电极电极C0。
在俯视时，集电极台面51以及集电极电极C0具有在基板的[01－1]方向上较长的形状，并在[011]方向上相互隔着间隔来配置。在这里，对密勒指数标注的负符号意味着密勒指数横线(overbar)。将集电极台面51以及集电极电极C0的长度方向称为第一方向D1。将在基板的表面内与第一方向D1正交的方向称为第二方向D2。
在俯视时，在集电极台面51的内部配置有台面状的基极台面52。集电极台面51包含集电极层CL(集电极台面51的至少一部分由集电极层CL构成)，基极台面52包含配置在集电极层CL上的基极层BL。在俯视时，集电极台面51在子集电极层50的内部偏向第二方向D2的一侧来配置。
在俯视时，在基极台面52的内部配置有发射极电极E0以及基极电极B0。在俯视时，发射极电极E0以及基极电极B0具有在第一方向D1上较长的形状，并在第二方向D2上相互隔着间隔来配置。在发射极电极E0与基极层BL之间，配置有在俯视时与发射极电极E0几乎重叠的形状的发射极层EL。在图1中未明确示出发射极层EL。集电极层CL以及基极层BL例如分别由n型GaAs以及p型GaAs形成。发射极层EL例如包含n型InGaP层、配置于其上的发射极盖层以及接触层。发射极盖层以及接触层例如分别由比发射极层EL高浓度的n型GaAs以及n型InGaAs形成。构成在基板70的厚度方向上，从基板70侧开始依次具备集电极层CL、基极层BL、以及发射极层EL的异质结双极晶体管(HBT)。
基极电极B0包含在第一方向D1上延伸的等宽度的主部B0a、以及从主部B0a的中央部朝向第二方向D2的单侧(在图1中为右侧)突出的连接部B0b(图1)。基极台面52、集电极台面51、以及子集电极层50也包含反映出基极电极B0的俯视时的形状，并与基极电极B0的连接部B0b对应的突出部。
集电极电极C0经由子集电极层50与集电极层CL电连接。基极电极B0与基极层BL电连接。发射极电极E0与发射极层EL电连接。集电极电极C0、发射极电极E0、以及基极电极B0在第二方向D2上依次排列来配置。即，在俯视时，从发射极电极E0观察，集电极电极C0配置于第二方向D2的一侧，而未配置于另一侧。
集电极电极C0、发射极电极E0、以及基极电极B0被绝缘膜(未图示)覆盖，在该绝缘膜上配置有第一层集电极布线C1、发射极布线E1、以及基极布线B1。在图1中，在集电极电极C0、发射极电极E0、以及基极电极B0上，标注有密度相对较高的右边偏上的阴影线，并在第一层集电极布线C1、发射极布线E1、以及基极布线B1上，标注有密度相对较低的右边偏下的阴影线。
第一层集电极布线C1通过设置于其下方的绝缘膜的开口CV1与集电极电极C0电连接。第一层发射极布线E1通过设置于其下方的绝缘膜的开口EV1与发射极电极E0电连接。第一层基极布线B1通过设置于其下方的绝缘膜的开口BV1与基极电极B0的连接部B0b电连接。第一层基极布线B1在从在俯视时与基极电极B0的连接部B0b重叠的区域沿第二方向D2引出到子集电极层50的外部之后，弯曲成直角并在第一方向D1上延伸。
第二层绝缘膜(未图示)覆盖第一层集电极布线C1、基极布线B1、以及发射极布线E1。在该绝缘膜上，配置有第二层发射极布线E2(图2A、图2B)。第二层发射极布线E2通过设置于其下方的绝缘膜的开口EV2与第一层发射极布线E1电连接。在图1中，用虚线表示开口EV2。在第二层发射极布线E2上配置有保护膜(未图示)，在该保护膜上，设置有凸块用的开口EV3。在该开口EV3内的第二层发射极布线E2上配置有发射极凸块E3。在俯视时，发射极凸块E3突出到比开口EV3稍靠外侧来配置。
接下来，参照图3至图6的附图，对第一实施例的优异的效果进行说明。
图3是表示第一实施例以及比较例的半导体装置的构成要素的俯视时的布局的图。在图3中，在左侧示有第一实施例的半导体装置，在右侧示有比较例的半导体装置。在第一实施例的半导体装置中，在第一方向D1上在基极电极B0的中央配置有连接部B0b。即，第一层基极布线B1在基极电极B0的长度方向的中央与基极电极B0连接。与此相对，在比较例的半导体装置中，在基极电极B0的一个端部(在图3中为上端)配置有连接部B0b。即，第一层基极布线B1在基极电极B0的长度方向的端部与基极电极B0连接。
第二层发射极布线E2配置为在俯视时包含发射极电极E0。进一步，在俯视时，发射极凸块E3配置为包含于第二层发射极布线E2。发射极凸块E3通过开口EV3与第二层发射极布线E2连接。发射极电极E0、第一层发射极布线E1、第二层发射极布线E2、开口EV3、以及发射极凸块E3在第一方向D1上具有几乎对称的位置关系。
在晶体管动作时，动作电流i0(图2A、图2B)从集电极电极C0通过子集电极层50、集电极层CL、基极层BL、发射极层EL流动到发射极电极E0。通过在发射极电极E0的正下方的发射极层EL、基极层BL、以及集电极层CL(图2A、图2B)中在厚度方向上流动的动作电流产生发热。产生的热量经由发射极电极E0、第一层发射极布线E1、第二层发射极布线E2、以及发射极凸块E3散热到外部。
在基极发射极结界面流动的动作电流在基极电阻相对较小的位置相对地增大。基极电阻在基极电极B0中的连接部B0b的位置最小，随着在第一方向D1上远离连接部B0b而增大。因此，在第一实施例的半导体装置中，在发射极电极E0的长度方向的中央动作电流最大，发热量也增大。在图3中，在发热量相对较大的区域，标注密度相对较高的阴影线。在比较例的半导体装置中，在发射极电极E0的上端的附近动作电流最大，发热量也增大。
从发热区域到发射极凸块E3的上表面的散热路径的热电阻在第一方向D1上在发射极凸块E3的中央附近最低，随着接近两端而升高。在第一实施例中，在第一方向D1上发热量相对较大的区域，热电阻相对较低。因此，在第一方向D1上，实现温度分布的调平。与此相对，在比较例中，在第一方向D1上发热量相对较大的上端附近的热电阻高于中央附近的热电阻。因此，容易产生温度分布的偏差。
图4A是表示另一比较例的半导体装置的构成要素的俯视时的布局的图，图4B是图4A的点划线4B－4B上的剖视图。在本比较例中，在第二方向上在发射极电极E0的两侧配置有基极电极B0。发射极电极E0的两侧的基极电极B0在一个端部通过连接部B0b相互连接。在该连接部B0b，连接有第一层基极布线B1。进一步，在第二方向D2上在集电极台面51的两侧分别配置有集电极电极C0。
在各个集电极电极C0连接有第一层集电极布线C1，在发射极电极E0连接有第一层发射极布线E1。在第一层发射极布线E1连接有第二层发射极布线E2，并在其上配置有发射极凸块E3。
在晶体管动作时，如在图4B中用箭头所示的那样，动作电流i1从左侧以及右侧的集电极电极C0分别通过子集电极层50、集电极层CL、基极层BL、以及发射极层EL流到发射极电极E0的左端以及右端。进一步，流动从左侧的集电极电极C0朝向发射极电极E0的右端的动作电流i2、以及从右侧的集电极电极C0朝向发射极电极E0的左端的动作电流i3。若电特性以及热特性完全左右对称，则动作电流i2和i3相互抵消。若失去左右的平衡，则动作电流i2和i3不会相互抵消，在发射极电极E0的正下方的发热区域，左右的发热量失去平衡。
图5A是表示又一比较例的半导体装置的构成要素的俯视时的布局的图，图5B是图5A的点划线5B－5B上的剖视图。在本比较例中，2个发射极电极E0在第二方向D2上隔着间隔来配置。在2个发射极电极E0之间配置有基极电极B0。另外，在第二方向D2上在集电极台面51的两侧分别配置有集电极电极C0。
在晶体管动作时，如在图5B中用箭头表示的那样，动作电流i1从左侧以及右侧的集电极电极C0分别通过子集电极层50、集电极层CL、基极层BL、以及发射极层EL流动到左侧以及右侧的发射极电极E0。进一步，流动从左侧的集电极电极C0朝向右侧的发射极电极E0的动作电流i2、以及从右侧的集电极电极C0朝向左侧的发射极电极E0的动作电流i3。若电特性以及热特性完全左右对称，则动作电流i2和i3相互抵消。若失去左右的平衡，则动作电流i2和i3不会相互抵消，而左右的发射极电极E0的正下方的发热区域中的发热量失去平衡。
在图4A至图5B的附图所示的比较例的晶体管中，若左右发热量失去平衡，则动作电流越发集中在相对高温的区域。若消耗电力增加，则存在最终导致击穿的情况。像这样的发热量失去平衡因动作电流在第二方向D2上左右双向流动而产生。
相对于这些比较例，在第一实施例的半导体装置(图2A、图2B)中，从集电极电极C0朝向发射极电极E0的动作电流i0在第二方向D2上仅向单向(在图2A、图2B中从左向右)流动。由于无需保持在第二方向D2上向双向流动的动作电流的平衡，所以也不会产生发热量失去平衡。其结果，可获得抑制由发热集中于特定位置引起的击穿电压的降低这样的效果。
制作第一实施例的半导体装置(试样S0)、图4A、图4B所示的比较例的半导体装置(试样S4)、以及图5A、图5B所示的比较例的半导体装置(试样S5)，并测定这些试样的SOA边界的迁移电压以及击穿边界的电压。在这里，SOA意味着晶体管能够不自损伤地进行稳定的动作的集电极电压以及集电极电流的范围。迁移电压被定义为在表示集电极电压和集电极电流的关系的图表中，在使集电极电压增加时作为SOA的边界的SOA线急剧降低时的集电极电压。击穿边界意味着晶体管未击穿(短路状态或者断开状态)的集电极电压以及集电极电流的范围的边界。
图6是表示试样S0、S4、S5的SOA边界的迁移电压与击穿边界的电压的关系的测定结果的图表。横轴用单位“V”表示SOA边界的迁移电压，纵轴用单位“V”表示击穿边界的电压。第一实施例的半导体装置(试样S0)与图4A、图4B所示的比较例的半导体装置(试样S4)、以及图5A、图5B所示的比较例的半导体装置(试样S5)相比，确认出SOA边界的迁移电压以及击穿边界的电压均较高。这样，第一实施例的半导体装置与图4A至图5B的附图所示的比较例的半导体装置相比，具有SOA被扩大，并且击穿电压较高这样的优异的效果。
接下来，参照图7，对第一实施例的变形例的半导体装置进行说明。
图7是第一实施例的变形例的半导体装置的剖视图。在第一实施例的半导体装置(图2A、图2B)中，通过质子注入形成绝缘性的区域71，从而划定子集电极层50的外周线。与此相对，在图7所示的变形例中，通过对成为子集电极层50的n型GaAs层以及基板70的表层部进行蚀刻，来划定子集电极层50的外周线。向通过蚀刻而形成的凹部72填充绝缘膜。被埋入蚀刻而成的凹部72的绝缘膜作为在俯视时包围子集电极层50的绝缘性的区域来发挥作用。
接下来，参照图8，对第一实施例的另一变形例的半导体装置进行说明。
图8是第一实施例的本变形例的半导体装置的剖视图。在第一实施例的半导体装置(图2A、图2B)中，通过对成为集电极层CL的n型GaAs中的不必要的部分进行蚀刻而形成集电极台面51，来划定集电极层CL的外周线。与此相对在图8所示的变形例中，通过向成为集电极层CL的n型GaAs层中的不必要的部分注入质子而形成绝缘性的区域73，来划定集电极层CL的外周线的一部分。子集电极层50的外周线也通过绝缘性的区域73来划定。
对成为集电极层CL的n型GaAs中的应配置集电极电极C0的区域进行蚀刻而形成有凹部74。凹部74到达子集电极层50。集电极电极C0配置在凹部74内的子集电极层50上。集电极层CL的外周线的一部分通过凹部74来划定。在本变形例中，通过绝缘性的区域73以及凹部74来划定外周线的集电极层CL相当于第一实施例的集电极台面51(图1、图2A、图2B)。
接下来，对第一实施例的又一变形例进行说明。
在第一实施例(图1)中，将基极电极B0的连接部B0b在第一方向D1上配置于主部B0a的中央，无需一定配置于中央，配置于主部B0a的端部以外的位置即可。即，在基极电极B0的长度方向的两端以外的部位，将基极布线B1与基极电极B0连接即可。即使在该情况下，如图3所示的比较例那样，与将连接部B0b设置于主部B0a的端部的情况相比，能够实现发热区域的温度的调平。为了获得温度的调平的充分的效果，优选从基极电极B0的第一方向D1上的中心点到连接部B0b(基极电极B0与基极布线B1的连接位置)的在第一方向D1上的距离设为基极电极B0的长度的1/4以下。
在第一实施例中，集电极层CL使用n型GaAs，基极层BL使用p型GaAs，发射极层EL使用n型InGaP等，但也可以使用其它化合物半导体。此外，第一实施例的半导体装置的构造并不限于异质结双极晶体管，也可以应用于通常的双极晶体管。在第一实施例中，对包含于半导体装置的一个异质结双极晶体管进行了说明，但也可以通过在同一基板上配置多个图1、图2A、以及图2B所示的异质结双极晶体管，并相互以并联的方式连接，来构成输出级的放大电路。此时，也可以将多个异质结双极晶体管在第二方向D2上排列配置。
在第一实施例中，在俯视(图1)时使基极台面52比集电极台面51小，并配置于集电极台面51的内部。在剖视图(图2A、图2B)中，在基极台面52的边缘形成有阶梯差。代替该结构，也可以在俯视时使基极台面52和集电极台面51一致。在该情况下，通过1次蚀刻工序对基极层BL和集电极层CL进行图案化，基极层BL的侧面和集电极层CL的侧面连续地连接。
[第二实施例]
接下来，参照图9以及图10，对第二实施例的半导体装置进行说明。以下，对与第一实施例的半导体装置(图1、图2A、图2B)共用的结构省略说明。
图9是表示第二实施例的半导体装置的多个构成要素的平面布局的图。图10是图9的点划线10－10上的剖视图。
在第一实施例(图1)中，在俯视时，第一层发射极布线E1收敛于基极台面52的内部。与此相对在第二实施例中，第一层发射极布线E1从发射极电极E0的位置向与配置有集电极电极C0的一侧相反侧扩展，并在基极电极B0的主部B0a的上方通过，沿第二方向D2延伸到基极台面52以及集电极台面51的外侧。在俯视时，用于连接第一层发射极布线E1和第二层发射极布线E2的开口EV2也延伸到集电极台面51的外侧。为了避免第一层发射极布线E1与基极布线B1的干扰，在基极电极B0的配置有连接部B0b的位置，第一层发射极布线E1不向第二方向D2扩展，而收敛于基极台面52的内部。
接下来，对第二实施例的优异的效果进行说明。在第二实施例中，也与第一实施例相同，可获得SOA被扩大，并且击穿电压较高这样的优异的效果。进一步，在第二实施例中，用于连接第一层发射极布线E1和第二层发射极布线E2的开口EV2的俯视时的面积比第一实施例的情况宽。因此，从双极晶体管的发热区域到发射极凸块E3的散热路径的剖面积变宽，其结果，散热路径的热电阻降低。由此，能够提高来自发热区域的散热效率。
接下来，参照图11，对第二实施例的变形例进行说明。
图11是第二实施例的变形例的半导体装置的剖视图。在本变形例中，与图8所示的第一实施例的变形例相同，通过向成为集电极层CL的n型GaAs层的不必要的部分注入质子而形成有绝缘性的区域73。第一层发射极布线E1在俯视时延伸到基极台面52的外侧，但收敛于集电极层CL的内部。在本变形例中，可获得与第二实施例的情况相同的优异的效果。此外，通过扩宽绝缘性的区域73而接近基极台面52，第一层发射极布线E1也可以为在俯视时延伸到集电极层CL的外侧的结构。
[第三实施例]
接下来，参照图12以及图13，对第三实施例的半导体装置进行说明。以下，对于与第一实施例的半导体装置(图1、图2A、图2B)共用的结构省略说明。
图12是表示第三实施例的半导体装置的多个构成要素的平面布局的图。图13是图12的点划线13－13上的剖视图。
在第一实施例中，发射极电极E0(图1)从基极台面52的第一方向D1的一端连接到另一端。与此相对在第三实施例中，在基极台面52的第一方向D1的大致中央，发射极电极E0被分离为2个部分。另外，在第一实施例中，基极电极B0的连接部B0b(图1)从主部B0a朝向与配置有集电极电极C0的一侧相反侧突出。与此相对在第三实施例中，基极电极B0的连接部B0b从主部B0a朝向集电极电极C0突出。连接部B0b配置于被分离的发射极电极E0的2个部分之间。在连接部B0b，连接有第一层基极布线B1。
对应于发射极电极E0被分离为2个部分，第一层发射极布线E1也被分离为2个部分。第一层发射极布线E1的2个部分通过第二层发射极布线E2(图13)相互连接。
接下来，对第三实施例的优异的效果进行说明。即使如第三实施例那样将发射极电极E0分离为2个部分，也与第一实施例的情况相同，可获得SOA扩大，以及击穿电压上升这样的优异的效果。
[第四实施例]
接下来，参照图14，对第四实施例的半导体装置进行说明。以下，对于与第三实施例的半导体装置(图12、图13)共用的结构省略说明。
图14是表示第四实施例的半导体装置的多个构成要素的平面布局的图。在第三实施例中，被分离为2个部分的第一层发射极布线E1(图12)在俯视时收敛于基极台面52的内部。与此相对在第四实施例中，与第二实施例(图9)的情况相同，第一层发射极布线E1的2个部分从发射极电极E0的位置向与配置有集电极电极C0的一侧相反侧扩宽，并通过基极电极B0的主部B0a的上方，沿第二方向D2延伸到基极台面52以及集电极台面51的外侧。进一步，在第四实施例中，用于连接第一层发射极布线E1和第二层发射极布线E2的开口EV2也在俯视时延伸到集电极台面51的外侧。
接下来，对第四实施例的优异的效果进行说明。在第四实施例中，与第三实施例的情况相同，可获得SOA扩大，以及击穿电压上升这样的优异的效果。进一步，与第二实施例的情况相同，能够提高来自发热区域的散热效率。
[第五实施例]
接下来，参照图15以及图16，对第五实施例的半导体装置进行说明。以下，对于与第三实施例的半导体装置(图12、图13)共用的结构省略说明。
图15是表示第五实施例的半导体装置的多个构成要素的平面布局的图。图16是图15的点划线16－16上的剖视图。在第三实施例(图12)中，在第二方向D2上，从发射极电极E0观察，基极电极B0配置于与集电极电极C0相反侧。与此相对在第五实施例中，在第二方向D2上，基极电极B0的主部B0a配置于发射极电极E0与集电极电极C0之间。
基极电极B0的连接部B0b在第一方向D1上设置于基极电极B0的主部B0a的中央。另外，连接部B0b从主部B0a朝向与配置有集电极电极C0的一侧相反侧突出。发射极电极E0在基极电极B0的连接部B0b的位置被分离为2个部分。第一层发射极布线E1也同样被分离为2个部分。第一层基极布线B1的一端配置于第一层发射极布线E1的2个部分之间，并与基极电极B0的连接部B0b连接。
接下来，对第五实施例的优异的效果进行说明。在第五实施例中，也与第一实施例的情况相同，从发射极电极E0观察，集电极电极C0配置于第二方向D2的一侧，而未配置于另一侧。因此，从集电极电极C0朝向发射极电极E0的动作电流i0在第二方向D2上仅向单向流动。其结果，与第一实施例的情况相同，可获得SOA扩大，以及击穿电压上升这样的优异的效果。
另外，在第一实施例(图1)中，在第二方向D2上，除了配置集电极电极C0、发射极电极E0、以及基极电极B0的主部B0a的区域以外，还必须确保配置基极电极B0的连接部B0b的区域。与此相对在第五实施例中，在第二方向D2上，基极电极B0的连接部B0b和发射极电极E0配置于相同的位置。因此，能够减小双极晶体管的第二方向D2的尺寸。
[第六实施例]
接下来，参照图17，对第六实施例的半导体装置进行说明。以下，对于与第五实施例的半导体装置(图15、图16)共用的结构省略说明。
图17是表示第六实施例的半导体装置的多个构成要素的平面布局的图。在第五实施例(图15)中，在俯视时，第一层发射极布线E1收敛于基极台面52的内部。与此相对在第六实施例中，与第四实施例(图14)的情况相同，在俯视时，第一层发射极布线E1延伸到集电极台面51的外侧。对应于第一层发射极布线E1的延伸，开口EV2也延伸到集电极台面51的外侧。
接下来，对第六实施例的优异的效果进行说明。
在第六实施例中，也与第五实施例的情况相同，可获得SOA扩大，以及击穿电压上升这样的优异的效果。进一步，与第四实施例的情况相同，能够提高来自发热区域的散热效率。
[第七实施例]
接下来，参照图18以及图19，对第七实施例的半导体装置进行说明。以下，对于与第三实施例的半导体装置(图12、图13)共用的结构省略说明。
图18是表示第七实施例的半导体装置的多个构成要素的平面布局的图。图19是图18的点划线19－19上的剖视图。
在第三实施例(图12)中，基极电极B0的主部B0a在第二方向D2上仅配置于发射极电极E0的单侧。与此相对在第七实施例中，基极电极B0的主部B0a分别配置于发射极电极E0的两侧。在分割出的发射极电极E0的2个部分之间配置有基极电极B0的连接部B0b，连接部B0b将2根主部B0a相互连接。因此，在俯视时，基极电极B0具有H型的形状。
接下来，对第七实施例的优异的效果进行说明。
在第七实施例中，在第二方向上，从发射极电极E0观察在两侧配置有基极电极B0的主部B0a，然而集电极电极C0与第三实施例(图12)的情况相同仅配置于单侧。因此，从集电极电极C0向发射极电极E0流动的动作电流i0(图19)在第二方向D2上向单向流动。由此，与第三实施例的情况相同，可获得SOA扩大，以及击穿电压上升这样的优异的效果。
进一步，在第七实施例中，由于在发射极电极E0的两侧配置有基极电极B0的主部B0a，所以也可获得与第三实施例的情况相比基极电阻降低这样的效果。
[第八实施例]
接下来，参照图20，对第八实施例的半导体装置进行说明。以下，对于与第七实施例的半导体装置(图18、图19)共用的结构省略说明。
图20是表示第八实施例的半导体装置的多个构成要素的平面布局的图。在第七实施例(图18)中，在俯视时，第一层发射极布线E1收敛于基极台面52的内部。与此相对在第八实施例中，与第四实施例(图14)的情况相同，在俯视时，第一层发射极布线E1扩展到基极台面52以及集电极台面51的外侧。
接下来，对第八实施例的优异的效果进行说明。
在第八实施例中，也与第七实施例的情况相同，可获得SOA扩大、以及击穿电压上升这样的优异的效果。进一步在第八实施例中，与第四实施例的情况相同，能够提高来自发热区域的散热效率。
[第九实施例]
接下来，参照图21，对第九实施例的半导体装置进行说明。以下，对于与第一实施例的半导体装置共用的结构省略说明。
图21是表示第九实施例的半导体装置的多个构成要素的平面布局的图。集电极电极C0、发射极电极E0、基极电极B0、第一层集电极布线C1、发射极布线E1、以及基极布线B1的俯视时的形状、以及相对的位置关系与第一实施例(图1)的情况相同。但是，在第一实施例(图1)中，第一方向D1，即发射极电极E0的长度方向与由单结晶GaAs构成的基板70的[01－1]方向平行，相对于此在第九实施例中，第一方向D1，即发射极电极E0的长度方向与基板70的[011]方向平行。
在第一实施例(图1)中，第一层基极布线B1在从连接部B0b沿第二方向D2引出的部分，与集电极台面51的平行于第一方向D1的边缘交叉。与此相对在第九实施例中，从连接部B0b沿第二方向D2引出的部分在俯视时位于集电极台面51的内部，在集电极台面51的内部基极布线B1被折弯成直角之后，沿第一方向D1延伸。基极布线B1在沿第一方向D1延伸的部分，与集电极台面51的平行于第二方向D2的边缘交叉。即，在第一实施例(图1)以及第九实施例中，都在俯视时，第一层基极布线B1与集电极台面51的平行于[01－1]方向的边缘交叉。
接下来，对第九实施例的优异的效果进行说明。在第九实施例中，也与第一实施例的情况相同，可获得SOA扩大、以及击穿电压上升这样的优异的效果。
若对构成集电极层CL(图2A)的GaAs层进行湿式蚀刻，则根据蚀刻速度的各向异性，集电极台面51的侧面不相对于基板70的上表面垂直，而是倾斜。集电极台面51的图2A所示的剖面中的侧面，即沿[01－1]方向延伸的侧面的倾斜角小于90°。将具有这样的侧面的台面形状称为“正台面形状”。与此相对，集电极台面51的沿[011]方向延伸的侧面的倾斜角大于90°。将具有这样的侧面的台面形状称为“倒台面形状”。
若使第一层基极布线B1与倒台面形状的侧面交叉来配置，则容易产生断线。为了使难以产生断线的发生，优选使第一层基极布线B1与集电极台面51的正台面形状的侧面交叉。在第一实施例中，第一层基极布线B1(图2B)交叉的集电极台面51的侧面沿[01－1]方向延伸，为正台面形状。在第九实施例(图21)中，通过将第一层基极布线B1在俯视时在集电极台面51的内部折弯成直角，而与集电极台面51的沿[01－1]方向延伸的正台面形状的侧面交叉。因此，在第九实施例中，也难以产生第一层基极布线B1的断线的发生。
此外，在俯视时，第一层基极布线B1与基极台面52的倒台面形状的侧面交叉，但基极台面52的侧面的高度比集电极台面51的侧面的高度充分低。因此，即使第一层基极布线B1与基极台面52的倒台面形状的侧面交叉，也不会容易产生基极布线B1的断线。
接下来，参照图22至图28的附图，对第九实施例的变形例的半导体装置进行说明。在图22至图28所示的变形例中，都与第九实施例(图21)的情况相同，作为发射极电极E0的长度方向的第一方向D1与基板70的[011]方向平行。进一步，在任意一个变形例中，与第九实施例的情况相同，第一层基极布线B1与集电极台面51的沿第二方向D2([01－1]方向)延伸的侧面交叉。
在图22所示的变形例中，集电极电极C0、发射极电极E0、基极电极B0、第一层集电极布线C1、发射极布线E1、以及基极布线B1的俯视时的形状以及位置关系与第二实施例(图9)的情况相同。在图23所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第三实施例(图12)的情况相同。在图24所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第四实施例(图14)的情况相同。在图25所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第五实施例(图15)的情况相同。在图26所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第六实施例(图17)的情况相同。在图27所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第七实施例(图18)的情况相同。在图28所示的变形例中，这些构成要素的俯视时的形状以及位置关系与第八实施例(图20)的情况相同。
在这些变形例中，与第九实施例的情况相同，可获得SOA扩大、以及击穿电压上升这样的优异的效果、以及可获得难以产生第一层基极布线B1的断线的发生这样的效果。进一步，在这些变形例中，分别获得与第二实施例至第八实施例的对应的实施例相同的效果。
[第十实施例]
接下来，参照图29以及图30，对第十实施例的半导体装置进行说明。以下，对于与第二实施例的半导体装置(图9)共用的结构省略说明。
图29是表示第十实施例的半导体装置的多个构成要素的平面布局的图。在第二实施例(图9)中，基极电极B0包含有一个连接部B0b，第一层基极布线B1在1处与基极电极B0连接。与此相对在第十实施例中，基极电极B0包含有2个连接部B0b，第一层基极布线B1在第一方向D1的位置不同的2处与基极电极B0连接。此外，2个连接部B0b在基极电极B0的两端以外，配置于在第一方向D1上距离基极电极B0的中央等距离的位置。
接下来，对第十实施例的优异的效果进行说明。
在第十实施例中，第一方向D1上的基极电阻的分布与第一实施例的情况相比被调平。因此，第一方向D1上的基极电流的分布也被调平，其结果，双极晶体管的发热区域中的发热量的分布也被调平。
图30是表示第一实施例以及第十实施例的半导体装置的构成要素的俯视时的布局的图。在图30中，在左侧示有第一实施例的半导体装置，在右侧示有第十实施例的半导体装置。发射极电极E0、第一层发射极布线E1、第二层发射极布线E2、发射极凸块E3、以及开口EV3的第一方向D1上的相对的位置关系如参照图3说明的那样。在图30中，在发热量相对较大的区域，标注有密度相对较高的阴影线。
在第一实施例以及第十实施例中，都在第一方向D1上，在基极电极B0的连接部B0b的位置发热量最大。但是，第十实施例与第一实施例相比发热量的集中的程度较低。
也可以根据从发热区域到发射极凸块E3的上表面的散热路径的热电阻在第一方向D1上的分布，来决定采用第一实施例的结构还是采用第十实施例的结构。例如，也可以根据在第一方向D1上，发射极电极E0的两端的热电阻与中央的热电阻之差，来决定采用什么样的结构。
例如，若考虑高频性能(例如2.5GHz上的性能)以及击穿电压，则优选延长发射极层EL以及发射极电极E0的第一方向D1的长度。例如，存在发射极层EL以及发射极电极E0的第一方向D1的长度超过100μm的情况。对应于发射极层EL以及发射极电极E0变长，基极电极B0的第一方向D1的长度也变长。若基极电极B0变长，则基极电极电阻在第一方向D1上的偏差容易增大。此时，如第十实施例那样，优选将基极电极B0和基极布线B1的连接位置设为多个，并减小基极电极电阻的偏差。相反，若基极电极B0的第一方向D1的长度为100μm以下，则也可以将基极电极B0和基极布线B1的连接位置设为1处。
进一步，在第十实施例中，通过调整基极电极B0的2个连接部B0b的配置，能够调整发热量的分布。例如，若缩小2个连接部B0b的间隔，则发热量的集中的程度升高。第一方向D1上的连接部B0b的位置可以根据热电阻的分布来决定。由此，能够进一步调平发热区域的温度。
接下来，对第十实施例的变形例进行说明。
在第十实施例中，在基极电极B0设置有2个连接部B0b，但也可以设置三个以上的连接部B0b。若增加连接部B0b的个数，则发热量的分布的控制的自由度升高。
另外，在第十实施例中，在第一方向D1上在距离基极电极B0的中央等距离的位置配置有2个连接部B0b，但无需一定是等距离。当在第一方向D1上的热电阻的分布为非对称的情况下，根据热电阻的分布而连接部B0b的配置也成为非对称，也可以在距离中央的距离不同的位置分别配置连接部B0b。
[第十一实施例]
接下来，参照图31以及图32，对第十一实施例的半导体装置进行说明。
图31是第十一实施例的半导体装置的构成要素的俯视时的布局的图。在第一实施例至第十实施例的各实施例中，对一个双极晶体管的结构进行了说明。第十一实施例的半导体装置包含形成在共用的基板上的多个双极晶体管。双极晶体管分别具有与第二实施例的半导体装置(图9)的双极晶体管相同的结构。将一个双极晶体管、以及与其连接的集电极电极C0、基极电极B0、以及发射极电极E0(图9)称为“单元”。
多个单元80在第二方向D2，即与发射极电极E0的长度方向正交的方向上排列配置。对每个单元80配置有子集电极层50，在第二方向D2上相邻的2个子集电极层50通过绝缘性的区域71(图10)相互分离。
多个单元80被划分为第一组81和第二组82。例如，第一组81以及第二组82分别包括6个单元80。在相同组内的单元80中，集电极电极C0、发射极电极E0、以及基极电极B0的在第二方向D2上的排列顺序相同。另外，在相同组内，多个单元80等间隔排列。第一组81的单元80和第二组82的单元80在第二方向D2上具有镜像对称性。
第二层的一个发射极布线E2配置为在俯视时与属于第一组81的多个单元80的第一层发射极布线E1重叠。同样地，第二层的另一个发射极布线E2配置为在俯视时与属于第二组82的多个单元80的第一层发射极布线E1重叠。第二层发射极布线E2与属于对应的组的单元80的第一层发射极布线E1连接。
发射极凸块E3配置为在俯视时包含于第二层的2个发射极布线E2的每一个。在俯视时，发射极凸块E3具有在第二方向D2上较长的形状。发射极凸块E3通过设置于其下方的保护膜的开口EV3与第二层发射极布线E2连接。在俯视时，发射极凸块E3与多个单元80的发射极电极E0重叠。此外，发射极电极E0的每一个的一部分也可以在俯视时从发射极凸块E3延伸。
第一层集电极布线C1从多个单元80的每一个的集电极电极C0沿第一方向D1引出。多个集电极布线C1与在第二方向D2上较长的第一层集电极共用布线C1c连续。在俯视时，集电极共用布线C1c和与其连续的多个集电极布线C1具有梳齿状的形状。
第二层集电极布线C2配置为在俯视时与集电极共用布线C1c部分重叠。第二层集电极布线C2通过设置于其下方的绝缘膜的开口CV2与第一层集电极共用布线C1c连接。集电极凸块C3配置于在俯视时处于第二层集电极布线C2的内部，并且在第一层集电极共用布线C1c的外侧。在俯视时，集电极凸块C3具有在第二方向D2较长的形状。集电极凸块C3的长度方向与发射极凸块E3的长度方向相互平行。在俯视时，发射极凸块E3的每一个比集电极凸块C3大。集电极凸块C3通过设置于其下方的保护膜的开口CV3与第二层集电极布线C2连接。
第一层基极布线B1从多个单元80的每一个的基极电极B0沿第一方向D1引出。基极布线B1引出的方向与集电极布线C1引出的方向相互为相反方向。在俯视时沿第二方向D2延伸的高频信号输入布线RF2与多个基极布线B1的每一个交叉。高频信号输入布线RF2配置于第二层布线层，第一层基极布线B1和高频信号输入布线RF2重叠的区域作为将基极布线B1和高频信号输入布线RF2设为一对电极的输入电容元件85发挥作用。在基极布线B1和高频信号输入布线RF2重叠的区域，基极布线B1的宽度变宽，而获得所需的电容。与多个单元80对应地配置的多个输入电容元件85在第二方向D2上排列配置。从单元80引出的基极布线B1的每一个在与高频信号输入布线RF2交叉之后，经由镇流电阻元件86与基极共用布线B1c连接。
图32是第十一实施例的半导体装置的等效电路图。属于第一组81的多个单元80的双极晶体管的发射极经由第二层发射极布线E2与发射极凸块E3连接。同样地，属于第二组82的多个单元80的双极晶体管的发射极经由第二层的另一个发射极布线E2与另一个发射极凸块E3连接。发射极凸块E3例如与安装基板的地线连接。
多个单元80的双极晶体管的集电极经由1根集电极共用布线C1c与集电极凸块C3连接。多个单元80的双极晶体管的基极分别经由输入电容元件85与1根高频信号输入布线RF2连接。高频信号从高频信号输入端子RFin经由高频信号输入布线RF2输入至多个单元80的双极晶体管的基极。多个单元80的双极晶体管的基极进一步经由镇流电阻元件86与基极共用布线B1c连接。从基极偏置端子BB经由基极共用布线B1c向多个单元80的双极晶体管供给基极偏压。
如图31、图32所示，在第十一实施例中，通过将多个单元80相互并联连接而构成功率放大电路。第十一实施例的半导体装置以正面朝下方式倒装安装于安装基板。
接下来，对第十一实施例的优异的效果进行说明。
在第十一实施例中，由于作为单元80使用第二实施例的半导体装置，所以与第二实施例的情况相同，能够实现SOA的扩大、以及击穿电压的提高。进一步，通过使发射极凸块E3比集电极凸块C3大，可获得双极晶体管的散热路径的热电阻降低这样的优异的效果。
接下来，对第十一实施例的变形例进行说明。在第十一实施例中，作为半导体装置的单元80，使用与第二实施例的半导体装置相同结构的装置。此外，作为单元80，也可以使用与第一实施例、第三实施例至第十实施例中的任意一个实施例的半导体装置相同结构的装置。
[第十二实施例]
接下来，参照图33，对第十二实施例的半导体装置进行说明。以下，对于与第十一实施例的半导体装置(图31、图32)共用的结构省略说明。
图33是表示第十二实施例的半导体装置的构成要素的俯视时的布局的图。在第十一实施例(图31)中，在相同组内的多个单元80中，集电极电极C0、发射极电极E0、以及基极电极B0的在第二方向D2上的排列顺序相同。与此相对在第十二实施例中，在多个单元80中相互相邻的2个单元80中，集电极电极C0、发射极电极E0、以及基极电极B0的在第二方向D2上的排列顺序相反。即，在第二方向D2上相邻的2个单元80在第二方向D2上具有镜像对称性。例如，在图33的从左数第奇数个单元80中，集电极电极C0、发射极电极E0、基极电极B0从左向右排列，在第偶数个单元80中，从右向左排列。
从左数第奇数个单元80和其右侧相邻的单元80具有基极电极B0彼此相邻的结构。从左数第偶数个单元80和其右侧相邻的单元80具有集电极电极C0彼此相邻的结构。与集电极电极C0连接的第一层集电极布线C1被集电极电极C0彼此在第二方向D2上相邻配置的2个单元80共享。
在第十一实施例(图31)中，与在第二方向D2上相邻的2个单元80对应的子集电极层50通过绝缘性的区域71(图2A、图2B)相互分离。与此相对，在第十二实施例中，配置为集电极电极C0彼此在第二方向D2上相邻的2个单元80在俯视时，配置于共用的子集电极层50的内部。即，配置为集电极电极C0彼此在第二方向D2上相邻的2个单元80共享一个子集电极层50。即使在共享子集电极层50的情况下，也满足在子集电极层50内，从发射极电极E0观察集电极电极C0仅配置于第二方向D2的单侧的条件。配置为基极电极B0彼此在第二方向D2上相邻的2个单元80的子集电极层50通过绝缘性的区域71(图2A、图2B)相互分离。
接下来，对第十二实施例的优异的效果进行说明。
在第十二实施例中，也与第十一实施例的情况相同，能够实现SOA的扩大、以及击穿电压的提高。进一步，在第十二实施例中，在集电极电极C0彼此在第二方向D2上相邻的2个单元80中，由于共享子集电极层50以及集电极布线C1，所以能够缩小第二方向D2上的半导体装置的尺寸。
进一步，在第十二实施例中，对于多个单元80的每一个，发射极布线E1配置于第一层基极布线B1与第一层集电极布线C1之间。该发射极布线E1与地线连接。因此，能够抑制基极布线B1与集电极布线C1之间的高频信号的干扰。
接下来，对第十二实施例的变形例进行说明。在第十二实施例中，集电极电极C0彼此在第二方向D2上相邻的2个单元80中共享子集电极层50以及集电极布线C1，但进一步，也可以共享集电极电极C0。
[第十三实施例]
接下来，参照图34、图35以及图36，对第十三实施例的半导体装置进行说明。以下，对于与第十二实施例的半导体装置(图33)共用的结构省略说明。
图34是表示第十三实施例的半导体装置的构成要素的俯视时的布局的图。图35是图34的点划线35－35上的剖视图。在第十二实施例(图33)中，作为外部连接用的端子，使用发射极凸块E3以及集电极凸块C3。与此相对，在第十三实施例的半导体装置中，作为外部连接用的端子使用电引线键合用的焊盘等。
以下，对第十三实施例的半导体装置的具体的构造进行说明。第二层发射极布线E2配置为在俯视时包含多个单元80的发射极电极E0。从多个单元80所排列的列观察，第一层接地布线G1配置于第一方向D1的单侧。第一层接地布线G1和第二层发射极布线E2在俯视时部分重叠，在重叠的部分相互连接。
第二层集电极共用布线C2c配置为在俯视时与第一层接地布线G1部分重叠。第二层集电极共用布线C2c与第一层多个集电极布线C1的每一个在俯视时部分重叠，在重叠的部分与集电极布线C1连接。
多个导通孔87配置为在俯视时包含于第一层接地布线G1。每个导通孔87从接地布线G1到达基板70(图35)的背面。接地布线G1在导通孔87的底面露出。在基板70的背面、导通孔87的侧面以及底面，通过电镀法形成有导体膜。该导体膜包含覆盖基板70的背面的接地导体G2、以及覆盖导通孔87的侧面以及底面的导体部分88。接地导体G2经由导通孔87内的导体部分88与接地布线G1电连接。通过将背面的接地导体G2焊接于安装基板的接地端子，而半导体装置固定于安装基板。
保护膜(未图示)覆盖第二层集电极共用布线C2c。在该保护膜上设置有开口，在开口内露出的集电极共用布线C2c作为外部连接用的集电极端子(集电极焊盘)89来利用。
图36是第十三实施例的半导体装置的等效电路图。多个单元80的双极晶体管的发射极与接地布线G1连接。接地布线G1经由多个导通孔87内的导体部分88与背面的接地导体G2连接。接地导体G2与安装基板的接地连接。多个单元80的双极晶体管的集电极经由集电极共用布线C2c与集电极端子89连接。有关多个单元80的双极晶体管的基极的连接结构与第十一实施例(图32)的结构相同。
接下来，第十三实施例的优异的效果进行说明。在第十三实施例中，也与第十二实施例相同，由于从发射极电极E0观察集电极电极C0仅配置于第二方向的单侧，所以动作电流在第二方向上仅沿单向流动。其结果，可获得击穿电压提高这样的优异的效果。
接下来，对第十三实施例的变形例进行说明。在第十三实施例中，与第十二实施例相同，在多个单元80的列的中央设置有单元间的间隔相对较宽的部分，但也可以使中央部分的间隔与其它间隔相同。
[第十四实施例]
接下来，参照图37以及图38，对第十四实施例的半导体装置进行说明。以下，对于与第十二实施例的半导体装置(图33)共用的结构省略说明。
图37是表示第十四实施例的半导体装置的构成要素的俯视时的布局的图。在第十二实施例(图33)中，对于配置为基极电极B0彼此相邻的2个单元80，分别设置有第一层基极布线B1。与此相对在第十四实施例中，第一层基极布线B1的一部分被相互相邻的2个单元80共享。更具体而言，基极布线B1的一部分被配置为集电极电极C0位于比基极电极B0靠外侧的2个单元80共享。
以下，对第一层基极布线B1的结构进行说明。基极布线B1从配置为集电极电极C0位于比基极电极B0靠外侧的2个单元80朝向第二方向D2的相互接近的方向引出。将基极布线B1中的沿第二方向D2引出的部分称为第一部分。从2个单元80引出的基极布线B1的第一部分相互连续。基极布线B1从相互连续的第一部分的中央进一步沿第一方向D1延伸。将沿第一方向D1延伸的部分称为第二部分。像这样，基极布线B1中沿第一方向D1延伸的第二部分被两侧的单元80共享。
通过基极布线B1被2个单元80共享，输入电容元件85以及镇流电阻元件86也被2个单元80共享。
图38是第十四实施例的半导体装置的等效电路图。相邻的2个单元80的基极相互连接，一个输入电容元件85以及一个镇流电阻元件86与2个单元80连接。
接下来，对第十四实施例的优异的效果进行说明。在第十四实施例中也与第十二实施例的情况相同，能够实现SOA的扩大以及击穿电压的提高、以及抑制基极布线B1与集电极布线C1之间的高频信号的干扰。进一步，由于第一层基极布线B1的第二部分被2个单元80共享，所以能够缩小第二方向D2上的半导体装置的尺寸。
[第十五实施例]
接下来，参照图39以及图40，对第十五实施例的半导体装置进行说明。以下，对于与第十四实施例的半导体装置(图37、图38)共用的结构省略说明。
图39是表示第十五实施例的半导体装置的构成要素的俯视时的布局的图。在第十四实施例(图37)中，与属于第一组81的多个单元80对应地设置有第二层的发射极布线E2以及发射极凸块E3，与属于第二组82的多个单元80对应地设置有第二层的另一个发射极布线E2以及另一个发射极凸块E3。与此相对在第十五实施例中，对所有的单元80设置有共用的第二层发射极布线E2以及发射极凸块E3。配置为集电极电极C0彼此相邻的中央的2个单元80的间隔与配置为集电极电极C0彼此相邻的其它的2个单元80的间隔相同。
图40是第十五实施例的半导体装置的等效电路图。多个单元80的双极晶体管的发射极与共用的发射极布线E2连接。在发射极布线E2上连接有一个发射极凸块E3。
接下来，对第十五实施例的优异的效果进行说明。在第十五实施例中也与第十四实施例的情况相同，能够实现SOA的扩大以及击穿电压的提高、以及抑制基极布线B1与集电极布线C1之间的高频信号的干扰。进一步，在第十五实施例中，通过将所有的单元80与一个发射极凸块E3连接，能够缩小半导体装置的第二方向D2的尺寸。此外，若发射极凸块E3的第二方向D2的尺寸过大，则存在使发射极凸块E3的上表面平坦化变得困难的情况。若发射极凸块E3的上表面的平坦性降低，则担心将半导体装置安装于安装基板的工序的成品率的降低。在显著地出现平坦性的降低的情况下，优选如第十四实施例(图37)那样分割发射极凸块E3。
[第十六实施例]
接下来，参照图41以及图42，对第十六实施例的半导体装置进行说明。以下，对于与第十一实施例的半导体装置(图31、图32)共用的结构省略说明。
图41是第十六实施例的半导体装置的等效电路图。在第十六实施例中，向第十一实施例的半导体装置的等效电路图(图32)追加偏置电路90。与第十一实施例的情况相同，多个单元80相互以并联的方式连接。多个单元80的双极晶体管的集电极以及发射极分别与集电极凸块C3以及发射极凸块E3连接。多个单元80的双极晶体管的基极经由输入电容元件85与高频信号输入端子RFin连接。进一步，双极晶体管的基极经由镇流电阻元件86与基极偏置端子BB连接。偏置电路90向基极偏置端子BB供给基极偏置电压或者电流。
接下来，对偏置电路90的结构进行说明。偏置电路90包含晶体管Q2，该晶体管Q2作为向单元80供给基极偏置电压或者电流的发射极跟随器晶体管而动作。晶体管Q2例如使用HBT。晶体管Q2的发射极经由电阻元件R2与基极偏置端子BB连接。晶体管Q2的集电极与偏置电压端子Vbatt连接。
晶体管Q3和晶体管Q4以串联的方式连接构成温度特性补偿元件S1。晶体管Q3、Q4例如使用HBT。晶体管Q3、Q4分别二极管连接并作为二极管发挥作用。具体而言，在晶体管Q3、Q4的每一个，集电极与基极短路。晶体管Q4的基极与晶体管Q2的基极连接，构成电流镜。温度特性补偿元件S1以接受单元80的双极晶体管的温度变化的影响的程度，配置于接近单元80的位置。
偏置控制端子Vbias经由电阻元件R7以及温度特性补偿元件S1与地线连接。对偏置控制端子Vbias施加的电压通过电阻元件R7和温度特性补偿元件S1被分压而被施加给晶体管Q2的基极。晶体管Q2的基极经由旁路电容元件CA与地线连接。
接下来，对偏置电路90的动作进行说明。若晶体管Q3或者Q4的温度发生变化，则温度特性补偿元件S1的电阻值发生变化。其结果，对晶体管Q2的基极施加的电压发生变化。具体而言，温度特性补偿元件S1随着自身的温度的上升，而使对晶体管Q2的基极施加的电压降低。若对晶体管Q2的基极施加的电压降低，则对单元80的双极晶体管的基极供给的电流减少。即，若随着单元80的双极晶体管的温度上升而集电极电流(动作电流)增加，则随着温度特性补偿元件S1的温度上升，而单元80的双极晶体管的基极电流减少。通过基极电流的减少，来抑制集电极电流的增加。这样，温度特性补偿元件S1具有补偿单元80的双极晶体管的温度特性的功能。
图42是表示第十六实施例的半导体装置的构成要素的俯视时的布局的图，与第十四实施例的半导体装置(图37)的构成要素的布局相同。在属于第一组81的多个单元80的列与属于第二组的多个单元80的列之间，确保比相同组内的相邻的单元80的间隔宽的间隔。优选温度特性补偿元件S1(图41)尽可能配置于单元80的附近。
对于单元80的每一个在第一方向D1上相邻的区域，配置有第一层集电极布线C1或者第一层基极布线B1。因此，很难在这些区域配置温度特性补偿元件S1。另外，在相同组内的相邻的单元80之间，未确保配置温度特性补偿元件S1所需的空间。因此，温度特性补偿元件S1配置于多个单元80的列的两端的附近的区域A1、A2、或者属于第一组81的单元80的列与属于第二组82的多个单元80的列之间的区域A3中的任意一个区域。
接下来，对第十六实施例的优异的效果进行说明。在第十六实施例中，由于温度特性补偿元件S1配置于单元80的附近，所以单元80的双极晶体管的发热区域的温度变化高效地反映温度特性补偿元件S1的温度。由此，能够提高温度特性补偿效果。
接下来，参照图43A至图43D的附图，对第十六实施例的变形例进行说明。
图43A是示意性地表示第十六实施例的变形例的半导体装置的多个单元80、偏置电路90的温度特性补偿元件S1、以及晶体管Q2的平面位置关系的图。温度特性补偿元件S1和配置于与其最接近的位置的单元80不夹有其它电子元件以及布线相邻地配置。例如，在俯视时以最短距离连接单元80和温度特性补偿元件S1的直线SL不与和单元80以及温度特性补偿元件S1都不直接连接的布线(以下，称为“非直接连接布线”。)、其它电子元件交叉。
在图43A所示的配置例中，在第一方向D1上，在配置有单元80的范围内配置有温度特性补偿元件S1。以最短距离连接温度特性补偿元件S1和单元80的直线SL与第二方向D2平行，并存在无数个。存在无数个的直线SL都不与非直接连接布线以及其它电子元件交叉。
图43B以及图43C是示意性地表示比较例的半导体装置的多个单元80、偏置电路90的温度特性补偿元件S1、以及晶体管Q2的平面位置关系的图。在图43B所示的比较例中，直线SL与其它电子元件92交叉。在图43C所示的比较例中，直线SL与非直接连接布线93交叉。即，在温度特性补偿元件S1和与其最接近的单元80之间，夹有其它电子元件92或者非直接连接布线93。若为这样的配置，则很难将温度特性补偿元件S1和单元80接近来配置。
如图43A所示，通过在温度特性补偿元件S1与单元80之间不配置其它电子元件92以及非直接连接布线93的任何一个，能够将温度特性补偿元件S1接近单元80来配置。
图43D是示意性地表示第十六实施例的另一个变形例的半导体装置的多个单元80、偏置电路90的温度特性补偿元件S1、以及晶体管Q2的平面位置关系的图。在本变形例中，在第二方向D2上，在配置有单元80的范围的外侧配置有温度特性补偿元件S1。因此，以最短距离连结温度特性补偿元件S1和单元80的直线SL相对于第二方向D2倾斜。另外，仅存在1根直线SL。在本变形例中，在1根直线SL不与其它电子元件、非直接连接布线交叉的情况下，可以说在温度特性补偿元件S1与单元80之间，未夹有其它电子元件以及非直接连接布线。
接下来，对第十六实施例的又一变形例进行说明。
在第十六实施例中，将温度特性补偿元件S1配置于单元80的附近，但也可以将构成温度特性补偿元件S1的2个晶体管Q3、Q4的一方配置于单元80的附近。例如，在图42所示的第十六实施例中，也可以在区域A1、A2、或者A3的内部仅配置晶体管Q3、Q4的一方。在图43A以及图43D所示的变形例中，也可以为在晶体管Q3、Q4的一方和与其最接近的单元80之间，不夹有其它电子元件以及非直接连接布线的结构。
接下来，参照图44A以及图44B，对第十六实施例的又一变形例进行说明。在这些变形例中，偏置电路90的结构与第十六实施例的半导体装置的偏置电路90的结构不同。
图44A以及图44B是这些变形例的半导体装置的等效电路图。在图44A所示的变形例中，相互以串联的方式连接的晶体管Q3和晶体管Q4作为温度特性补偿元件S1发挥作用。在图44B所示的变形例中，晶体管Q3作为温度特性补偿元件S1发挥作用。
在图44A所示的变形例中，也可以将晶体管Q3以及晶体管Q4的至少一方与第十六实施例的情况相同配置于单元80的附近。在图44B所示的变形例中，也可以将晶体管Q3与第十六实施例的情况相同配置于单元80的附近。在图44A以及图44B所示的变形例中，与第十六实施例的情况相同，能够提高温度特性补偿效果。
[第十七实施例]
接下来，参照图45A、图45B、以及图46，对第十七实施例的放大器模块进行说明。
图45A是第十七实施例的放大器模块的框图。第十七实施例的放大器模块包含模块基板(安装基板)100、以及安装于模块基板100的半导体装置101。
半导体装置101包含初级放大电路102、级间匹配电路105、输出级放大电路103、初级偏置电路107、以及输出级偏置电路108。在模块基板100上，安装有输入匹配电路104、输出匹配电路106、电感器L1、L2。作为输出级放大电路103，使用第十一实施例(图31、图32)的半导体装置。
从模块基板100的高频信号输入端子RFin1输入的高频信号经由输入匹配电路104输入至半导体装置101的高频信号输入端子RFin2。向高频信号输入端子RFin2输入的高频信号被初级放大电路102放大，经由级间匹配电路105输入至输出级放大电路103的高频信号输入端子RFin(图32)。被输出级放大电路103放大后的高频信号从高频信号输出端子RFout(相当于集电极凸块C3(图32))输出。从高频信号输出端子RFout输出的高频信号经由输出匹配电路106从模块基板100的高频信号输出端子RFout1输出。
从偏置电压端子Vbatt向初级偏置电路107以及输出级偏置电路108施加偏置用的电压。基于从偏置控制端子Vbias1输入的控制信号，初级偏置电路107向初级放大电路102供给偏置电压以及电流。基于从偏置控制端子Vbias2输入的控制信号，输出级偏置电路108向输出级放大电路103的基极偏置端子BB(图32)供给偏置电压以及电流。
经由电感器L1向初级放大电路102的电源端子Vcc1施加直流电源电压。经由电感器L2向输出级放大电路103的电源端子Vcc2(相当于集电极凸块C3(图32))施加直流电源电压。
图45B是表示安装于第十七实施例的放大器模块的模块基板100(图45A)的半导体装置101的电路布局的图。在半导体装置101的与模块基板100对置的面，配置有多个凸块。输出级放大电路103的发射极凸块E3(图31、图32等)与模块基板100的地线连接。输出级放大电路103的集电极凸块C3(图31、图32)相当于图45A的电源端子Vcc2以及高频信号输出端子RFout。此外，设置有偏置电压端子Vbatt、偏置控制端子Vbias1、Vbias2、电源端子Vcc1、高频信号输入端子RFin2、接地GND等凸块。
图46是模块基板100以及半导体装置101的剖视图。设置于半导体装置101的发射极凸块E3通过焊料114与模块基板100的第一面的接地导体110连接。在模块基板100的第一面，除了半导体装置101以外还安装有多个表面安装元件113。多个导通孔导体111从第一面的接地导体110沿厚度方向延伸，到达设置于与第一面相反侧的第二面的接地导体112。在俯视时，发射极凸块E3与多个导通孔导体111部分重叠。第二面的接地导体112与母板等的地线连接。母板等的地线也作为散热片发挥作用。
接下来，对第十七实施例的优异的效果进行说明。
发射极凸块E3、焊料114、接地导体110、多个导通孔导体111、以及接地导体112成为使在输出级放大电路103的多个单元80(图31、图32)中产生的热量传导至母板等的地线的散热路径。由于将发射极凸块E3和多个导通孔导体111在俯视时重叠地配置，所以散热路径的热电阻降低。其结果，能够抑制单元80(图31、图32)的温度上升。
另外，由于输出级放大电路103使用第十一实施例的半导体装置，所以可获得与在第十一实施例中获得的优异的效果相同的效果。
接下来，对第十七实施例的变形例进行说明。在第十七实施例中，输出级放大电路103使用第十一实施例的半导体装置(图31、图32)。此外，输出级放大电路103也可以使用第十二实施例至第十六实施例的任意一个实施例、或者它们的变形例的半导体装置。
上述的各实施例是例示，当然能够进行在不同的实施例中示出的结构的部分置换或者组合。对于由多个实施例的相同的结构起到的相同的作用效果不在每个实施例中依次提及。进一步，本发明并不限于上述的实施例。例如，能够进行各种变更、改进、组合等对于本领域技术人员来说是显而易见的。
附图标记说明
50…子集电极层；51…集电极台面；52…基极台面；70…基板；71…绝缘性的区域；72…凹部；73…绝缘性的区域；74…凹部；80…单元；81…第一组；82…第二组；85…输入电容元件；86…镇流电阻元件；87…导通孔；88…导体部分；89…集电极端子；90…偏置电路；92…他的电子元件；93…非直接连接布线；100…模块基板(安装基板)；101…半导体装置；102…初级放大电路；103…输出级放大电路；104…输入匹配电路；105…级间匹配电路；106…输出匹配电路；107…初级偏置电路；108…输出级偏置电路；110…接地导体；111…导通孔导体；112…接地导体；113…表面安装元件；114…焊料；B0…基极电极；B0a…基极电极的主部；B0b…基极电极的连接部；B1…第一层基极布线；B1c…第一层基极共用布线；BB…基极偏置端子；BL…基极层；C0…集电极电极；C1…第一层集电极布线；C1c…第一层集电极共用布线；C2…第二层集电极布线；C2c…第二层集电极共用布线；C3…集电极凸块；CA…旁路电容元件；CL…集电极层；CV2、CV3…开口；D1…第一方向；D2…第二方向；E0…发射极电极；E1…第一层发射极布线；E2…第二层发射极布线；E3…发射极凸块；EL…发射极层；EV2、EV3…开口；G1…接地布线；Q2、Q3、Q4…晶体管；R2、R7…电阻元件；RF2…高频信号输入布线；RFin、RFin1、RFin2…高频信号输入端子；RFout、RFout1…高频信号输出端子；S1…温度特性补偿元件；Vbatt…偏置电压端子；Vbias、Vbias1、Vbias2…偏置控制端子；Vcc1、Vcc2…电源端子。

Claims (9)

1.一种半导体装置，具有：
至少一个子集电极层，设置于基板的表层部，具有导电性，在俯视时被绝缘性的区域围起；
双极晶体管，在俯视时配置于各个上述子集电极层的内部，在厚度方向上依次具备集电极层、基极层以及发射极层，上述集电极层与上述子集电极层连接；
发射极电极，俯视时在第一方向上具有较长的形状，并配置于与上述发射极层重叠的位置，与上述发射极层电连接；
基极电极，俯视时在上述第一方向上具有较长的形状，在与上述第一方向正交的第二方向上与上述发射极电极隔着间隔来配置，并与上述基极层电连接；
集电极电极，在俯视时，从上述发射极电极观察，配置于上述第二方向的一侧，而未配置于另一侧，并经由上述子集电极层来与上述集电极层电连接；以及
基极布线，在上述基极电极的长度方向的两端以外的部位与上述基极电极连接，
从上述基极电极的在上述第一方向上的中心点到上述基极布线与上述基极电极的连接位置的在上述第一方向上的距离为上述基极电极的长度的1/4以下。
2.根据权利要求1所述的半导体装置，其中，
在上述第一方向上的位置不同的至少2处部位，上述基极布线与上述基极电极连接。
3.根据权利要求1或2所述的半导体装置，其中，
在上述第二方向上排列配置有多个单元，上述多个单元分别包含上述子集电极层、上述双极晶体管、上述发射极电极、上述基极电极、以及上述集电极电极，
还具有发射极凸块，在俯视时，上述发射极凸块与上述多个单元的上述发射极电极重叠，并与上述多个单元的上述发射极电极电连接。
4.根据权利要求3所述的半导体装置，其中，
上述多个单元中的相互相邻的2个单元具有上述集电极电极、上述发射极电极、以及上述基极电极的在上述第二方向上的排列顺序相反的结构，
还具有集电极布线，上述集电极布线与上述多个单元的每一个单元的上述集电极电极连接，并从上述集电极电极沿上述第一方向引出，
与上述多个单元中的上述集电极电极彼此在上述第二方向上相邻配置的2个单元的上述集电极电极连接的上述集电极布线被2个单元共享。
5.根据权利要求3或4所述的半导体装置，其中，
上述基极布线包含：从与上述基极电极的连接位置沿上述第二方向引出的第一部分、以及从上述第一部分的前端沿上述第一方向延伸的第二部分，
在上述第二方向上相邻的2个单元中，上述基极布线的上述第一部分从具有在上述第二方向上上述集电极电极配置于比上述基极电极靠外侧的结构的2个单元的上述基极电极朝着相互接近的方向引出，上述基极布线的上述第二部分被2个单元共享。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
上述基板是(100)GaAs基板，
上述第一方向是上述基板的[01－1]方向，
上述集电极层构成配置在上述基板上的台面状的集电极台面，
在俯视时，上述基极布线与上述集电极台面的平行于上述第一方向的边缘交叉，并从上述集电极台面的内侧引出到外侧。
7.根据权利要求1～5中任一项所述的半导体装置，其中，
上述基板是(100)GaAs基板，
上述第一方向是上述基板的[011]方向，
上述集电极层包含于配置在上述基板上的台面状的集电极台面，
在俯视时，上述基极布线在从与上述基极电极连接的位置沿上述第二方向引出之后，与上述集电极台面的平行于上述第二方向的边缘交叉，并从上述集电极台面的内侧引出到外侧。
8.根据权利要求1或2所述的半导体装置，还具有：
接地布线，与上述发射极电极电连接，并配置于在俯视时不与上述双极晶体管重叠的位置；
导通孔，在俯视时包含于上述接地布线，从上述接地布线到达上述基板的背面；
接地导体，配置于上述基板的与配置有上述双极晶体管的面相反侧的面，通过上述导通孔内并与上述接地布线电连接；以及
集电极共用布线，与上述集电极电极电连接，一部分区域作为外部连接用的集电极端子。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
还具有偏置电路，上述偏置电路设置于上述基板，向上述双极晶体管供给基极偏压，
上述偏置电路具有：
发射极跟随器晶体管，向上述双极晶体管供给基极偏置电压或者电流；以及
温度特性补偿元件，使对上述发射极跟随器晶体管的基极施加的电压变化，
上述温度特性补偿元件随着自身的温度的上升，而使对上述发射极跟随器晶体管的基极施加的电压降低，
将上述温度特性补偿元件以及上述双极晶体管配置为：在俯视时，成为以最短距离连结上述温度特性补偿元件和上述双极晶体管的直线和与上述温度特性补偿元件以及上述双极晶体管都不直接连接的布线、以及其它电子元件都不交叉的位置关系。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118448447B (zh) * 2024-07-10 2024-10-18 苏州华太电子技术股份有限公司 一种碳化硅的双极结型晶体管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294566A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd 半導体装置およびその製造方法ならびに基板の製造方法
CN109390331A (zh) * 2017-08-08 2019-02-26 株式会社村田制作所 半导体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953972B2 (ja) 1995-01-27 1999-09-27 日本電気株式会社 半導体装置
JP2000183076A (ja) * 1998-10-09 2000-06-30 Toshiba Corp 半導体装置およびその製造方法
JP2007012644A (ja) 2005-06-28 2007-01-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007242727A (ja) * 2006-03-06 2007-09-20 Sharp Corp ヘテロ接合バイポーラトランジスタ及びこれを用いた電力増幅器
KR20100061608A (ko) * 2008-11-29 2010-06-08 한국전자통신연구원 이종 접합 바이폴라 트랜지스터 및 그 형성 방법
US20160141220A1 (en) * 2014-11-18 2016-05-19 Sumitomo Electric Industries, Ltd. Hetero-bipolar transistor and method for producing the same
JP6071009B2 (ja) 2014-11-27 2017-02-01 株式会社村田製作所 化合物半導体装置
CN107004600B (zh) * 2015-02-17 2020-06-19 株式会社村田制作所 异质结双极晶体管
JP2019033199A (ja) * 2017-08-09 2019-02-28 株式会社村田製作所 半導体装置
JP2019075424A (ja) * 2017-10-13 2019-05-16 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ
US20190181251A1 (en) * 2017-12-07 2019-06-13 Qualcomm Incorporated Mesh structure for heterojunction bipolar transistors for rf applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294566A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd 半導体装置およびその製造方法ならびに基板の製造方法
CN109390331A (zh) * 2017-08-08 2019-02-26 株式会社村田制作所 半导体装置

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